DE2366265C3 - Pufferschaltung - Google Patents

Pufferschaltung

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DE2366265C3 DE19732366265 DE2366265A DE2366265C3 DE 2366265 C3 DE2366265 C3 DE 2366265C3 DE 19732366265 DE19732366265 DE 19732366265 DE 2366265 A DE2366265 A DE 2366265A DE 2366265 C3 DE2366265 C3 DE 2366265C3
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Description

Die Erfindung betrifft eine Pufferschaltung, der ein Eingangssignal zugeführt wird, die wahre und komplementäre Ausgangssignale erzeugt und die mit einer Ausgangsschaltung verbunden ist, die bei Auftreten eines Steuersignals die Ausgangssignale der Pufferschal tung einer weiteren Schaltung zuführen kann.
Die Aufgabe der Erfindung besteht darin, eine Pufferschaltung der genannten Art zu schaffen, die unmittelbar dann, wenn die aus dem Eingangssignal erstellten wahre? und komplementären Ausgangssignale an den Ausgängen der Pufferschaltung anliegen, ein Steuersignal abgeben kann. Insbesondere soll diese Pufferschaltung für eine iii einer Speicherschaltung verwendete Adressenpufferschaltur.^; geeignet sein.
Diese Aufgabe wird dadurch gelöst, daß die Pufferschaltung eine Steuerschaltung aufweist, der sowohl die wahren als auch die komplementären Ausgangssignale der Pufferschaltung zugeführt werden, die eine Potentialdifferenz zwischen den beiden Ausgangssignalen feststellt und ein Steuersignal erzeugt, wenn die Potentialdifferenz einen vorbestimmten Wert überschreitet
Mit der erfindungsgemäßen Pufferschaltung ist es möglich, die an den Ausgängen der Pufferschaltung erzeugten Ausgangssignale schnell an nachfolgende Schaltungen weiterzugeben.
Wenn beispielsweise die erfindungsgemäße Pufferschaltung als eine Adressenpufferschaltung in einer Speicherschaltung Verwendung findet, die außer der Adressenpufferschaltung noch eine Decoderschaltung aufweist, so können die Ausgangssignale der Adressenpufferschaltung unmittelbar dann, wenn die logischen Pegel der Ausgangssignale erzeugt wurden, an die Decoderschaltung weitergegeben werden, so daß eine hohe-Betriebsgeschwindigkeit erreicht wird.
Ausführungsbeispiele der Erfindung werden anhand der Zeichnungen näher beschrieben. Es zeigt
Fig. 1 eine schematische Darstellung, teilweise als Blockschaltbild, einer Speicherschaltung mit jeweils drei Transistoren aufweisenden Speichefzellen, bei der ein Ausführungsbeispiel der Erfindung verwendet werden soll,
Fig.2 die Kurvenformen der Taktsignale, die zum Betrieb der Schaltung nach F i g. I erforderlich sind,
Fig. 3 ein vereinfachtes Blockschaltbild, das die Verwendung der erfindungsgemäßen Pufferschaltung in einer Speicherschaltung zeigt,
F i g. 4 eine schematische Darstellung eines Beispiels einer Schaltung, die ein den Abschluß des Betriebs des Adressenpuffers anzeigendes Signal erzeugt,
F i g. 5 eine schematische Darstellung eines Ausführungsbeispiels einer Schaltung, die ein den Abschluß des Betriebs eines Decoders anzeigendes Signal erzeugt,
F i g. 6 die Kurvenformen, die zum Verständnis der Schaltung nach F i g. 5 beitragen,
Fig.7 eine schematische Darstellung eines weiteren ίο Ausführungsbeispieis der Erfindung, das bei einer Speicherschaltung verwendet wird, die dynamische, vier Transistoren aufweisende Speicherzellen verwendet,
Fig.8 eine schematische Darstellung einer einstufigen Inverterschaltung,
is Fi g.9 eine graphische Darstellung, die die Übertragungskennlinie der Inverterschaltung nach Fig. 14 zeigt,
F i g. 10 eine schematische Darstellung einer dreistufigen Inverterschaltung mit IG-FET's und
F i g. 11 eine graphische Darstellung, die die Übertragungskennlinie der Schaltung nach F i g. 16 zeigt.
Die Beschreibung der Erfindung geht davon aus, daß die in den Schaltungen verwendeten IG-FET's vom N-Kanal-Typ sind. Daher bedeutet das hohe Niveau das Niveau »1« (binär 1), während das niedrige Niveau das Niveau »0« (binär 0) bedeutet Die Funktionen der Schaltungen sind jetiach im wesentlichen identisch für IG-FET's des P-Kanal-Typs. Die vorliegende Erfindung kann allgemein auf Speicherschaltungen angewendet werden, die beliebige Arten von IG-FET's verwenden. Obwohl eine Speicherschaltung mit 1024 Bits im folgenden als Beispiel beschrieben wird, kann die Erfindung ferner in ähnlicher Weise auch auf Speicherschaltungen mit einer beliebigen Zahl von Bits angewendet werden.
In Fig. 1 ist eine Speicherschaltung mit 1024 Bits gezeigt die zehn Adressensignale x0 bis x* aufnimmt die von außen zugeführt werden. Es ist erforderlich, ein internes Signal für jedes Adressens,:rmal im Innern der Speicherschaltung zu erzeugen. Ferner ist es in neuester Zeit erwünscht, daß die IG-FET-Spsichereinrichtungen TTL-kompatibel sind. Um dieses Erfordernis zu erfüllen, müssen nicht nur die invertierten Signale, sondern auch Signale, die mit den Eingangs-Adressensignalen in Phase sind, in der Speicherschaltung verstärkt werden. Die Schaltung in Fig. 1 ist mit einem Adressenpuffer 1 versehen, der die Adressensignale invertiert und verstärkt Jedes Eingangsadressensignal xo, X\,... X9 wird an jeden Adressenpuffer 1-0, 1-1,... 1-9 angelegt, der so die verstärkten wahren und komplementären Signale (-"ro. 5b), (xu ~x\), ... (Ar9, Xt) von jedem Adressensignal erzeugt Diese Signale werden über entsprechende Schalter 2-0, 2-1,... 2-9 an Decoder 3, 3' angelegt, die aus NOR-Schaltungen mit fünf Eingängen bestehen. Die Ausgänge D der Decoder 3 werden zur Auswahl der 1024 Speicherzellen 6 verwendet, die so angeordnet sind, daß sie eine Matrix 7 mit 32 Zeilen und 32 Spalten bilden. Die Auswahl von 1024 Bits ist in zwei Teile aufgeteilt
so Die Auswahl von 32 Wörtern in der Speichermatrix 7 wird dadurch durchgeführt, daß die währen Und die komplementären Signale der fünf Adressensignale xo bis Xt den 32 Adressendecodern 3-1 bis 3-32 zugeführt werden. Der Ausgang D, des ausgewählten Decoders 3-/ M wird, um die Betriebsgeschwindigkeit zu erhöhen, einer Leistungsverstärkung durch einen weiteren Schalter 4-;' unterworfen und an das ausgewählte Paar von »Lese«- und »Schreib«-Adressenleitungen RAL-i und WAL-i
angelegt. Als Resultat werden die Speicherzellen 6-M bis 6-A32 der 32 Bits, die mit dem ausgewählten Adressenleitungspaar verbunden sind, gleichzeitig angesteuert, um entweder die gespeicherte Information auf die »Lese«-Ziffernleitungen RDLA bis RDL-32 »auszulesen« oder die Information von den »Schreib«- Ziffernleitungen WDL-i bis VVDL-32 zu »schreiben«.
Die Auswahl der 32 Bits in der Speichermatrix 7 wird dadurch ausgeführt, daß wahre und komplementäre Signale der restlichen fünf Adressensignale xs bis x% den ι ο 32 Zifferndecodern 3'-l bis 3'-32 zugeführt werden. Der Ausgang D'j von nur einem ausgewählten Decoder 3'-j wird von dem Schalter 4'-j verstärkt und an einen Schalter 8-y angelegt, um die ausgewählte Ziffernleitung DL-j der Speichermatrix mit den Anschlüssen des Dateneingangs EIN und des Datenausgangs AUS zu verbinden. Als Resultat wird nur eine Information aus der Information der 32 Bits ausgewählt und nach außen ausgelesen, die zu dem ausgewählten Wort (Adressenleitungspaar) gehört und simultan auf allen Ziffernleitungen £>L-1 bis DL-32 ausgelesen wird.
In der »Schreib«-Operation wird eine von yjßen an den Anschluß EIN zugeführte Dateninformation über den geschlossenen Schalter 8-/der ausgewählten Ziffer in nur ein ausgewähltes Bit 6-i-j eingeschrieben, das zu den gewählten Adressen- und Ziffernleitungen gehört Die Daten der restlichen 31 Bits der ausgewählten Adressenleitung, die auf die »Lese«-Ziffernleitungen RDL ausgelesen worden sind, werden simultan auf die »Schreibrt-Ziffernleitungen WDL durch die Datenübertragungsschaltungen 9-1 bis 9-32 übertragen und simultan darin neu eingeschrieben.
Diese Operationen der Speicherschaltung von F i g. 1 werden nicht gleichzeitig, sondern zeitlich nacheinander durchgeführt, und die Folge und die wechselseitige, zeitliche Beziehung der Operationen werden durch die Taktsignale Φ 0 bis Φ 5 und die Hilfs-Taktsignale PO bis P2 (F ig. 2) bestimmt
Wenn das Taktsignal Φ 0 an die Adressenpuffer 1-0 bis 1-9 geliefert wird, beginnen die Invertertransistoren *o Qt und Qi in jedem Puffer ihren Betrieb, und wahre und komplementäre Signale erscheinen als Antwort auf die Adressensignale Xo bis *? an den Ausgangspunkten A 1 und A 2 des Puffers 1. Vor dem Signal Φ 0 fällt ein Taktsignal PO, das die Niveaus von A 1 und A 2 auf «5 einem niedrigen Wert gehalten hat. ab. Sobald die Niveaus von A 1 und A 2 bestimmt worden sind, wird das nächste Taktsignal Φ 1 an die Schalter 2-0 bis 2-9 angelegt Die Zeitdauer 7*1 ist die Zeit, die zur Bestimmung der Niveaus der wahren und komplementären Signale *» 7/ an den Ausgängen A 1 und A 2 der Adressenpuffer 1-1 bis 1'?, d.h. für den Betrieb des Adressenpuffers, benötigt werden.
Nach Anlegen des Signals Φ 1 werden die Ausgangssignale Xi, χι der Adrissenpuffer 1 über die Schalter 2 zu dem Eingang der Decoder 3, 3' übertragen. Vor dem Anlegen des Signals Φ 1 fällt das Taktsignal P1, das den Ausgang D, D' von jedem Decoder 3, 3' auf einem hohen Niveau gehalten hat, ab. Die Ausgänge Di, D'j der ausgewählten Decoder 3-i, 3''j, in denen die Eingangs- <*> signale auf einem niedrigen Niveau sind, werdeil auf einem hohen Niveau gelassen, und die Ausgänge von allen anderen Decodern, in denen wenigstens ein Eingang auf einem hohen Niveau liegt, fallen auf das niedrige Niveau ab. Die Zeitdauer Tl ist die Zeit, die f>5 erforderlich ist, um das Niveau der Decoderausgänge D, D' nach dem Anliegen "o.n Φ 1 zu bestimmen. Dann wird das Signal Φ 2 an die Schalter 4-1 bis 4-32 und 5-1 bis 5-32 angelegt Die Ausgänge Di des ausgewählten Adressendecoders 3-/ schalten die entsprechend»; »Lese«-Adressenleitung RAL-iauf das hohe Niveau. Da alle »Lese«-Adressenleitungen durch das Signal Φ 2 auf dem niedrigen Niveau festgehalten worden sind, bleiben die nicht ausgewählten »Lese«-Adressenleitungen auf dem niedrigen Niveau. Vor dem Signal Φ 2 fällt ein Signal P2 ab, das alle »Lese«- und »Schreib«-Ziffernleitungen RDL, WDL auf dem hohen Niveau gehalten hat Wenn die ausgewählte »Lese«-Adressenleitung RAL-i auf das hohe Niveau geschaltet ist, beginnt die »Lese«-Operation der Speicherzellen 6-/-1 bis 6-1-32, die mit RAL-i verbunden sind. Im einzelnen werden die Daten, die in der Kapazität an dem Punkt M (siehe 6-1-1) von jeder Speicherzelle gespeichert sind, auf jede »Lese«-Ziffernleitung RDL ausgelesen. Wenn der Punkt M auf dem niedrigen Niveau liegt, bleibt die »Lese«-Ziffernleitung RDL der Speicherzelle auf dem hohen Niveau, während, wenn der Punkt M auf einem hohen Niveau liegt die Leitung RDL. auf ein niedriges Niveau fällt weil sie durch die Spektferzellen geerdet ist Die Zeitdauer T3 ist die Zeit die ab dem Anlegen von Φ 2 bis zu der Bestimmung des Niveaus der »Lese«-Ziffernleitungen RDLA bis RDL-32 verstreicht
Bei dem Anlegen von Φ 3 werden die Datenübertragungsscaaltungen 9-1 bis 9-32 aktiv gemacht und das Niveau jeder »Schreib«-Ziffernleitung WDL wird entsprechend mit dem Niveau der zugehörigen »Lesew-Ziffernleitung RDL bestimmt. Wenn RDL auf einem niedrigen Niveau liegt, bleibt IVDZ- auf einem hohen Niveau, auf das sie durch das Signal P2 angehoben worden ist Wenn andererseits die Leitung RDL auf einem hohen Niveau liegt wird die Leitung WDL geerdet, und das Niveau der Leitung WDL fällt auf das niedrige Niveau ab. Die Zeitdauer TA ist die Zeit, die erforderlich ist um das Niveau der Leitung WUL zu bestimmen oder um die Datenübertragung von den »Lese«-Ziffernleitungen auf die »Schreib«-Ziffern-Ieitungen nach der Beaufschlagung mit Φ 3 durchzuführen.
Wenn Φ 4 an die Schalter 4-1 bis 4-32 angelegt wird, wird das hohe Niveau des Ausganges Di des ausgewählten Adressendecoders 3-; an die entsprechende »Schreib«-Adressenleitung VVAL-/über den Schalter 4-/ übertragen. Wenn die »Schreibw-Adressenleitung WAL-i auf diese Weise auf ein hohes Niveau umgeschaltet ist, werden die Daten, die auf die »Schreib«-Ziffernleitungen WDLA bis WDL-32 übertragen worden sind, zu dem Punkt M der entsprechenden Speicherzelle 6-/-1 bis 6-7-32 weitergegeben, die mit dieser Adressenleitung verbunden sind. Dies ist die »Nachschreib«- (oder »Auffrisch«-)Operation der gespeicherten Daten, weil die Daten, die auf die Leitung WDL Übertragen worden sind, mit den in den Speicherzellen gespeicherten Daten übereinstimmen. Die Zeitdauer TS ist die Zeitdauer für da; »Nachschreib«-Operation.
Um neue Daten in eine Speicherzelle von außen her einzuschreiben, wird ein Taktsignal Φ S an die »Schreib«-Ziffernleitungen VVDL-I bis WDL-32 angelegt. Wenn das Signal Φ 5 ein hohes Niveau bekommt, werden alle »Schreibw-Ziffernleitungen dafür vorbereitet, an den Dateneingangsanschluß EIN angeschlossen zu werden, und nur die ausgewählte »Schreib«-Ziffernleitung WDL-j, in der der Schalter 8-y durch das hohe Niveau D', des ausgewählten Zifferndecoders 3'-j bereits geschlossen worden ist, kann nun eine neue Information von außen aufnehmen, die in die Speicher-
zelle%-i-jeingeschrieben wird,die milden ausgewählten Adressen- und Ziffernleitungen verbunden ist. Die Zeitdauer Γ6 ist die Zeit, die erforderlich ist, um eine neue Information von außen über die »Schreib«-Ziffernlcitung an den Punkt M der Speicherzelle zu übertragen. Die »Lese«-Operation der gespeicherten Daten von der ausgewählten »Schreib«-Ziffernleitung zu dem Ausgangsanschluß AUS wird in dieser Zeitdauer 7" 6 unter Verwendung von Φ 5 durchgeführt.
Die Zeitdauern 7"1 bis Γ6 sind die Zeitdauern, die für die Teiloperationen der Speicherschaltung notwendig sind. Wenn die Intervalle zwischen den Startzeitpunkten der Taktsignale kürzer als diese Perioden sind, tritt eine falsche Betriebsweise auf. Wenn die Intervalle auf zu lange Zeitdauern eingestellt sind, läuft eine richtige Operation ab, es ergibt sich jedoch eine niedrige Geschwindigkeit.
Zum wirksamen Erzeugen der Taktsignale mit strengen wechselseitigen 7.eitbeziehiingen ist eine Steuerschaltung vorgesehen, deren Prinzip in F i g. 3 dargestellt ist. Gemäß F i g. 3 weist die Steuerschaltung eine Schaltung 11 auf. die die Ausgänge des Adressenpuffers I empfängt und ein Signal R 1 erzeugt, das die Beendigung der Operation des Adressenpuffers 1 anzeigt, und sie weist ferner eine Schaltung 12 auf. die das die Beendigung der Adressenpufferoperation anzeigende Signal R 1 aufnimmt und das Taktsignal Φ I erzeugt. Parallel zu dem Adressendecoder 3 ist ferner eine Schaltung 31 vorgesehen, die ein die Beendigung der Decoderoperation anzeigendes Signal R 2 erzeugt, das seinerseits an eine das Signal Φ 2 erzeugende Schaltung 32 angelegt wird. Parallel mit den Speicherzellen 6 ist eine Schaltung 71 angeschlossen, die ein Signal R 3 erzeugt, wenn die »Lese«-Operation der gespeicherten Daten von den Speicherzellen 6 zu den »Lesc'-Ziffernleitungen RDL abgeschlossen ist. Eine das Signal Φ 3 erzeugende Schallung 72 ist mit dieser Schaltung 71 verbunden und erzeugt die Taktsignale Φ 3 unter Verwendung des das Ende der »Lese«-Operation anzeigenden Signals R 3. Mit einer »Schreibw-Ziffernleitung WDl. iit eine Schaltung 73 verbunden, die ein Signal R 4 erzeugt, das das Ende der Datenübertragung von Jen »Lc-ic-ZiMcrnieiiuiigen an die »Scnrcib«-Ziifernleitung darstellt. Unter Verwendung des das Ende der Datenübertragung anzeigenden Signals /?4 wird der Taktimpuls Φ 4 in einer Schaltung 74 und der Taktimpuls Φ 5 in einer Schaltung 75 erzeugt.
Man könnte glauben, daß die Schaltung von F i g. 3 Extraschaltungen und eine überflüssige Zeitverzögerung notwendig macht. Die Geschwindigkeit wird jedoch nicht langsam und die Spanne, die erforderlich ist. um die Taktiinpulse von außen zuzuführen, kann weggelassen werden, wenn die Schaltungen die Taktsignale in der erwünschten Weise automatisch erzeugen.
Im folgenden werden Beispiele für die Betriebsweise der die Endsignaie erzeugenden Schaltungen beschrieben, die in der Steuerschaltung verwendet werden (siehe Fig. 4 bis 6).
Gemäß Fig.4 weist der Generator 11 für das das Ende der Adressenpufferoperation anzeigende Signal R\ einen komplementären Schalter 111 auf. der zwei kreuzweise angeschlossene Gegentakttreiber 112 und 113 enthält. Diese Treiber sind zwischen Erdpotential und Drainspannung VDd geschaltet und zwar über die Source-Drain-Verbindung der IG-FETs Ch und Qi. die dann leitfähig gemacht werden, wenn Φ 0 daran angelegt wird. Jeder Gegentakttreiber 112 und 113 weist zwei IG-FETs auf, die in Reihe geschaltet sind. Die Eingänge der Gegentakttreiber sind mit den Ausgängen A 1 und A 2 des Adressenpuffers 1 verbunden, während die Ausgänge der Gegentakttreiber 112 und 113 mit den Eingängen einer NOR-Schaltung 114 verbunden sind. Die NOR-Schaltung 114 weist zwei IG-FETs ft_und ft auf, die parallel zwischen Erdpotential und YnD über einen weiteren IG-FET ft angeschlossen sind. Die Eingänge der NOR-Schaltung 114 sind auch durch die entsprechenden IG-FETs Qi und Q* geerdet. Die IG-FETs Qi bis ft werden leitfähig, wenn das Taktsignal PO daran angelegt wird. Beim Anlegen von PO liegt daher der Ausgang der NOR-Schaltung 114, der auch der Ausgang des Generators für das Signal R 1 ist. immer auf dem hohen Niveau.
Der Adressenpuffer 1 empfängt ein Adressensignal x* ein Speicherchip-Wählsignal CS. als Taktsignal Φ 0 und das invertierte C.S.-Signal als Taktsignal PO. Wenn das C.S.-Signal auf dem niedrigen Niveau liegt, sind die Ausgangspunkte A 1 und A 2. die die Ausgänge des Invertertransistors Q\ der 1. Stufe und des Invertertransistors Qi der 2. Stufe sind, beide auf dem tiefen Niveau. Wenn das C.S.-Signal auf das hohe Niveau geschaltet wird, befinden sich die Punkte A 1 und A 2 im Zuge ihrer Umschaltung auf das hohe Niveau auf dem halben Wege. Kurz danach liegt jedoch nur einer von ihnen auf dem hoben Niveau, während der andere auf dem niedrigen Niveau liegt. Sodann werden die Gegentakttreiber 112 und 113 aktiv gemacht, wenn CS. auf das hohe Niveau kommt, und einer der Ausgänge dieser Treiber 112 und 113 kommt auf ein hohes Niveau nur dann, wenn die Niveaudifferenz zwischen den beiden Eingängen, d. h. die Differenz zwischen den Niveaus der Ausgänge A 1 und A 2 des Adressenpuffers 1 groß wird. Der Ausgang der NOR-Schaltung 114. der die Ausgänge der Treiber 112 und 113 empfängt, fällt auf das niedrige Niveau, wenn die Niveaus der Treiberausgänge so bestimmt sind. Diese Änderung des Ausgangs der NOR-Schaltung 114 zeigt an. daß der Betrieb des Puffers 1 voll abgeschlossen ist. Daher wird das Ausgangssignal Ri der Schaltung 11 als ein das Ende
UCI MUI C^Ct^UIICI upci dllUII (111/.CIgCItUCa ^3151101 »ei-
wendet. Dieses Signal R 1 wird an eine Inverterschaltung 12 angelegt, und das invertierte R 1-Signal wird als Taktsignal Φ 1 verwendet. Die Inverterschaltung 12 ist eine das Taktsignal Φ 1 erzeugende Schaltung.
F i g. 5 zeigt eine Schaltung 31. die das Endsignal R 2 der Decoderoperation erzeugt, und eine ein Signal Φ 2 erzeugende Schaltung 32. Die das Signal R 2 erzeugende Schaltung 31 ist eine NOR- oder ODER-Schaltung mit zwei Eingängen, die die zwei parallelgeschalteten IG-FETs Q;o und Qu enthält. Einer der miteinander verbundenen Punkte_dieser IG-FETs ist geerdet, und der andere ist mit VDD über einen weiteren von dem Taktsignal PX gesteuerten IG-FET Q12 verbunden. Die das Signal R 2 erzeugende Schaltung 31 ist in ihrer Struktur gleich wie die Decoderschaltung 3 mit der Ausnahme, daß die Zahl der Eingänge zwei beträgt. An
1 die Eingänge der das Signal R 2 erzeugenden Schaltung werden das wahre und das komplementäre Signal von einem Adressensignal .»,zugeführt.
Alle Decoderschaltungen 3, 3' werden vor dem Taktsignal PI auf das hohe Niveau angehoben, und die
' Eingänge der Decoder werden danach mit dem Taktimpuls PI gespeist, wie in Fig.6 gezeigt ist. Obwohl die Ausgänge D der nichtgewählten Decoder auf das Zifferniveau gebracht werden, ist nicht
bestimmt, welche Decoder von den Adressensignalen nicht ausgewählt sind. Da jedoch der Quasi-Decoder 31 als Eingänge sowohl die wahren als auch die komplementären Signale des einen Adressensignals ν empfängt, ändert diese Schaltung 31 immer ihr Ausgangsniveau von dem hohen zu dem niedrigen Niveau, wenn das Adressensignal empfangen wird, unabiningig davon, ob das Adressensignal den Zustand »1« oder »0« hat. Folglich kann das Ausgangssignal R 2 dieser Schaltung das Ende der Decoderoperation darstellen.
Um die Betriebszeit der Schaltung 31 für das Signal R 2 gleich groß wie die Betriebszeit der Decoderschal· Hingen 3 zu machen, sollten für die IG-f-'F.Ts, die die das Signal R 2 erzeugende Schaltung und die Decoderschaltungen 3 bilden, die gleiche Größe haben, und der Wert der Kapazität an dem Ausgangspunkt der Schaltung 31 sollte so eingestellt werden, daß er gleich dem Kapazitätswert an dem Ausgangspunkt der Decoder schaltung 3 ist. Damit im Hinblick auf die Sicherheit des .Schaltungsbetriebes R 2 abfällt, nachdem alle Decoderschaltungen sicher ihren Betrieb beendet haben, sollte der Wert der Kapazität an dem Ausgang der Schaltung 31 etwas größer als der der Decoderschaltung 3 sein.
Die das Signal Φ 2 erzeugende Schaltung 32 weist einen Tor-IG-FET (?ij und einen Last-IG-FET Qu auf. die in Reihe zwischen Vm) und Erde angeschlossen sind. Der Lasttransistor Q\* wird durch Φ 1 gesteuert. Der Eingang der Schaltung 32 empfängt das R 2-Signal. und das Ausgangssignal Φ 2 ist ein invertiertes Signal von R 2.
F i g. 7 zeigt eine Speicherschaltung, bei der vier IG-FETs in jeder Speicherzelle 6' verwendet werden. ·, Diese Speicherschaltung hat eine einzige Adressenleitung und benötigt daher eine kleinere Zahl von Taktsignalen. Das Verfahren zur Erzeugung des Taktsignals ist das gleiche wie es oben erwähnt wurde. Insbesondere werden die Adressen- und Zifferndecoder
in 3, 3' von dem Signal Φ 1 getrieben, während das Signal Φ 2 von der Generatorschaltung für das das Hnde des Decoderbetriebes anzeigende Signal erzeugt wird, wie durch 31 in Fig. 5 gezeigt ist.
Im Falle einer nur für das Auslesen bestimmten , Schaltung wird ebenfalls eine einzige, gemeinsame Adressenleitung verwendet, und dieselben Taktsignale wie in der Schaltung von F i g. 7 sind ausreichend.
In der vorhergehenden Beschreibung wurde der Begriff »inverterschaltung« verwendet. Die invciici-
:m schaltung, die aus zwei IG-FETs zusammengesetzt ist und in Fig. 8 gezeigt ist. hat eine unklare Schwellenspannung Vm (Fig. 9) und ihr Verstärkungsgrad ist klein, während eine mehrstufige Inverterschaltung, bei der zwei oder mehrere Inverterschaltungen in einer
.·, Kaskade geschaltet sind (Fig. 10). eine schärfere Übertragungskennlinie hat (F ig. 11). Daher schließt der Begriff »Inverterschaltung«, wie er oben verwendet wird, eine mehrstufige Inverterschaltung ein.
Hierzu 8 Blatt Zeichnungen

Claims (1)

  1. Patentanspruch;
    Pufferschaltung, der ein Eingangssignal zugeführt wird, die wahre und komplementäre Ausgangssignale erzeugt und die mit einer Ausgangsschaltung verbunden ist, die bei Auftreten eines Steuersignals die Ausgangssignale der Pufferschaltung einer weiteren Schaltung zuführen kann, dadurch gekennzeichnet, daß die Pufferschaltung eine Steuerschaltung (11) aufweist, der sowohl die wahren als auch die komplementären Ausgangssignale fa ~Xi) der Pufferschaltung (1) zugeführt werden, die eine Potentialdifferenz zwischen den beiden Ausgangssignalen feststellt und ein Steuersignal (Φ 1) erzeugt, wenn die Potentialdifferenz einen vorbestimmten Wert überschreitet
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