DE2103276A1 - Dynamisches Schieberegister - Google Patents

Description

IBM Deutschland Internationale Büro-Matchinen Gesellschaft mbH

Anmelderin:

Amtliches Aktenzeichen: Aktenzeichen der Anmelderin:

Böblingen, 21. Januar 1971 ru-rz

International Business Machines Corporation, Armonk, N.Y. 10504 Neuanmeldung
Docket FI 969 084

Dynamisches Schieberegister

Die Erfindung betrifft ein dynamisches Schieberegister mit Speicherzellen aus Feldeffekt-Transistoren, das mehrtaktisch gesteuert 1st und Zwischenspeicherzellen aufweist.

In bekannten Schieberegistern wird die binäre Information, die in dem Schieberegister gespeichert ist, durch Verschiebeimpulse, die gleichzeitig oder nacheinander allen Stufen des Schieberegisters zugeführt werden, verschoben. Die Zuführung der Verschiebeimpulse erfolgt dabei entweder in einem einzigen Takt oder in zwei bzw. mehr Takten. Die Taktimpulse können dabei außerdem noch überlappt bei mehrtaktischen Schieberegistern auftreten. Jede Stufe eines derartig aufgebauten Schieberegisters, die zur Speicherung eines Bits geeignet ist, benötigt zwei Energiespeicher, da ein Speicher nicht gleichzeitig ein Bit aufnehmen und abgeben kann. Als Energiespeicher finden beispielsweise bishabile Multivibratoren, Magnetkerne oder auch Kurzzeitspeioher, wie Verzögerungsglieder, Verwendung.

Um die Zwischenspeicherung der zu verschiebenden Datenimpulse zu vermeiden, wurde in der deutschen Auslegeschrift 1 193 553 vorgeschlagen, daß zur Verschiebung der gesamten gespeicherten binären Information um eine Stelle die Verschiebeimpulse den Stufen nacheinander entsprechend ihrer Aufeinanderfolge, und zwar beginnend mit der in Verschieberichtung vordersten Stufe,

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zugeführt werden, wobei zur Erzeugung der Verschiebeimpulse ein Impulsgenerator mit Verzögerungsleitung, die mehrere Abgriffe besitzt, verwendet wird.

Außerdem sind Schieberegister bekannt, die mit Feldeffekt-Transistoren aufgebaut sind. So wurde z.B. vorgeschlagen, einen Speicher mit Feldeffekt-Transistoren aufzubauen, der dadurch charakterisiert ist, daß jede Speicherzelle drei Feldeffekt-Transistoren enthält, von denen die erste zur Speicherung der Information mit Hilfe der Kapazität zwischen dessen Tor- und Quellenanschluß, der zweite für die Ausgabe und der dritte für die Eingabe der Informationen vorgesehen sind, wobei der Toranschluß des ersten mit dem Quellenanschluß des dritten Feldeffekt-Transistors und der Senkenanschluß des ersten mit dem Quellenanschluß des zweiten Feldeffekt-Transistors verbunden sind, deren Quellenanschluß des ersten Feldeffekt-Transistors auf einem Bezugspotential liegt, sowie die Senkenanschlüsse des zweiten und des dritten Feldeffekt-Transistors an eine gemeinsame Ein- und Ausgabeleitung angeschlossen sind, und daß Steuermittel vorgesehen sind, die mit den Toranschlüssen des zweiten und des dritten Feldeffekt-Transistors verbunden sind.

Durch diese Lösung wird zwar eine geringere Fläche der Speicherzelle und damit des gesamten Schieberegisters benötigt als bisher, denn es fällt zumintlestens die Verzögerungsleitung für die Erzeugung der verschiedenen Verschiebeimpulse weg, und damit ist eine größere Packungsdichte pro Flächeneinheit erreicht, jedoch besteht nach wie vor der gravierende Nachteil, daß die Regenerierungszelt für die Speicherzellen wesentlich zu hoch ist und daß außerdem der FLächenbedarf für eine derartige Speicherzelle aus drei Feldeffekt-Transistoren mit den erforderlichen Anschlüssen für iiins hochintegrierte Technik wesentlich zu groß i.3t.

Der Erfindung liegt deshalb die Aufgabe zugrunde, eLn verbessertes Schieberegister mit Speicherzellen aus Feldeffekt-Transistoren zu schaffen, das einen geringeren Platzbedarf benötigt und

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außerdem möglichst wenig Feldeffekt-Transistoren pro zu speicherndes Bit benötigt.

Die erfindungsgemäße Lösung der Aufgabe besteht darin, daß eine Speicherzelle (1) aus η Unterzellen besteht, die n-1 Datenbits aufnehmen und zur Datenbitverschiebung mit Taktimpulsen in η Taktphasen über Leitungen in entgegengesetzter Reihenfolge zum Datenfluß gesteuert werden.

Durch die Zerlegung eines Zyklus in mehrere Taktphasen und die entgegengesetzte Ansteuerung der Unterzellen im Verhältnis zum Datenfluß ist es möglich, z.B. eine Zelle aus vier einzelnen Unterzellen, d.h. aus acht Feldeffekt-Transistoren aufzubauen, die drei Informations- bzw. Datenbits speichern kann. Daraus geht hervor, daß für eine Gesamtspeicherkapazität von drei Bits nur acht Feldeffekt-Transistoren benötigt werden, d.h. pro Bit nur 2,67 Feldeffekt-Transistoren in integrierter Technik erforderlich sind, woraus sich eine beträchtliche Einsparung an Fläche auf dem Substrat ergibt.

Die Erfindung wird nun anhand von in den Zeichnungen dargestellten Ausführungsbeispielen näher beschrieben.

Es zeigen:

Fig. 1 ein bekanntes zweiphasiges dynamisches Schieberegister und eine zugehörige Tabelle, die den Datenfluß im Verhältnis zu den Taktzyklen wiedergibt.

Fig. 2 ein Ausführungsbeispiel zweier Stufen eines vierphasigen dynamischen Schieberegisters mit hoher Speicherdichte und eine zugehörige Tabelle des Datenflusses im Verhältnis zu den Taktzyklen.

Fig. 3 eine Basis-Unterzelle zur Verwendung in einem Schieberegister.

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-A-

FIg. 4ä sechs Unterzellen in einem Schieberegister und im besonderen die Spannungs-Knotenpunkte an den Ein- und Ausgängen der Unterzellen.

Fig. 4B in einem Impulsdiagramm die besonderen Impulsformen für das vierphasige Taktsystem und die speziellen Spannungspegel für die Spannungsknotenpunkte an den Ein- und Ausgängen der Unterzellen.

Fig. 5A die Auslegung einer integrierten Schaltung einer typischen vier Unterzellen umfassenden Speicherzelle und

Fig. 5B schematisch die in Fig. 5A gezeigte Speicherzelle.

In Fig. 1 ist durch ein Blockdiagramm ein zweiphasiges dynamisches Schieberegister bekannter Art gezeigt. Ein derartiges Register kann viele Formen annehmen, als Beispiel umfaßt das gezeigte zweiphasige Schieberegister zwei Feldeffekt-Transistoren, kurz t FET's. Zwei dieser FET's sind als Übergangstore zwischen den Hauptstufen benutzt, die aus Invertern bestehen. Entsprechend einem solchen dynamischen Register werden die verschiedenen Stufen, d.h. sowohl die Übergangstore als auch die Inverterstufen, durch Taktimpulse in zwei Phasen gesteuert. Die Übergangstore werden so gesteuert, daß am Ende eines vorgegebenen Taktimpulses das Übergangstor abgeschaltet ist und die Torkapazität eines FET's des nächstfolgenden Inverters so vorbereitet wird, daß der zugehörige FET ein- oder ausgeschaltet wird, in Abhängigkeit von dem zuerst angelegten Eingangssignal. Wenn der nachfolgende Inverter einen Impuls erhält, wird ein zur nächsten Registerstufe gehöriges übertragungstor erregt, und abhängig von der Bedingung der Torkapazität des nachfolgenden Inverters wird der erste Inverter der nächsten Stufe ein- oder ausgeschaltet; dieser Vorgang läuft durch alle Inverter in den verschiedenen Schieberegisterstufen weiter.

Aus Fig. 1 geht hervor, daß die Speicherkapazität des dort gezeigten Schieberegisters ein Bit pro Zelle beträgt, wobei jede Docket FI 969 084 1 0 S 8 3 2 / 1 5 4 5

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Zelle aus zwei Halbzellen besteht. Somit besteht die Zelle 1 aus einer Halbzelle 1 und einer zweiten Halbzelle 1_. An die Halbzellen werden zwei verschiedene Taktphasen angelegt, so daß während eines Zyklus 0 an der Halbzelle 1. und 0_ an der Halbzelle I₂ liegt.

Die den Datenfluß über den Taktzyklen darstellende Tabelle zeigt die Bewegung der Datenbits durch ein Schieberegister bekannter Art. Die erste Spalte der Tabelle zeigt drei Zyklen, von denen jeder das Anlegen der Taktimpulse für die beiden Phasen (0 und 0_) enthält. Die dritte und vierte Spalte der Tabelle zeigen, wie das mit D bezeichnete Datenbit in der Zelle 1 in beiden Halb- J zellen am Ende des ersten Zyklus gespeichert ist, d.h. nach Beendigung eines Zyklus, in welchem beide Taktimpulse 0 und 0_ angelegt werden. Beim nächsten Zyklus erscheint das mit D- bezeichnete Datenbit in der Zelle 1, das Datenbit D wurde jedoch in die Zelle 2 verschoben. Auf dieselbe Weise erscheint am Ende ■4 des dritten Zyklus das Datenbit D_ in Zelle 1, wogegen D_ jetzt in Zelle 2 steht und D in die Zelle 3 verschoben wurde.

Aus Fig. 2 ist die vollkommen unterschiedliche Lösung der Anordnung eines dynamischen Schieberegisters gezeigt. Hier sind zwei Stufen oder zwei vollständige Zellen eines vierphaslgen Registers mit hoher Speicherdichte gezeigt. Aus später noch zu erklärenden Gründen sind die Taktphasen physikalisch mit den einzelnen Unterzellen in den Registerstuf er* in gegenüber dem Stand der Technik umgekehrter Reihenfolge verbunden. Der Dateneingang wird auf die linke Seite gegeben, wie in Fig. 1. Jede ganze Zelle besteht jedoch aus vier Unterzellen, jede Unterzelle ist mit einer anderen Phase eines vierphasigen Takt-ImpulsSchemas verbunden.

Jede ganze Zelle kann ©rfindungsgemäß drei Bits speichern. Im Vergleich zum Stand der Technik wurde zwar die Anzahl der Unterzellen in jeder vollständigen Zelle und die Anzahl der Taktphasen verdoppelt aber jede Unterzelle kann jetzt 3/4 eines Bits spei chern gegenüber einem I/2-Bit in der bisherigen Technik.

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Besonders aus dem Diagramm, in welchem der Taktzyklus aufgezeichnet ist, geht hervor, daß jeder Zyklus aus den vier Phasen 0 , 0_, 0_ und 0. besteht und der Datenfluß wie vorher so verläuft, daß Daten zuerst auf den Eingang der ersten Unterzelle gegeben werden, die in FLg. 2 mit 1 bezeichnet ist. Während dieses ersten Zyklus wird die Takfcphase 0 nur an die Zelle 1. angelegt, so daß die Zelle 1 erst beim Anlegen der Taktphase 0₄ für den Empfang des Dateneinganges in Form des mit D bezeichneten ersten Datenbits vorbereitet wird.

Wenn der zweite Zyklus beginnt und die Skala wird von den Phasen

0. bis 0, durchlaufen, wird das Datenbit D, in die nächste JL 4 1

Unterzelle 1. verschoben und das neu hereinkommende Datenbit D- in die Unterzelle 1 eingegeben. Die nächstfolgenden Zyklen schieben die Daten so weiter, daß nach dem vierten Zyklus die in der Tabelle gezeigte Situation vorliegt, daß nämlich das Datenbit D. in die Unterzelle 1 eingegeben wurde, das Datenbit D₃ in der Zelle 1_ steht, das Datenbit D« in der Zelle I₃

und das Datenbit D, in der Zelle i.,. Zu dieser Zeit wird außer-

J. 4

dem das Datenbit D. in der ersten Unterzelle 2 der Zelle Nr. 2 gespeichert, und zwar durch Anlegen des Impulses 0. an die Unter-

zelle 2 zum selben Zeitpunkt, zu welchem dieser Impuls an die Unterzeile 1. angelegt wird.

Diese Redundanz der Bitspeicherung ist notwendig, da Daten entfernt werden müssen, bevor neue Daten gespeichert werden können, weil sonst die alten Daten zerstört würden.

Aus der obigen Beschreibung geht hervor, daß das Konzept eines dynamischen Schieberegisters mit verschiedenen Taktphasen, die entgegen der Datenflußrichtung angelegt werden, eine extrem wirksame Datenspeicherung ermöglicht. Grundsätzlich führen derartig angelegte η Taktphasen zur Speicherung und Verschiebung von n-1 Datenbits.

In Fig. 3 ist ein Ausführungsbeispiel einer erfindungsgemäßen Docket Fi 969 084 10 9 8 3 2/1545

Unterzelle gezeigt. Die Unterzelle 10 umfaßt z.B. FET's vom n-Typ, natürlich können auch FET's mit entgegengesetzter Polarität oder einem P-Kanal verwendet werden. Zwei derartige FET's werden darstellungsgemäß verwendet und die eine Dateninformation darstellende Eingangsspannung als ein Eingang an das Tor des bezeichneten ersten FET 30 angelegt. Die Quellen-Elektrode des FET 30 wird mit dem Bezugspotential (V =) verbunden, für welches etwa 2 V gewählt werden. Die Senken- oder Drain-Elektrode des FET 30 wird in Reihe über den Knotenpunkt A mit der Quellenoder Source-Elektrode des FET 32 verbunden. Die Taktphasenquelle

34, welche 0 liefert, ist an die Tor- oder Gate-Elektrode des η

FET 32 und außerdem an eine Seite des Kondensators C ange- M schlossen. Die andere Seite des Kondensators C 1st mit dem Knotenpunkt A verbunden. Der andere Kondensator C stellt die Störkapazität gegen Erde am Ausgang dar, der mit V bezeichnet ist. Bestimmte in der Schaltung vorhandene Storkondensatoren können für die vorliegende Erklärung vernachlässigt werden. Wenn jetzt angenommen wird, daß ein Informationsbit am Eingang der in Fig. 3 gezeigten Schaltung erscheint, so hat dieses Bit die Form eines Impulses und dementsprechend steigt eine Spannung V . auf ihren oberen Pegel, typischerweise 6 V, wobei der normale untere Pegel bei 2 V liegt. Dieser Spannungspegel ist wesentlich größer als die Sohwellwertspannung des FET (V\.) , die zur Erreichung des Leitzustandes erforderlich ist. Das Anlegen einer j solchen Spannung an das Tor oder Gate des FET 30 schaltet diesen m Transistor so ein, daß der Knotenpunkt A durch die Existenz des Kondensators C auf die Spannung V _f geladen wird. Wenn danach die Taktphasenquelle 0 erregt wird und einen Impuls an das Gate des FET 32 anlegt, wird der Transistor eingeschaltet. Daraufhin wird der Kondensator C₂ auf die Spannung V _ aufgeladen, da dann ein vollständiger Weg für diesen Zweck existiert. Der an das Gate des FET 32 zur Einschaltung dieses Transistors angelegte Impuls hat einen oberen Pegel von ungefähr 8 V und steigt auf diesen Wert an, zu einem Zeitpunkt, der hinter dem Anstieg des Spannungspegels von V . liegt. Außerdem endet dieser Impuls vor dem Impuls V . . Wenn der Impulspegel der Takt-

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phase 0 nicht auf Erdpotential zurückgeht, wird der FET 32 η

daraufhin abgeschaltet. Für den Kondensator C- besteht kein Entladungsweg und der Spannungspegel bei V bleibt bei V

citlS -

die einen Wert von 2 V hat. Somit wurde die auf den Eingang der in Fig. 3 gezeigte Unterzelle 10 gegebene Information jetzt auf den Ausgang übertragen.

Wenn jetzt angenommen wird, daß das Eingangssignal V . auf seinen unteren Pegel zurückgekehrt ist, für den typischerweise derselbe Wert wie für V _f gewählt wird (2 V), so schaltet daraufhin der FET 30 ab. Beim nächsten Anlegen der Taktphase 0

wird der Kondensator C mit dem Ergebnis geladen, daß der Pegel am Knotenpunkt A ungefähr auf den Pegel der Taktphase ansteigt. Gleichzeitig wird der FET 32 eingeschaltet und schließlich die Anfangsladung neu verteilt, da am Ausgang der Kondensator C_ liegt. Dementsprechend steigt die Spannung am Knotenpunkt A und V auf ungefähr 6 V. Wenn die Taktphase

et U S

0 jedoch auf ihren unteren Pegel, nämlich das Erdpotential, η

zurückkehrt, wird die Spannung am Knotenpunkt A relativ zu V . negativ und daher tritt durch den FET 30 eine rückwärtige Leitung ein, wodurch die Spannung am Knotenpunkt A einen Wert einnimmt, der gleich V _f - V\. ist. Außerdem wird durch die Rückkehr der Taktphase 0 auf ihren unteren Pegel der FET 32 abgeschaltet und die Spannung V auf dem 6-V-Pegel belassen,

aus

den sie eingenommen hat.

Um die absolute Zuverlässigkeit bei der Informationsübertragung beim Schreiben von Informationen in eine Unterzelle sicherzustellen, muß das Ausgangssignal des in Fig. 3 gezeigten FET abgeschaltet sein, wenn der Taktimpuls auf seinen unteren Pegel zurückkehrt. Andernfalls kann eine an den Störkondensator C " übertragene Ladung durch einen Strom abfließen, der über den FET 32 zum Knotenpunkt A zurückfließt. Wenn der Taktimpuls auf seinen unteren Pegel zurückkehrt und die Eingangsinformation am Eingangsanschluß V . auf ihrem oberen Pegel steht, der mit 8 V angegeben ist, entsteht keine Bedingung aufgrund der Leitzustände

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der FET's 30 und 32. Das heißt, in dem Moment, wo der Taktimpuls auf seinen unteren Pegel geschaltet wird, ist der FET 30 durch das an sein Gate angelegte 6-V-Signal exakt eingeschaltet. Wenn der FET 30 eingeschaltet ist, bleibt die Spannung am Knotenpunkt A konstant oder auf einem Wert von ungefähr 2 V, wobei diese Spannung festgelegt wird durch die Quelle für V _. Unter diesen Spannungsbedingungen wird der FET 32 wesentlich unter seiner Schwellwertspannung gehalten und ist daher nichtleitend. Somit wird ein Entladungsweg vom Kondensator C_ zum Knotenpunkt A ausgeschaltet und die gewünschte Bedingung des FET 32, nämlich, daß er nach einer Informationsübertragung auf den Kondensator C. abgeschaltet ist, wird erreicht. Jj

Wenn im Gegensatz dazu eine Dateninformation mit niedrigem Signalpegel in die Unterzelle zu schreiben ist, muß eine Wettbewerbsbedingung bezüglich der Leitzustände der FET's 30 und 32 vermieden werden, weil der Taktimpuls von seinem oberen zum unteren Signalpegel verläuft. Wenn ein Informationssignal mit seinem oberen Pegel an V . angelegt wird, besteht ein Gleichstromweg von V _f über die FET's 30 und 32 direkt zum Kondensator C₃. Daraus folgt, daß die Spannung am Knotenpunkt A während der Schreiboperation einer Dateninformation mit hohem Signalpegel im wesentlichen konstant bleibt, auch wenn der Taktimpuls auf seinen unteren Pegel zurückkehrt. Wenn die Dateninformation bei £ V . jedoch mit ihrem niedrigen Signalpegel geschrieben wird, der ™ mit 2 V angegeben ist, ist der FET 30 abgeschaltet und die vorher im Kondensator C gespeicherte Spannung bestimmt im wesentlichen die Ladung oder Spannug, die auf den Störkondensator C₂ übertragen wird, da der FET 32 durch einen Taktimpuls mit hohem Pegel eingeschaltet wird. Wenn also die Eingabeinformation auf ihrem unteren Pegel steht, neigt die Spannung am Knotenpunkt A dazu, negativ zu werden, wenn der Taktimpuls auf seinen unteren Pegel zurückgeführt wird. Bei den angegebenen Spannungen geht die Spannung am Knotenpunkt A aufgrund der Kapazität auf etwa -2 V zurück, da eine Seite des Kondensators den Spannungspegel der anderen Seite in dem Moment annimmt, wenn die Spannung von ihr abgenommen wird, d.h. von 8 auf 0 V zurückgeht. Wenn der untere Docket FI 969 084 10 9 8 3 2/1545

Pegelwert der an das Gate des FET 30 angelegten Eingangspannung z.B. auf 0 V festgesetzt wird, können die FET's 30 und 32 zu dem Zeitpunkt leitend werden, wenn der Taktimpuls auf seinen unteren Pegel zurückgeht und somit einen Entladungsweg für den Kondensator C- liefern. Wenn der untere Pegel der Eingangsinformation und die Bezugsspannung V _ jedoch auf einem Wert gehalten werden, der zwischen den beiden Pegeln der Taktphasen liegt, wird die Wettbewerbsbedingung effektiv ausgeschaltet. Wenn die Spannung am Knotenpunkt A z.B. auf -2 V geht und das Gate des FET 32 auf 0 V steht, wird der FET 32 unter seiner Schwellwertspannung gehalten und leitet somit nicht, d.h. der Entladungsweg vom Kondensator C_ wird gesperrt. In ähnlicher Weise befindet sich der FET 3O noch auf seinem unteren Pegel von +2 V und zwischen seinem Gate und dem Knotenpunkt A liegt also eine Schwellwertspannung von 4 V. Diese Spannung überschreitet den Schwellwert des FET 30 wesentlich und stellt somit sicher, daß der FET 30 leitet und so jede vom Kondensator C abgeleitete Ladung wieder auffüllt nach einer Schreiboperation eines an den Anschluß V. angelegten Signals mit niedrigem Pegel.

In Fig. 4A sind Gruppen von Unterzellen in einem Schieberegister dargestellt. Jede der Unterzellen 100, 110, 120, 130, 140 und 150 ist mit der in Fig. 3 gezeigten und bereits beschriebenen Unterzelle 10 identisch. Obwohl sechs Unterzellen in Fig. 4A gezeigt sind, bilden natürlich vier Unterzellen 100, 110, 120 und 130 eine vollständige Zelle, z.B. die in Fig. 2 gezeigte Zelle Nr. 1. Alle Unterzellen im Schieberegister sind in Vierergruppen zusammengefaßt, wobei jede Zelle in einer solchen Gruppe physikalisch mit einer anderen der vier Taktphasen des Taktimpuls-Generator systems verbunden ist. Die Phasen bzw. die entsprechenden Impulse sind in einer dem Datenfluß entgegengesetzten Reihenfolge von einer Unterzelle zur anderen angeschlossen, wobei der Datenfluß durch einen entsprechenden Pfeil bezeichnet ist. Somit ist die Taktphase 0. an die Unterzellen 100 und 140 und die Phasen

0_O und 0. entsprechend an die Unterzellen 120 und 130 gelegt. * 1

Da das Ausgangssignal einer gegebenen Unterzelle das Eingangs- Docket Fl 969 084 10 9 8 3 2/1545

signal zur höchsten Unterzelle darstellt, bezeichnen die Angaben

^vo' ^vt V., V-, V_c und V_ in Fig. 4A sowohl V . als auch V , £ i 4 3 ο / exn aus

die im Zusammenhang mit Fig. 3 verwendet wurden, während V das Eingangssignal zur ersten Unterzelle ist.

In Fig. 4b sind die Impulsformen für die vier Taktphasen und die Impulsformen für V , V₃, V₃, V₄, V₅, V_ß und V₇ gezeigt. In Fig. 4B wird die Datenfolge 11 Ol 001 mit ihren sieben Bits und somit auch sieben Taktzyklen angenommen. Der Wert für jedes der Datenbits D₁ bis D₇ ist in der Tabelle mit der Überschrift DATEN angegeben.

Oben in Fig. 4B ist die Folge der Taktphasen 0 , 0 , 0, und 0. gezeigt. Die physlaklische Verbindung dieser vier Phasen mit den entsprechendne Unterzellen 100, 110, 120, 130 und 140 läßt erkennen, daß im ersten Fall, in welchem der Anfang der Dateneingabe in das Schieberegister angenommen wird, keine der Unterzellen betroffen ist. Wenn die Taktphase 0. jedoch wirksam wird,

kann die Unterzelle 100 Daten empfangen. Der Spannungspegel für V , das Eingangssignal zur ersten Stufe, steigt zu einem Zeitpunkt vor dem Anstieg der Taktphase 0. auf einen Wert von 6 V an, der darstellungsgemäß eine "1" darstellt. Der 6-V-Pegel für V wird für eine Periode'beibehalten, die größer ist als die für den hohen Pegel (8 V) der Taktphase 0.. J

Die Ausgangsspannung V- für die Unterzelle 100 fällt auf 2 V ab und bleibt auf diesem Pegel. Die Spannung V₂ stellt das Eingangssignal zur nächsten Unterzelle 110 dar. Somit wurde ein Datenbit vom Eingang zum Ausgang der Unterzelle 100 übertragen und ist jetzt für die übertragung in die Unterzelle 110 der nächsten ,Stufe bereit.

Die übertragung durch die Unter zelle 110 erfolgt, wenn der Impuls der Taktphase 0. auf seinen oberen Pegel von 8 V ansteigt und verursacht eine Änderung der Spannung V_ auf den oberen Pegel von 6 V.

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In ähnlicher Weise erfolgt die Übertragung durch die übrigen Unterzellen 120, 130, 140 und 150 durch wiederholtes Anlegen der Taktphasen 0 bis 0. über die dargestellten sieben Zyklen. Die Impulsformen für V bis V_ wurden mit dem jeweiligen Datenbit so gekennzeichnet, daß der Fortlauf der Bits durch die Unterzellen verfolgt werden kann. Die einzelnen Bits sind mit D bis D₇, ähnlich wie in Fig. 2 bezeichnet. Der Querstrich über dem Zeichen wie z.B. D₇ besagt, daß an einer bestimmten Stufe das Komplement vorliegt. Im ersten Zyklus des Taktes, wenn die Taktphase 0. erreicht ist, ändert sich z.B. die Spannung am Ausgang der Unterzelle 100 auf ihren unteren Pegel von 2 V, da die Spannung Vl auf ihrem oberen Pegel von 6 V steht und eine "1" am Eingang darstellt.

Die Wirkungsweise des Schieberegisters der vorliegenden Erfindung bezüglich seiner Speicherkapazität wird anhand von Fig. 4B unter Bezug auf den durch gestrichelte Linien dargestellten Zeitabstand erklärt/ der gestrichelt umzeichnet und mit X bezeichnet ist. In diesem Taktzyklus werden drei verschiedene Bits gespeichert, was durch die Spannungspegel von V , V. und V₅ dargestellt ist. Der Spannungspegel am Knotenpunkt V, stellt das 5. Bit oder D₅ dar, welches den digitalen Wert "0" hat, wogegen der Knotenpunkt V. D- speichert mit ebenfalls dem digitalen Wert "0" (in diesem Fall enthält der Speicher jedoch die Komplementär form, d.h. D- (I)). Zur gleichen Zeit speichert der

Knotenpunkt V- das 7. Bit oder D₇ mit dem Wert "1".

Zu selben Zeit, wie diese drei Bits darstellungsgemäß gespeichert werden, wird das 7. Bit außerdem redundant bei V., gespeichert.

Diese Redundanz ist nötig, um das Datenbit nicht zu zerstören, wie noch gezeigt wird.

In Fig. 5A ist eine vollständige Zelle gezeigt, wie sie in einem Teil eines Halbleiterplättchens 5OO ausgelegt ist. Ein der integrierten Schaltung entsprechendes Schaltschema ist in Fig. 5B gezeigt und, wie bereits beschrieben, besteht jede der Unter-

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zellen darin aus einem entsprechend verbundenen Paar von FET's. In dem Schema der Fig. 5B bestehen die einzelnen Unterzellen aus je zwei Transistoren Ql und Q2, Q3 und Q4, Q5 und Q6, Q7 und Q8. Die einzelnen in Nebenschluß zwischen Source und Gate eines der beiden FET's der Paare gelegten einzelnen Kondensatoren sind mit C , C_, C- bezeichnet.

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Claims (5)

1. - 14 -PATENTANSPRÜCHE

   *1U Dynamisches Schieberegister mit Speicherzellen aus Feldeffekt-Transistoren, das mehrtaktisch gesteuert ist und Zwischenspeieherzellen aufweist, dadurch gekennzeichnet, daß eine Speicherzelle (z.B. 1) aus η Unterzellen besteht, die n-1 Datenbits aufnehmen und zur DatenbitverSchiebung mit Taktimpulsen in η Taktphasen (01 bis 04) über Leitungen in entgegengesetzter Reihenfolge zum Datenfluß gesteuert werden.
2. 2. Schieberegister nach Anspruch 1, dadurch gekennzeichnet, daß während eines ersten Zyklus die Taktphase (01) nur an die letzte Zelle (I₄) angelegt wird, so daß die erste Zelle (1 ) erst beim Anlegen der Taktphase (04) für den Empfang des Dateneingangs, d.h. des ersten Datenbits, vorbereitet wird.
3. 3. Schieberegister nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß eine Unterzelle (1O) aus zwei Feldeffekt-Transistoren besteht, wobei die Torelektrode des ersten Feldeffekt-Transistors (3O) den Dateneingang bildet, die Quellenelektrode dieses Transistors mit einem Bezugspotential (V J und die Senke dieses Feldeffekt-Transistors (3O) über einen Knotenpunkt (A) in Reihe mit der Quellenelektrode des zweiten Feldeffekt-Transistors (32) verbunden 1st und daß die Taktphasen (0 ) an die Torelektrode des zweiten Feldeffekt-Transistors (32) angekoppelt sind.
4. 4. Schieberegister nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß zwischen der Torelektrode des zweiten Feldeffekt-Transistors (32) und dem Knotenpunkt (A) ein Kondensator (C ) angeordnet ist.
5. 5. Schieberegister nach den Ansprüchen 1 bis 3, dadurch Docket Fl 969 084 10 9 8 3 2/1545

   gekennzeichnet, daß die Taktphasen (01 bis 04) in mehreren Zyklen an die Unterzellen (z.B. 120, 130, 140 und 150) angekoppelt sind.

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