DE1959689B2 - Elektrische speicherzelle mit niedriger verlustleistung und verfahren zu ihrem betrieb - Google Patents

Elektrische speicherzelle mit niedriger verlustleistung und verfahren zu ihrem betrieb

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Description

Die Erfindung betrifft eine elektrische Speicherzelle mit niedriger Dauerverlustleistung, die aus einem Flip-Flop mit zwei kreuzgekoppelten Feldeffekttransistoren (FET) besteht, die über im Lastzweig angeordnete Schaltelemente mit dem Spannungsanschluß einer Nachladequelle gekoppelt sind.
Eines der Hauptprobleme beim Entwurf monolithisch integrierter Schaltungen besteht darin, die Verlustleistung dieser Schaltungen möglichst gering zu halten. Nur so ist es möglich, zu einer großen Packungsdichte zu kommen. Die Grenzen der monolithischen Technologie in bezug auf Miniaturisierung sind demnach nicht nur durch die verwendeten photolithographischen Verfahren gegeben, sondern man kann vielfach die von daher möglichen geringen Abmessungen wegen der damit verbundenen Wärmeabfuhrprobleme gar nicht einmal voll ausnützen. In der Regel möchte man es auf jeden Fall vermeiden, zu aufwendigeren Kühlungsverfahren, z. B. Flüssigkeitskühlung, überzugehen. Diese Wärmeabfuhrprobleme stellen sich besonders bei monolithisch integrierten Speicherzellenanordnungen.
Zur Verringerung der Verlustleistung elektrischer Speicherzellen sind bereits zahlreiche Betriebsverfahren und Schaltungsanordnungen bekanntgeworden. Es ist beispielsweise bekannt, Speicherzellen im nichtadressierten Zustand mit einem nur sehr geringen Ruhestrom zu betreiben, und erst im adressierten Zustand zum einwandfreien Auslesen bzw. Einschreiben der Information mit erhöhtem Arbeitsstrom zu arbeiten (pulse powering). Weiterhin ist es bekannt, durch Verwendung von Feldeffekttransistoren zu insgesamt hochohmigeren und damit weniger Verlustleistung erzeugenden Anordnungen zu gelangen. Der Ersatz von ohmschen Widerständen als Lastelemente einer FET-Speicherzellidurch jeweils einen weiteren FET im Lastzweig ist beispielsweise aus IBM Technical Disclosure Bulletin, Band 10, Nr. 1, Juni 1967, Seiten 85 bis 8ö, bekannt. Eine solche Speicherzelle bietet neben '■ ihrer einfachen Realisierbarkeit in monolithischer Technik infolge ihrer nunmehr sehr hochohmigen Lastelemente erhebliche Vorteile bezüglich der entstehenden Verlustleistung.
Zur Erklärung der Funktion einer solchen FET-Speicherzelle kann man sich vorteilhafterweise die Flip-Flop-FET durch ihre Substratkapazitäten ersetzt denken. Die gespeicherte Information bestimmt sich demgemäß nach dem Ladungszustand dieser Kapazitäten. Da eine solche Anordnung trotz der Verwendung von an sich hochohmigen FET nicht frei von Leckströmen ist, muß eine Nachladung der genannten Kapazitäten erfolgen. Dieses kann einmal entsprechend der genannten Litertturstelle kontinuierlich über dis im Lastzweig befindlichen FET erfolgen, es kann zum anderen eine Nachladung in bestimmten Zeitabständen (Impulsbetrieb bzw. power-switching) vorgenommen werden. Die letztere Art der Nachladung ist in der Veröffentlichung im IEEE Journal of Solid-State Circuits, September 1968, auf Seite 282 (insbesondere Fig. 7) behandelt. Dort wird zwecks Leistungsreduzierung im Ruhezustand die Leistungszufuhr durch periodische Unterbrechung der Verbindung der Lastelemente der Flip-Flop-Transistoren mit der zugehörigen Versorgungsspannungsquelle getastet. In jedem Fall besteht jedoch während der Nachladezeitpunkte eine direkte Verbindung der Flip-Flop-FET mit der die Ladungsmenge bereitstellenden Spannungsquelle. Zur Erreichung extrem hoher Packungsdichten erweisen sich die geschilderten Schaltungsanordnungen mit den
j5 beschriebenen Nachladeverfahren als noch nicht ausreichend.
Weiterhin sind mit komplementären Transistoren (CMOS) aufgebaute Schaltungen bekanntgeworden, um zu minimaler Verlustleistungsaufnahme zu gelangen, vgl. z. B. US-PS 32 67 295. Derartige CMOS-Schaltungskonzepte bedeuten jedoch wegen der erforderlichen Herstellung von Transistoren beider Leitfähigkeitstypen, insbesondere für eine integrierte Fertigung, bekanntlich zusätzlich technologische Probleme.
Die Aufgabe der Erfindung besteht deshalb darin, eine elektrische Speicherzelle mit insgesamt, d. h. unter Einschluß auch der Nachladungsvorgänge, noch weiter verringerter Verlustleistung anzugeben, ohne daß deren Realisierbarkeit in monolithischer Technik dadurch erschwert wird. Ebenfalls soll die Speicherzelle zusätzlich die Möglichkeit bieten, mit einem geringen Ruhestrom im nichtadressierten Zustand und einem demgegenüber angehobenen Arbeitsstrom im adressierten Zustand zu arbeiten.
Ausgehend von einer Speicherzelle, bestehend aus einem Flip-Flop mit zwei kreuzgekoppelten FET, die über im Lastzweig angeordnete Schaltelemente mit dem Spannungsanschluß einer Nachladequelle gekoppelt sind, sieht die Erfindung vor, daß zum hochohmigen
bo Nachladen der Speicherzelle in jedem Lastzweig zwischen einem der kreuzgekoppelten Feldeffekttransistoren und dem Spannungsanschluß der Nachladequelle mindestens zwei alternierend leitend gesteuerte Feldeffekttransistoren in Reihe geschaltet sind. Von den zwei
h1-, in jedem Lastzweig in Reihe geschalteten FET ist zu jedem Zeitpunkt ein FET immer gesperrt, so daß zu keinem Zeitpunkt eine direkte Verbindung zwischen dem Flip-Flop-FET und der Spannungsquelle besteht.
Es ergibt sich so eine besonders hochohmige und damit extrem niedrige Dauerverlustleistung erzeugende Schaltung.
Gemäß einem vorteilhaften Ausführungsbeispiel der Erfindung sind die entsprechenden FET in beiden Lastzweigen bezüglich ihrer Gate-Ansohlüsse miteinander verbunden. Bei einer Reihenschaltung von zwei FET in jedem Lastzweig werden die Steuerimpulse vorteilhafterweise von den gegenphasigen Ausgängen eiier Multivibratorschaltung abgeleitet Dadurch ist sicherge- ι ο stellt, daß keine Überlappungen der Steuerimpulse auftreten, d. h, daß in einer Reihenschaltung nicht beide FET gleichzeitig leitend sein können.
Die im Rahmen dieser Erfindung vorgeschlagenen Maßnahmen kennzeichnen auch ein Verfahren zum i-> Betrieb einer derartigen Speicherzelle, welches dadurch gekennzeichnet ist, daß die Nachladung der Speicherzelle in mindestens zwei Schritten nach Art eines Schleusenbetriebs durch zeitlich nacheinander erfolgendes Leitendsteuern der im Lastzweig in Reihe geschalteten FET erfolgt. Die Nachlademenge wird also sukzessive auf die eigentlichen Flip-Flop-FET geführt, wobei jeweils eine Zwischenspeicherung in den durch die Last-FET repräsentierten Kapazitäten erfolgt.
Die Erfindung wird im folgenden anhand eines Ausführungsbeispiels unter Zuhilfenahme der Zeichnungen näher erläutert. Es zeigt
F i g. 1 ein Ausführungsbeispiel der erfindungsgemäßen Speicherzelle,
F i g. 2 eine Zusammenstellung der beim Lesebetrieb Jn auftretenden Signale und
F i g. 3 eine schematische Darstellung einer Speichermatrixanordnung unter Verwendung der erfindungsgemäßen Speicherzelle.
Die in Fig. 1 dargestellten kreuzgekoppelten Feldef- ü fekttransistoren Qi und Q2 sind bezüglich ihrer Source-Anschlüsse mit dem Masseanschluß einer 2-V-Versorgungsspannungsquelle verbunden, während die Drain-Anschlüsse beider Feldeffekttransistoren Q 1 und Q2 über separate Lastbauelemente mit dem positiven Pol derselben Spannungsquelle in Verbindung stehen. Erfindungsgemäß sind im Lastzweig des Feldeffekttransistors Q1 zwei weitere Feldeffekttransistoren Q7 und ζ)5 in Reihe geschaltet. In gleicher Weise befindet sich im Lastzweig des Feldeffekttransistors Q 2 die Reihenschaltung der weiteren Feldeffekttransistoren Q 6 und Q 8. Am Verbindungspunkt A der Drain- und Gate-Anschlüsse der Feldeffekttransistoren Q 7 und Q 8 ist eine Impulsquelle angeschlossen. Liefert diese Impulsquelle einen positiven Impuls, werden Q 7 und QS leitend, so daß von der Impulsquelle den Kondensatoren C7 und CS Ladung zugeführt wird. In gleicher Weise sind die Gate-Anschlüsse der Feldeffekttransistoren Q5 und Q6 über B mit einer Impüsquelle verbunden. Diese Impulsquelle liefert gegenüber der bei v> A angeschlossenen genau 180° phasenverschobene Impulse. Wenn also Ql und <?8 leitend sind, sind gleichzeitig Q5und ζ>6 gesperrt und verhindern so, daß die Ladung direkt zu den kreuzgekoppelten Feldeffekttransistoren geleitet wird. Vielmehr wird die Ladung wi zeitweilig in den durch die Feldeffekttransistoren Q7 und QS bzw. andere Streukapazitäten gebildeten Kondensatoren gespeichert, bis die Feldeffekttransistoren Q5 und Q6 leitend gesteuert werden. Erst dann wird die Ladung den kreuzgekoppelten Feldeffekttran- h, sistoren endgültig zugeführt. Die Nachladung erfolgt demgemäß in zwei Schritten, wobei mindestens einer der in Serie geschalteten Feldeffekttransistoren zu jedem Zeitpunkt gesperrt ist. Dadurch wird die Impedanz zwischen Impulsquelle und den kreuzgekoppelten Transistoren auf einem sehr hohen Wert gehalten, woraus sich eine sehr geringe Verlustleistung der Anordnung ergibt. Aufgrund dieser verringerten Verlustleistung können die Speicherzellen enger zueinander angeordnet werden, d. h. die Bit-Dichte kann erheblich gesteigert werden. Die an den Stellen A und B anzuschließende Impulsquelle wird voneilhafterweise durch einen astabilen Multivibrator 10 gebildet.
Die über die Lastelemente QS bis QS vorgenommene Nachladung der eigentlichen Speicherzelle erfolgt kontinuierlich. Die Potentialwerte werden so gewählt, daß das Potential an den Schaltungspunkten C und D gerade zur Aufrechterhaltung der gespeicherten Information ausreicht. Dieses Potential reicht jedoch nicht zu einem einwandfreien zerstörungsfreien Auslesen der Speicherzelleninformation aus. Wie später gezeigt wird, muß der Zelle zum Auslesen über die Bitleitungen SO und BX, entsprechend den Anschlüssen 14 und 12, zusätzliche Leistung zugeführt werden.
Zum Zwecke des Auslesens oder Umschreibens der in der bistabilen Schaltung gespeicherten Information sind die Feldeffekttransistoren Q 3 und Q 4 vorgesehen. Q 3 verbindet den Schaltungspunkt Cder Speicherzelle mit der Bitleitung B 1 und entsprechend verbindet Q 4 den Schaltungspunkt D mit der Bitleitung ßO. Die Gate-Anschlüsse der Feldeffekttransistoren Q3 und Q4 sind miteinander und mit der Wortleitung WL verbunden, so daß durch Anlegen eines einzigen Leseimpulses an die Wortleitung WL die Potentiale an den Schaltungspunkten C und D ausgelesen werden können. Wie später noch gezeigt wird, werden die auf den beiden Bitleitungen infolge des an die Wortleitung angelegten Leseimpulses auftretenden Signale über einen Differentialverstärker verglichen. Dieses Vergleichsergebnis gibt Aufschluß darüber, ob eine »0« oder eine »1« in der Zelle gespeichert war.
Es soll nun angenommen werden, daß in der Zelle eine »1« gespeichert und die Zelle nicht adressiert ist. Bei einer gespeicherten »1« ist der Feldeffekttransistor Qi leitend und entsprechend Q 2 gesperrt. Infolge des leitenden Feldeffekttransistors Q1 liegt der Schaltungspunkt C etwa auf Massepotential, während der Schaltungspunkt D etwa das Potential von 2 V aufweist. Diese Potentiale bleiben infolge der Nachladung über die Feldeffekttransistoren Q 5 bis QS erhalten. Im nichtadressierten Zustand sind die Transistoren Q 3 und ζ)4 in Sperrichtung vorgespannt, und zwar durch das auf den Bitleitungen bzw. den Anschlüssen 12 und 14 anliegende Potential Vl (4 V) und Massepotential auf der Wortleitung WL bzw. Anschluß 16. Demzufolge fließt der zur Aufrechterhaltung des Leitzustandes von Qi maßgebende Strom durch die Lasttransistoren Q 6 und QS in dem oben beschriebenen Schritt-für-Schntt-Verfahren (Schleusenbetrieb). Da der Gesamtwiderstand von Q6 und ζ>8 extrem groß ist, ist entsprechend auch die zu diesem Zeitpunkt verbrauchte Verlustleistung sehr gering. Solche Zeitabschnitte, in denen die Speicherzelle nicht adressiert ist, stellen den größten Anteil dar, so daß die durch die erfindungsgemäße Maßnahme beträchtlich reduzierte Verlustleistung für diesen Fall von größter Bedeutung ist. Der von der Impulsquelle am Punkt A gelieferte Potentialwert ist so gewählt, daß sich ein zur Aufrechterhaltung des gespeicherten Zustandes notwendiger Minimalstrom einstellt.
Wie schon gesagt, reicht das Potential an den
Schaltungspunkten C und D nicht zum einwandfreien und zerstörungsfreien Auslesen der gespeicherten Information. Um ein Zerstören der gespeicherten Information während des Lesezyklus zu verhindern, wird das Potential an den Punkten C und D über die Bitleitungen angehoben. Zu diesem Zweck wird während des Lesens das Bitleitungspotential auf dem Wert +VI (ca.4 V) gehalten. Die Feldeffekttransistoren Q 3 und Q4 werden über einen positiven Abfrageimpuls V2 auf der Wortleitung WL leitend gesteuert. Über den nunmehr niedrigen Widerstand der Transistoren Q 3 und C? 4 fließt von den Anschlüssen 12 und 14 ein Strom zu den Schaltungspunkten Cund D. Der vom Anschluß 12 zum Schaltungspunkt C fließende Strom hebt das Potential am Punkt C an. In gleicher Weise wird auch durch den vom Anschluß 14 zum Schaltungspunkt D fließenden Strom das Potential am Schaltungspunkt D angehoben. Die auf den Bitleitungen BO und Öl fließenden Ströme werden mittels eines Lesedifferentialverstärkers abgefühlt, und aus der sich ergebenden Lesestromdifferenz wird auf die gespeicherte Information zurückgeschlossen. In F i g. 2 sind die beim Lesen einer »1« auftretenden Ströme und Spannungen dargestellt.
Soweit die Beschreibung des Lesezyklus. Um in die Speicherzelle eine »0« einzuschreiben, wird das Potential der Bitleitung SO auf Massepotential abgesenkt, während das Potential der Bitleitung B1 auf dem Wert +Vl bleibt. Anschließend wird auf die Wortleitung WL ein positiver Abfrageimpuls gegeben, durch den die Feldeffekttransistoren Q 3 und Q 4 leitend gesteuert werden. Wenn die Bitleitung ßO auf Massepotential liegt, entlädt sich die Kapazität C2 ebenfalls sehr schnell über QA auf Massepotential. Sobald der Schaltungspunkt D vom Potential +Vl auf Massepotential abfällt, steigt infolge der Kreuzkoppr> lung entsprechend am Schaltungspunkt Cdas Potential an, so daß schließlich Q 2 leitend und Qi gesperrt ist. Die Adressiertransistoren Q3 und Q4 können dann wieder gesperrt werden, wodurch die Speicherzelle im »"«-Zustand verbleibt. Um von diesem Zustand der
ίο gespeicherten »0« in den anderen stabilen 2!ustand der gespeicherten »1« umzuschalten, wird ein entsprechend umgekehrter Schreibvorgang ausgeführt. In diesem Fall wird bei leitenden Transistoren Q 3 und Q 4 das Potential der Bitleitung Bi abgesenkt, wodurch Q 2 gesperrt wird. Das hat wieder zur Folge, daß das Potential am Schaltungspunkt D ansteigt, wodurch Q1 eingeschaltet wird.
Wie in Fig.3 dargestellt, können mehrere der beschriebenen Speicherzellen zu einem Matrixspeicher zusammengeschaltet werden. In dem oben beschriebenen Ausführungsbeispiel liefern die an A und B angeschalteten Impulsquellen genau gegenphasige Impulse. Dadurch sind zu jedem Zeitpunkt entweder Q5 und Q6 oder Q7 und QS leitend. Es kann jedoch
2Ί durchaus vorteilhaft sein, Zeitperioden vorzusehen, in denen alle Transistoren Q 5 bis QS gesperrt sind. Schließlich müssen die Drain- und Gate-Anschlüsse der Transistoren Q 7 und QS nicht notwendig miteinander verbunden sein. Beispielsweise können die Drain-An-Schlüsse von Q 7 und Q 8 an eine Gleichspannungsquelle niedriger Spannung angeschlossen sein.
Hierzu 2 Blatt Zeichnungen

Claims (3)

Patentansprüche:
1. Elektrische Speicherzelle mit niedriger Dauerverlustleistung, bestehend aus einem Flip-Flop mit zwei kreuzgekoppelten Feldeffekttransistoren, die über im Lastzweig angeordnete Schaltelemente mit dem Spannungsanschluß einer Nachladequelle gekoppelt sind, dadurch gekennzeichnet, daß zum hochohmigen Nachladen der Speicherzelle in jedem Lastzweig zwischen einem der kreuzgekoppelten Feldeffekttransistoren (Q 1, Q?) und dem Spannungsanschluß (A) der Nachladequelle mindestens zwei alternierend leitend gesteuerte Feldeffekttransistoren (Q 5, Q 7 bzw. Qe, QS) in Reihe geschaltet sind.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die entsprechenden Feldeffekttransistoren (Q5, Q6 bzw. Ql, QS) in beiden Lastzweigen bezüglich ihrer Gate-Anschlüsse miteinander und den gegenphasigen Ausgängen (A, B) einer die Steuerimpulse liefernden Multivibratorschaltung (10) verbunden sind.
3. Verfahren zum Betrieb einer Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß die Nachladung der Speicherzelle in mindestens zwei Schritten nach Art eines Schleusenbetriebs durch zeitlich nacheinander erfolgendes Leitendsteuern der im Lastzweig in Reihe geschalteten Feldeffekttransistoren erfolgt.
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