DE2246756C3 - Elektronischer Datenspeicher - Google Patents

Elektronischer Datenspeicher

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Description

Die Erfindung betrifft einen elektrischen Datenspeicher mit bistabilen Speicherzellen und einer Zugriffsschaltung, über die Daten eingeschrieben und ausgelesen werden, wobei eine an jede Speicherzelle geführte Steuerleitung mit einer Schreib/Leseleitung verbunden ist, an die außerdem eine Schreibtreiberschaltung und über einen durch ein Schreib/Lese-Steuerglied gesteuerten und nur während einer Leseoperation geschlossenen Leseleitungsschalter ein Leseverstärker angeschlossen ist
Auf dem Gebiet der elektronischen Datenspeicher ist man bestrebt, die Speicherzellen selbst und die erforderlichen Schreib- und Leseschaltungen so auszubilden, daß sie sich möglichst leicht in integrierter Technik herstellen lassen.
Beispielsweise sind aus den US-Patenten 34 23 737 und 35 37 078 Speicherzellen bekannt, die sich besonders gut für eine Integration in monolithischen Anordnungen eignen. Bei diesen Speicherzellen werden Doppelemitter-Flipflop-Transistoren verwendet, deren Basen und Kollektoren kreuzgekoppelt sind und damit eine bistabile Schaltung bilden. Ein Emitter jedes der Flipflop-Transistoren ist an eine gemeinsame Wortleitung angeschlossen, die beim Gegenstand des letztgenannten US-Patentes mit einem Widerstand abgeschlossen ist. Der andere Emitter jedes dieser Flipflop-Transistoren liegt jeweils an einer zugeordneten Bitleitung, über die Daten in die Speicherzelle eingeschrieben und aus ihr ausgelesen werden können. Durch geeignete Wahl der Potentiale an den Emittern dieser Flipflop-Transistoren kann also die in der Speicherzelle gespeicherte Information gelesen oder geändert werden. Obwohl sich derartige Speicherzellen gut als integrierte Halbleiteranordnungen verwirklichen lassen, ist eine weitere Vereinfachung wünschenswert, um die Komplexität der Treiber- und Leseschaltungen zu vermindern. Dabei wird nicht nur angestrebt, den Platzbedarf zu reduzieren, sondern durch eine Vermin-
derung der Anzahl der erforderlichen Komponenten auch den Leistungsbedarf auf ein Minimum herabzusetzen.
Eine in dieser Hinsicht bereits Verbesserungen aufweisende Speicheranordnung ist aus der DE-OS 20 02 708 bekannt Dabei wird eine Zugriffsschaltung verwendet, bei der an die Schreiö/Leseleitung eine Schreibtreiberschaltung direkt und ein Leseverstärker über einen nur während einer Leseoperation geschlossenen Leseleitungsschalter angeschlossen ist Auf diese Weise läßt sich zumindest die Notwendigkeit einer komplexen Leseschaltung vermeiden.
Es ist die der Erfindung zugrunde gelegte Aufgabe, einen monolithisch integrierbaren Datenspeicher anzugeben, der hinsichtlich seines Platzbedarfes bei seiner Verwirklichung in integrierter Technik und hinsichtlich der Anzahl der erforderlichen Komponenten gegenüber Jen bekannten Speicheranordnungen wesentlich verbessert ist, indem insbesondere sowohl komplexe Leseschaltungen als auch komplexe Treiberschaltungen vermieden werden.
Gemäß der Erfindung wird diese Aufgabe dadurch gelöst, daß die Steuerleitung über einen von einer Selektionseinrichtung gesteuerten, während Schreibund Leseoperationen geschlossenen Leitungsschalter mit der Schreib/Leseleitung verbunden ist, wobei der gesteuerte Leitungsschalter aus der Kollektor-Emitterstrecke eines Transistors besteht, die lediglich im selektierten Zustand der Speicherzelle leitend ist, und an dem Verbindungspunkt zwischen dem den Leitungsschalter bildenden Transistor und der Schreib/Leseleitung ein den Lastwiderstand dieses Transistors bildender und gleichzeitig die Schreib/Leseleitung abschließender Widerstand angeschlossen ist.
Vorteilhafte Aus- und Weiterbildungen sind in den js Unteransprüchen niedergelegt.
Weitere Einzelheiten ergeben sich aus der nachstehenden Beschreibung der in der Zeichnung dargestellten Ausführungsbeispiele. Es zeigt
F i g. 1 das Schaltbild einer erfindungsgemäßen Speicheranordnung,
F i g. 2 eine entsprechende Speichermatrix, und
Fig.3 und 4 logische Schaltungen, wie sie in der Speichermatrix gemäß F i g. 2 als Wort- und Bitdecoder verwendbar sind.
Die erfindungsgemäße Speicheranordnung gemäß F i g. 1 besteht aus einer Speicherzelle 1 mit zwei Doppelemitter-Transistoren 2 und 3, deren Basen und Kollektoren in bekannter bistabiler Konfiguration kreuzgekoppelt sind. Die Kollektoren der beiden Transistoren 2 und 3 sind über gleich große Widerstände 5 und 6 mit einer oberen Wortleitung 4 verbunden. In einer typischen Anordnung führt die Wortleitung 4 beispielsweise an sechzehn gleiche Speicherzellen 1. Die Speicherzellen werden in zwei Betriebsspannungszuständen betrieben. Im Ruhezustand werden die Speicherzellen mit geringerer Leistung und damit mit geringerer Betriebsspannung betrieben als im Arbeitszustand, in welchem Daten eingeschrieben oder ausgelesen werden. Aus diesem Grunde liegt der Knoten A der oberen Wortleitung 4 im Ruhezustand über einen Widerstand TA an einer Betriebsspannungsquelle 7, während sie im Arbeitszustand an den Pol 8 einer schaltbaren Spannungsquelle angelegt ist. Ruhespannung und Arbeitsspannung sind im betrachteten Beispiel beide positiv.
Die Betriebsspannung im Ruhezustand ist normalerweise fest eingestellt. Die für den Arbeitszustand maßgebliche Betriebsspannung am Pol 8 wird über die Emitter-Kollektorstrecke eines Transistors 9 zu- und abgeschaltet, indem der Basis dieses Transistors ein entsprechendes Treibersignal an der Klemme 10 zugeführt wird. In der betrachteten speziellen Anordnung beträgt die Spannung an der Klemme 7 +22 Volt, während am Kollektoranschluß 11 des Transistors 9 die im Arbeitszustand zuschaltbare Spannung von +3,7 Volt anliegt. Im Ruhezustand ist der Transistor 9 gesperrt, so daß die Wortleitung 4 lediglich über die Klemme 7 mit Betriebsspannung versorgt wird. Im Arbeitszustand, also bei erhöhter Leistung, wird der Transistor 9 in den leitenden Zustand geschaltet, so daß die Wortleitung 4 sowohl über die Spannung an der Klemme 7 als auch über die höhere Spannung an der Klemme 11 mit Betriebsspannung versorgt wird.
Die Speicherzellen sind außerdem an eine untere Wortleitung 12 angeschlossen, die mit den Emittern el und e3 der beiden Flipflop-Transistoren 2 und 3 verbunden ist Dabei liegt die untere Wortleitung 12 über einen Widerstand 13 an Masse. Auch die untere Wortleitung 12 ist im betrachteten Beispiel mit den entsprechenden Emittern von sechzehn Speicherzellen verbunden. Die jeweils zweiten Emitter e 1 und e 4 der Flipflop-Transistoren 2 und 3 verbinden die Speicherzelle mit Bitleitungen 14 und 15, die ihrerseits an einen Bitleitungsschalter 16 und über zugeordnete gleich große Widerstände 17 und 18 an den positiven Pol 19 einer Bezugsspannungsquelle angeschlossen sind. Im betrachteten Beispiel beträgt die Bezugsspannung + 1,1 Volt Wie dargestellt, ist auch hier eine Aufspaltung in sechzehn Bitleitungspaare 14 und 15 vorgesehen.
Bei den angegebenen Spannungsverhältnissen ist, wie bereits angegeben, die Speicherzelle für Ruhebetrieb und Arbeitsbetrieb geeignet. Zum Zwecke der Beschreibung des Betriebes im Ruhezustand sei angenommen, der Flipflop-Transistor 3 sei leitend und der Flipflop-Transistor 2 sei nichtleitend, was der Speicherung einer binären 1 entspreche. Der Transistor 9 ist im Ruhezustand gesperrt. Die Kollektoren der Flipflop-Transistoren 2 und 3 liegen an dem positiven Pol 7 der Betriebsspannungsquelle. Dabei stellt sich am Kollektor des Transistors 3 eine Spannung von 0,75 Volt und am Kollektor des Transistors 2 eine Spannung von 0,95 Volt ein. Durch die Kreuzkopplung liegen dieselben Spannungen an den zugeordneten Basen der Transistoren 2 und 3. Die Emitter e 1 und e4 der Transistoren 2 und 3 liegen über zugeordnete Widerstände 17 und 18 an 1,1 Volt. Bei leitendem Transistor 3 fließt der Strom über den Widerstand 13 durch die untere Wortleitung 12, so daß sich dort eine Spannung von 0,2 Volt einstellt und die Speicherzelle 1 unter geeigneten Betriebsbedingungen gehalten wird. Der Strom durch die Flipflop-Transistoren 2 und 3 jeder der an die Wortleitung angeschlossenen sechzehn Speicherzellen beträgt 146 Mikroampere.
Bei einer wortorganisierlen Leseoperation wird die Leistung der Speicherzelle dadurch erhöht, daß der Transistor 9 durch ein entsprechendes Signal an der Klemme 10 in den leitenden Zustand gebracht wird. Auf diese Weise wird die obere Wortleitung 4 mit dem an + 3,7VoIt liegenden Pol 11 verbunden, so daß die Spannung auf der oberen Wortleitung 4 auf 2,1 Volt angehoben wird. Dabei erhalten der Kollektor und die Basis des leitenden Transistors 3 Potentiale von 1,2 bzw. 1,7 Volt. Am Kollektor und der Basis des nichtleitenden Transistors 2 erhält man Potentiale von 1,7 bzw. 1,2VoIt. Der Stromfluß durch die leitenden Flipflop-
Transistoren der Speicherzellen (über die Wortleitung und die jeweiligen Emitter e2 oder e3) wird erhöht, so daß am die untere Wortleitung mit Masse verbindenden Widerstand 13 ein Spannungsabfall von 1,0 Volt auftritt. Während des Betriebes mit erhöhter Leistung, unter der ■·, Annahme, daß der Zugriff zu einer Speicherzeile erfolgen soll, führt die selektierte Wortleitung der sechzehn angeschlossenen Speicherzellen einen Strom von 10 mA, wobei der größte Teil des Stromes durch die fünfzehn unselektierten Speicherzellen und den ange- ι ο schlossenen Widerstand 13 fließt.
Die Bitleitungen 14 und 15 werden selektiv über einen verstärkenden Bitleitungsschalter 16 mit einem zugeordneten Paar von Schreib/Leseleitungen 21 und 22 verbunden, die über jeweils einen Abfühlwiderstand 23 ι <; bzw. 22 an Masse angeschlossen sind. Der Bitleitungsschalter besteht im wesentlichen aus zwei Transistoren 24 und 25. Die Kollektor-Emitterstrecke des Transistors
24 liegt in der Bitleitung 14 und ist über eine Leitung 26 zur Schreib/Leseleitung 21 weitergeführt. Entsprechend verbindet die Kollektor-Emitterstrecke des Transistors
25 die Bitleitung 15 über eine Leitung 27 mit der Schreib/Leseleitung 20. Der Bitleitungsschalter 16 enthält als Steuerglied zusätzlich einen Transistor 28, über den der Leitzustand der den Bitleitungsschalter 16 bildenden Kollektor-Emitterstrecken der Transistoren 24 und 25 gesteuert wird. Die Emitter-Kollektorstrecke des Transistors 28 verbindet den Anschluß 31Λ über die Serienschaltung zweier Widerstände 29 und 30 mit dem Anschluß 31. Über die Anschlüsse 31 und 31/4 erfolgt die jo erforderliche Decodierung. Die Basis des Transistors 28 ist mit dem gemeinsamen Verbindungspunkt der beiden Widerstände 29 und 30 verbunden. Der Transistor 28 steuert den Schaltzustand der den Bitleitungsschalter bildenden beiden Transistoren 24 und 25. Zu diesem j-, Zwecke sind die Basen dieser beiden Transistoren über gleich große Widerstände 32 und 33 mit dem Kollektor des Transistors 28 verbunden.
Beim beschriebenen Ausführungsbeispiel ist jeweils ein Bitleitungsschalter für eine Spalte einer 16 χ 16 Matrix von Speicherzellen 1 vorgesehen. Die Bitleitungen einer Spalte von sechzehn Zellen 1 sind an die gemeinsamen Anschlüsse 34 und 35 geführt, die am Eingang des Bitleitungsschalters 16 liegen. Es ist für jede der sechzehn Spalten der Matrix ein Bitleitungsschalter 16 vorgesehen.
Um den Steuertransistor 28 einzuschalten, sind an die Anschlüsse 31 und 31/4 gleichzeitig Decodiersignale anzulegen, die von einer geeigneten Decodiereinrichtung geliefert werden. Beispielsweise ist in Fig.4 ein Bitdecoder 43 dargestellt, mit Hilfe dessen die BitleiiuiigSSehälicf 16 in dcii BiiSpäiien einer 4x4 Matrix selektiert werden können. Eine derartige Matrix ist in Fig.2 dargestellt. Beim Decoder gemäß Fig.4 werden Invertern 44-und 45 logische Signale A und B zugeführt, so daß am Ausgang die logischen Signale A und B und die entsprechenden komplementären Signale zur Verfügung stehen. Durch Kombination dieser logischen Ausgangssignale lassen sich die in der Matrix gemäß F i g. 2 erforderlichen vier Bitleitungsschalter 16 selektieren. Ein ähnlicher Decoder 46 ist in Fig.3 dargestellt und bildet aus logischen Eingangssignaler C und D die zur Ansteuerung der Worttreiber 47 und der damit zu selektierenden Wortleitungen erforderlichen Ausgangssignale.
Bei der Leseoperation wird: die Information über konventionelle Leseschaltungen, wie beispielsweise einen Differential-Leseverstärker 39a, ausgelesen. Der Leseverstärker 39a ist mit den Schreib/Leseleitungen 21 und 20 über einen Leseleitungsschalter 39 verbunden. Dieser Leseleitungsschalter besteht aus den Kollektor-Emitterstrecken zweier Transistoren 37 und 38 und wird über ein Schreib/Lese-Steuerglied 48 gesteuert. Die Steuerung besteht darin, daß der Leseverstärker während einer Leseoperation über den Leseleitungsschalter 39 mit den Schreib/Leseleitungen 21 und 20 verbunden und während einer Schreiboperation davon getrennt wird.
Für eine Einschreiboperation ist ein Schreibtreiber 42 vorgesehen. Dieser besteht aus Transistoren 40 und 41, die über das Schreib/Lese-Steuerglied 48 und einen Datengenerator 54 gesteuert werden. Befindet sich beispielsweise der Transistor 40 im leitenden und Transistor 41 im gesperrten Zustand, so wird die Leseleitung 20 über den Abfühlwiderstand 22 angesteuert, während die Leseleitung 21 unbeeinflußt bleibt. Gleichzeitig sind die den Leseleitungsschalter 39 bildenden Transistoren 37 und 38 gesperrt, so daß der Leseverstärker 39/4 von den Schreib/Leseleitungen 20, 21 getrennt ist. Sobald die Speicherzelle über die Wortleitungen 4 und 12 mit erhöhter Leistung betrieben werden und gleichzeitig der Bitleitungsschalter 16 geschlossen wird, werden die Potentialzustände der Schreib/Leseleitungen 20 und 21 in die Flipflop-Transistoren 2 und 3 übertragen. Bei der beispielsweise betrachteten Schreiboperation wird der Emitter e4 in Sperrichtung und der Emitter e2 in Durchlaßrichtung gepolt, so daß der Transistor 2 in den leitenden Zustand umgeschaltet wird, was der Speicherung einer binären 1 in der Speicherzelle 1 entspricht. In entsprechender Weise kann selbstverständlich durch Ansteuerung der Schreib/Leseleitung 21 über den Schreibtreiber 42 der Transistor 3 in den leitenden Zustand geschaltet werden, was der Speicherung einer binären 0 entspricht
Es sei bemerkt, daß der Strom in beiden Wortleitungen 4 und 12 im Ruhebetrieb wie im Arbeitsbetrieb von links nach rechts fließt, um einen konstanten Spannungsabfall an jeder der damit gekoppelten Speicherzellen 1 sicherzustellen.
Während der Nenn-Ruheleistung fließen 146 Mikroampere vom Anschluß 7 (0,95 Volt) über die Zellen 1 und die Widerstände 13.
Während des Arbeitsbetriebs mit erhöhter Leistung ist Transistor 9 leitend, so daß das Potential auf der oberen Wortleitung 4 über das an Anschluß 11 liegende Potential von 3,7 Volt auf 2,1 Volt angehoben wird. Der größte Teil des Nennstromes von 10 mA fließt durch die 15 unselektierten Speicherzellen in den an die untere Wortleitung angeschlossenen Widerstand 13. Dabei fällt an diesen Widerstand eine Spannung von 1,1 VoH ab. Dort wo das Potential der selektierten Bitleitungspaare 14 und 15 von 1,15 auf etwa 0,4 Volt abgesenkt worden ist, bewirkt die erhöhte Spannung an der oberen Wortleitung 12, daß der Zellenstrom der selektierten Zelle in die Bitleitung 14 oder 15 mit abgesenktem Potential fließt und zwar in Abhängigkeit vom Leitzustand der Transistoren 2 und 3 über einen der beiden äußeren Emitter e 1 oder e 4.
Bei der Selektion einer Speicherzelle wird das normalerweise auf einem Potential von 1,15VoIt liegende zugeordnete Bitleitungspaar 14 und 15 über die in Sättigung leitenden Transistoren 24 und 25 des Bitleitungsschalters' 16 nut den Schreib/Leseleitungen 21 und 20 verbunden. Zu Beginn einer Leseoperation wird das Potential der Bitleitungen 14 und 15 über einen der Transistoren 24 und 25 des Bitleitungsschalters, eine
entsprechende Schreib/Leseleitung 21 oder 20 und einem entsprechenden Abfühlwidersland 23 oder 22 auf 0,4 Volt abgesenkt. Das Potential der Schreib/Leseleitungen 21 oder 20 fällt aufgrund des Vorhandenseins der Transistoren 37 und 38 im Leseleitungsschalter 39 nicht ί unter 0,25 Volt ab.
Zusätzlich zum Basisstrom und zum Strom durch den zugeordneten Widerstand 17 oder 18 fließt über den Emitter eines der beiden Transistoren 24 und 25 des Bitleitungsschalters 16 der Zellstrom der selektierten Speicherzelle. Die Differenz der Emitterströme der Transistoren 24 und 25 liefert das Eingangssignal für den Differential- Leseverstärker 39A
Nach jeder Lese/Schreiboperation werden die Transistoren 24 und 25 über einen Widerstand 49 π teilweise gesperrt. Dabei wird das Potential der Bitleitungen 14 und 15 über das an Anschluß 19 liegende Potential von 1,1 Volt und die Widerstände 17 und 18 auf ein Potential von 1,15 Volt gebracht.
Bei einer Schreiboperation wird das Potential einer der beiden Schreib/Leseleitungen schnell auf I1OVoIt erhöht. Beide Transistoren 37 und 38 des Leseleitungsschalters 39 sind gesperrt, da am Anschluß 50 des Schreib/Lese-Steuergliedes 48 kein Signal anliegt. Dadurch kann das Potential der anderen Schreib/Lese- 2·> leitungen 20 und 21 auf Masse abgesenkt werden, wenn ihren Abfühlwiderständen, entweder Widerstand 22 oder Widerstand 23, kein Strom zugeführt wird. Sobald die Decodiersignale an den Anschlüssen 31 und 31Λ anliegen, kann einer der Transistoren 24 und 25 des w Bitleitungsschalters 16 infolge des an seinem Emitter liegenden hohen Potentials nicht leitend werden. Aus diesem Grunde fließt der gesamte, durch die Widerstände 29 und 30 fließende Strom in die Basis des jeweils anderen Transistors 24 oder 25, so daß er in Sättigung leitend wird. Die leitende Bitleitung 14 oder 15, die über den zugeordneten Transistor des Bitleitungsschalters 16 und den Abfühlwiderstand mit Masse verbunden ist, wird schnell auf 0,4 Volt entladen. Da das Potential einer der beiden Bitleitungen 14 und 15 auf 1,15 Volt gehalten wird, und da die Potentiale auf der oberen und der unteren Wortieitung auf 2,2 bzw. 1,1 Volt angehoben werden, wird der Strom des leitenden Flipflop-Transistors in die Bitleitung 14 oder 15 geführt, deren Potential erniedrigt ist.
Das Lesen und Einschreiben von Daten in die Speicherzelle 1 wird über ein Schreib/Lese-Steuerglied 48 gesteuert. Dieses Steuerglied enthält eine Zusatzschaltung, die den Leseverstärker 39/4 während einer Schreiboperation abschaltet.
Bei einer Leseoperation liegt das Signal am Anschluß 50 des Steuergüedes 48 hoch, so daß ein Transistor 5! in Sättigung leitend wird und einen Transistor 52 gesperrt hält. Dadurch erreicht man zweierlei. Zunächst wird sichergestellt, daß beide Schreibtreibertransistoren 40 und 41 des Schreibtreibers 42 gesperrt sind, so daß die Schreib/Leseleitungen 20 und 21 nur Datensignale aus den zugeordneten Bitleitungen 15 und 14 führen können. Außerdem wird sichergestellt, daß der Transistor 53 im Leseleitungsschalter 39 gesperrt ist, und damit der Leseverstärker 39/4 angeschlossen ist.
Da gleichzeitig die Treibertransistoren 40 und 41 gesperrt sind, kann der Datengenerator 54 nicht wirksam werden.
Bei einer Schreiboperation wird der Transistor 51 des Schreib/Lese-Steuergliedes 48 durch ein geeignetes Eingangssignal an Anschluß 50 gesperrt und Transistor 52 leitend. Dadurch können beide Treibertransistoren 40 und 41 leitend werden. Der Datengenerator 54· bewirkt aber, daß lediglich einer der beiden Treibertransistoren 40 und 41 tatsächlich eingeschaltet wird. Liegt der Emitter des Transistors 55 des Datengenerators aufgrund einer binären 1 am Eingang 56 hoch, so ist der Transistor 57 leitend und der Treibertransistor 41 wird aufgrund seines niedrigen Basispotentials gesperrt gehalten. Das bedeutet zusätzlich, daß auch das Potential der Schreib/Leseleitung 21 auf dem unteren Wert gehalten wird.
Gleichzeitig ist der Transistor 60 leitend und hält Transistor 58 gesperrt. Dadurch wird das Basispotential des Treibertransistors 40 angehoben, so daß dieser leitend wird und der der binären 0 zugeordneten Schreib/Leseleitung 20 über den Abfühlwiderstand 22 ein hohes Potential zuführt. Als Ergebnis erhält man, daß der Transistor 25 des Bitleitungsschalters gesperrt wird, und daß über den Transistor 24 eine binäre 1 in die Speicherzelle eingeschrieben wird.
Liegt dagegen am Anschluß 56 ein einer binären 0 entsprechendes Signal, so ist Transistor 60 gesperrt und Transistor 58 leitend. Der dadurch leitende Treibertransistor 40 wird gesperrt und hält das Potential der Schreib/Leseleitung 20 auf dem unteren Wert. Gleichzeitig ist Transistor 57 gesperrt und damit der Treibertransistor 41 leitend. Als Ergebnis erhält man, daß der Transistor 24 des Bitleitungsschalters über die Schreib/Leseleitung 21 und den Abfühlwiderstand 23 gesperrt wird. Über den Transistor 25 des Bitleitungsschalters 16 wird damit eine binäre 0 in die Speicherzelle eingeschrieben. Es wird also jeweils lediglich eine der beiden Schreib/Leseleitungen 20 und 21 mit dem erforderlichen Treiberstrom versorgt. Während dieses gesamten Vorganges ist der Transistor 53 im Leseleitungsschalter 39 gesperrt, so daß der Leseverstärker 39Λ durch die ebenfalls gesperrten Transistoren 37 und 38 des Leseleitur.gsschaliers 39 von der, Schreib/Lese leitungen 20 und 21 entkoppelt ist.
Hierzu 2 Blatt Zeichnungen

Claims (11)

Patentansprüche:
1. Elektrischer Datenspeicher mit bistabilen Speicherzellen und einer Zugriffsschaltung, über die Daten eingeschrieben und ausgelesen werden, wobei r, eine an jede Speicherzelle geführte Steuerleitung mit einer Schreib/Leseleitung verbunden ist, an die außerdem eine Schreibtreiberschaltung und über einen durch ein Schreib/Lese-Steuerglied gesteuerten und nur während einer Leseoperation geschlos- ι ο senen Leseleitungsschalter ein Lesevei-stärker angeschlossen ist, dadurch gekennzeichnet, daß die Steuerleitung (14, 15) Ober einen von einer Selektionseinrichtung gesteuerten, während Schreib- und Leseoperationen geschlossenen Leitungsschalter (16) mit der Schreib/Leseleitung (20, 21) verbunden ist, wobei der gesteuerte Leitungssohalter (16) aus der Kollektor-Emitterstrecke eines Transistors (24, 25) besteht, die lediglich im selektierten Zustand der Speicherzelle leitend ist, und an dem Verbindungspunkt zwischen dem den Leitungsschalter (16) bildenden Transistor (24, 25) und der Schreib/Leseleitung (21, 22) ein den Lastwiderstand dieses Transistors bildender und gleichzeitig die Schreib/Leseleitung abschließender Widerstand (23,22) angeschlossen ist
2. Datenspeicher nach Anspruch 1, dadurch gekennzeichnet, daß das Steuerglied aus einem Transistor (28) besteht, dessen Kollektor-Emitterstrecke in Serie mit zwei Widerständen (29, 30) an zwei Anschlüsse des Decoders und dessen Basis an den gemeinsamen Verbindungspunkt der beiden Widerstände angeschlossen ist, und daß der Leitzustand des den Leitungsschalter (16) bildenden Transistors (24,25) über seine Basis vom Leitzustand J5 der Kollektor-Emitterstrecke des vom Decoder gesteuerten Transistors (28) gesteuert wird.
3. Datenspeicher nach den Ansprüchen 1 oder 2, dadurch gekennzeichnet, daß der Leseleitungsschalter aus der die Schreib/Leseleitung (2i, 22) mit dem Eingang des Leseverstärkers (39A) verbindenden Kollektor-Emitterstrecke eines Transistors (37, 38) besteht, dessen Leitzustand über ein an seine Basis angeschlossenes Steuerglied gesteuert wird.
4. Datenspeicher nach Anspruch 3, dadurch gekennzeichnet, daß der Leseleitungsschalter (39A) einen zusätzlichen Transistor (53) enthält, dessen Kollektor-Emitterstrecke in Serie mit einem Widerstandsnetzwerk an zwei Steueranschlüsse angeschlossen ist und der im leitenden Zustand den so Transistor (37,38) des Leseleitungsverstärkers (39A) sperrt und umgekehrt
5. Datenspeicher nach den Ansprüchen 1 bis 4, dadurch gekennzeichnet, daß die Schreibtreiberschaltung aus der an die Schreib/Leseleitung (21,22) angeschlossenen Kollektor-Emitterstrecke eines Treibertransistors (40,41) besteht, der in Abhängigkeit von einem Datengenerator (54) und einem Schreib/Lese-Steuerglied (48) gelieferten Signalen gesteuert wird.
6. Datenspeicher nach den Ansprüchen 4 und 5, dadurch gekennzeichnet, daß das Schreib/Lese-Steuerglied (48) gleichzeitig den zusätzlichen Transistor (53) des Leseleitungsschalters (39) steuert.
7. Datenspeicher nach den Ansprüchen 1 bis 6, dadurch gekennzeichnet, daß als Speicherzelle ein Doppelemitter-Transistor-Flipflop dient, über dessen erstes Emitterpaar (e 2, e3) ein gepulster Versorgungsspannungsbetrieb durchgeführt und über dessen zweites Emitterpaar (e 1, e 4) der Zugriff erfolgt
8. Datenspeicher nach den Ansprüchen 1 bis 6, dadurch gekennzeichnet, daß als Speicherzelle ein Transistor-Flipflop dient, an dessen Emitter die Steuerleitungen angeschlossen sind, über die der Zugriff erfolgt
9. Datenspeicher nach den Ansprüchen? und 8, dadurch gekennzeichnet, ciaß die Steuerleitungen die beiden Bitleitungen der Speicherzelle bilden.
10. Datenspeicher nach Anspruch 9, dadurch gekennzeichnet, daß der von der Selektionseinrichtung gesteuerte Leitungsschalter (16) entsprechend der zwei Bitleitungen doppelt ausgeführt ist, daß zwei zugeordnete Schreib/Leseleitungen (21, 22) und ein entsprechender Schreibtreiber vorgesehen sind, daß auch der Leseleitungsschalter (39) doppelt ausgeführt ist und daß ein Differentiai-Leseverstärker [39A) vorgesehen ist
11. Datenspeicher nach Anspruch 10, dadurch gekennzeichnet, daß bei einer Schreiboperation in Abhängigkeit von der vom Datengenerator gelieferten Binärinformation nur einer der beiden Transistoren (24, 25) des Bitleitungsschalters (16) in den leitenden Zustand umschaltbar ist
DE2246756A 1971-11-11 1972-09-23 Elektronischer Datenspeicher Expired DE2246756C3 (de)

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DE2246756B2 DE2246756B2 (de) 1981-07-16
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JP (1) JPS5321623B2 (de)
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