DE2002708C3 - Speicheranordnung mit bistabilen Kippschaltungen - Google Patents
Speicheranordnung mit bistabilen KippschaltungenInfo
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Description
Die Erfindung betrifft eine Speicheranordnung nach dem Oberbegriff des Anspruchs 1.
Bistabile Kippschaltungen mit Multi-Emittertransistoren
sind z. B. durch die englische Patentschrift 519 bekannt.
Bei dieser Art von Kippschaltungen werden meistens die einen Emitter der beiden Transistoren miteinander
verbunden und die anderen Emitter mit den Bitleitungen des Speichers verbunden, um die Speicherzelle
über diese Emitter beim Lesen und Schreiben steuern zu können.
Die Bitleitungen sind bei diesen bekannten Ausführungen mit Bittreibern, Bitleseverstärkern und
Decodern verbunden. Es ist ebenfalls bekannt, kombinierte Bit-Lese/Scheibverstärker zu verwenden.
Um den Lesevorgang zu beschleunigen, werden derartig aufgebaute Zellen durch weitere, mit den Wortleitungen
und/oder den Bitleitungen verbundene Nachladeschaltungen nachgeladen. Bedingt durch die
getrennten Schaltungen zum Nachladen, zum Lesen und/oder Schreiben ergibt sich ein relativ hoher Aufwand
an Schaltungsmitteln, der insbesondere bei der Realisierung in monolithischer Technik sehr störend
ist, da durch die verschiedenen Schaltkreise kein platzsparender topologischer Entwurf möglich ist.
Auch ist es aus der Zeitschrift Transactions of the IRE von 1957, insbesondere Seiten 236 bis 240, bekannt,
bistabile Kippschaltungen aus zwei emittergekoppelten Transistoren gleichen Leitfähigkeittyps
aufzubauen und das Zurückstellen der Kippstufe in eine andere Kipplage durch zusätzliche Transistoren
des gleichen Leitungstyps zu bewerkstelligen. Der Rückstelltransistor übernimmt beim Leitendwerden
den gesamten Emitterstrom des jeweiligen Kippstufentransistors, so daß der Kippstufentransistor in den
gesperrten Zustand übergeht und damit den zweiten Kippstufentransistor in den leitenden Zustand steuert.
Die Rückstelltransistoren sind dabei mit den Kippstufentransistoren emittergekoppelt, und der Gesamtemitterstrom
wird konstant gehalten.
Obwohl diese Literaturstelle das allgemeine Prinzip des Stromübernahmeschalters zweier emitterseitig
verbundener Transistoren zeigt, hat diese Speicherzelle auch den Nachteil, daß zum Nachladen, Schreiben
und zum Lesen getrennte Schaltkreise vorhanden sind.
Auch asymmetrische bistabile Kippstufen, die zwei emittergekoppelte Transistoren gleichen Leitungstyps
aufweisen, sind z. B. aus der Deutschen Auslegeschrift 1271178 bekanntgeworden. Bei dieser Kippschaltung
weist der erste Transistor an seinem Kollektor einen Belastungswiderstand auf und er ist mit der Basis
des zweite-i Transistors verbunden. Zum Rückstellen dieser asymmetrischen Kippstufe ist ein dritter
Transistor gleichen Leitungstyps mit seinem Emitter unmittelbar an die direkt miteinander verbundenen
Emitter der beiden erstgenannten Transistoren angeschlossen und über eine Basis an die Rückstellsignalquelle.
Obwohl hier mit dem dritten Transistor sowohl die Abfühlleitung als auch die Rückstelleitung verbunden
ist, weist auch diese Speicherzelle den Nachteil auf, daß außer dem dritten Transistor noch weitere
Schaltkreise zum Betreiben erforderlich sind.
Aus der US-PS 3 436738 ist ein Speicher mit bipolaren
Transistoren bekanntgeworden, dessen Speicherzellen aus Mehrfach-Emittertransistoren besteht.
Dabei sind jeweils die Kollektoren der Speicherzellentransistoren verbunden mit den Basiselektroden, und
die einen Emitter sind jeweils an eine Null- bzw. L-Bitleitung der Matrix angeschlossen, während die anderen,
nämlich zweiten, dritten oder auch vierten Emitter zusammengefaßt an eine Koordinatenleitung
der Matrix angeschlossen sind. Diese Speicherzelle hat den Nachteil, daß die Anordnung von mindestens drei
oder vier Emittern pro Transistor im Lay-out viel Platz benötigt und außerdem die Stabilität der Speicherzelle
beeinträchtigt. Außerdem sind zum Schreiben und zum Lesen sowie zum Nachladen getrennte Schaltkreise
vorhanden.
Weiterhin ist aus der US-Patentschrift 3 487 376 ein Matrixspeicher mit Mehrfach-Emittertransistoren
bekanntgeworden, der einen kombinierten Lese-/ Nachladeverstärker aufweist. Jedoch sind auch hier
die Treiberschaltungen wesentlich zu aufwendig und
durch die Mehrfach-Emittertechnik der Speicherzellentransistoren
auch erforderlich. Trotzdem ist eine solche Speichermatrix äußerst bistabil. Aus »Electronics
Engineering«, Okt. 1967, Seiten 604 bis 608, ist ein integrierter Matrixspeicher mit bipolaren Transistoren
bekanntgeworden, der aus kreingekoppelten Dreifach-Emittertransistoren aufgebaut ist. Dieser
Speicher besitzt auch einen sehr aufwendigen Schreibverstärker und einen aufwendigen Leseverstärker.
Die Nachladung zum Zwecke der Stabilisierung der Zelle und zur Erhöhung der Schallgeschwindigkeit
ist nicht gelöst. Diese Speicherzelle und ein so aufgebauter Matrixspeicher ist damit langsam und
auch noch störanfällig.
Der Erfindung liegt deshalb die Aufgabe zugrunde, eine Speicheranordnung mit symmetrischen Kippschaltungen
zu schaffen, die mit einem Minimum an Schalt- und Treibertransistoren betrieben werden
kann und sich somit ganz besonders zur Ausführung ir> monolithischer Technik eignet, ohne daß die
Schaltgeschwindigkeit herabgesetzt wird bzw. eine solche aufgebaute integrierte Speicheranordnung
störanfällig wird. Die erfindungsgemäße Lösung der Aufgabe besteht im Kennzeichen des Patentanspruchs
1.
Weitere Ausgestaltungen des Erfindungsgegenstands ergeben sich aus den Kennzeichen der Patentansprüche
2 bis 5.
Der Vorteil der erfindungsgemäßen Schaltungsanordnung ergibt sich vor allem daraus, daß ein mit einer
Bitleitung verbundener Transistor sowohl als Leseverstärker, als Schreibverstärker und als Nachladeverstärker
dient, wodurch die Einsparung an Schaltelementen bei Matrixspeichern mit bistabilen Kippschaltungen
erzielt wird. Außerdem ist es sehr vorteilhaft, daß die zusätzlichen Transistoren mit den
Kippschaltungstransistoren ermittergekoppelt sind und daß alle Transistoren gleichen Leitfähigkeitstyps
sind, da dadurch der topologische Entwurf besonders in monolithischer Technik sehr einfach wird.
Die Erfindung wird nun an Hand von in den Zeichnungen dargestellten Ausführungsbeispielen näher
beschrieben. Es zeigt
Fig. 1 eine Schaltung einer erfindungsgemäßen Speicheranordnung,
Fig. 2 das Impulsschema für die in Fig. 1 angegebene Schaltungsanordnung und
Fig. 3 die Anwendung der erfindungsgemäßen Schaltungsanordnung in einem zweidimensionalen
Matrixspeichel.
Die Speicherzelle nach Fig. 1, an Hand deren die Erfindung erklärt wird, besteht aus zwei kreuzgekoppelten
bipolaren Doppelemittertransistoren Tl und 74. Jeder der genannten Doppelemittertransistoren
Tl und 74 besitzt einen Lastwiderstand Z. Die Lastwiderstände
Z sind zusammen über einen Widerstand Rl und einen Schalttransistor 7"5' einer Spannungsquelle verbunden. Die in der Fig. 1 inneren Emitter
der beiden kreuzgekoppelten bipolaren Transistoren Tl und T4 sind über einen gemeinsamen Widerstand
Rl mit Masse verbunden. Jeweils am in der Fig. 1 äußeren Emitter eines bipolaren Transistors Tl oder
T4 der Speicherzelle ist ein weiterer Transistor T2 oder T3 mit seinem Emitter angeschlossen. Mit der
jeweils die entsprechenden Emitter der Speicherzellentransistoren und weiteren genannten Transistoren
Tl und T4 verbindenden Leitung ist außerdem eine Stromquelle /1 bzw. /2 verbunden, deren anderes
Ende an Masse liegt. Die beiden Transistoren Tl bzw. 73, die mit ihrem Emitter jeweils mit dem äußeren
Emitter eines der beiden kreuzgekoppelten bipolaren Transistoren 71 oder T4 der Speicherzelle verbunden
sind, dienen sowohl zum Schreiben, Lesen als auch zum Nachladen, das nachfolgend in Verbindung mit
Fig. 2 erklärt wird.
Bevor die Wirkungsweise der Schaltung nach F i g. 1 in Verbindung mit dem Impulsdiagramm nach Fig. 2
erklärt wird, soll zunächst zum besseren Verständnis kurz die Bezeichnung des Impulsdiagramms nach
Fig. 2 erklärt werden. Auf den Zeilen des Diagramms ist der Verlauf von Strömen und Spannungen dargestellt,
wie er beim Betrieb der Schaltung nach Fig. 1 an den einzelnen Punkten dieser Schaltung auftritt.
Die Bezeichnung der einzelnen Teile im Diagramm nach Fig. 2 stimmt mit den Bezeichnungen der jeweils
interessierenden Punkte innerhalb der Schaltung nach Fig. 1 überein, um die Zugehörigkeit der Kurven zu
diesen Punkten zu dokumentieren. In der waagerechten Achse des Diagramms nach Fig. 2 ist der zeitliche
Verlauf der einzelnen Operationen aufgezeigt, und zwar bedeuten:
Spalte 1 die an den bezeichneten Punkten in Fig. 1 auftretenden Spannungen und Ströme
beim Lesen einer 1;
Spalte 2 Nachladen einer Bitleitung (durch Stromsenke oder Stromquelle /1 oder /2);
Spalte 3 Einschreiben einer 0; Spalte 4 Nachladen einer Bitleitung (durch den
Transistor T2 oder T3) und Spalte 5 Lesen einer 0.
Es sei nun angenommen, daß der rechte bipolare Transistor Tl der Speicherzelle im Auszustand ist und
der linke bipolare Transistor T4 der Speicherzelle im Ein-Zustand. Im folgenden wird nun angenommen,
daß aus der Speicherzelle eine 1 ausgelesen werden soll. Dabei wird nach Spalte 1 in Fig. 2 die Spannung
an den Punkten KwI und VwI sowie VBl geringfügig
durch die Zelle angehoben, währenddem die Spannung an den Punkten V111, V1n und VR1 konstant
bleibt. Durch das Anheben des Potentials V111 durch
die Zelle tritt am Kollektor des Transistors T2 ein Absinken des Stromes /„, ein, während der Strom I112
am Kollektor des Transistors T3 konstant bleibt. Die Stromänderung bzw. das entstehende Signal bei /βι
wird daraufhin auf einen nichtdargestellten nachgeschalteten Leseverstärker gegeben, der das Signal als
binäre 1 erkennt und verstärkt. Wie deutlich aus Spalte 1 der Fig. 2 zu sehen ist, gehen die angehobenen
bzw. gesenkten Ströme oder Spannungen am Ende des Lesezyklus für eine binäre Eins sofort wieder
in ihren Ausgangszustand. Eine Ausnahme geschieht lediglich auf der Bitleitung beim Punkt V1n. Ein
Nachladen über den Transistor T2 ist nicht erforderlich, da die Spalte 2 in Fig. 2 zeigt, daß das Nachladen
über die Stromsenke geschieht, da nach einem Lesevorgang das Bit-Leitungspotential nur unwesentlich
erhöht wird.
Die Spalte 3 in Fig. 2 zeigt das Einschreiben einer binären Null in die Speicherzelle nach Fig. 1. Bei diesem
Schreibzyklus wird das Potential an den Punkten Vwx und Vwl angehoben, an den Punkten VR2 und
damit V01 abgesenkt und an den Punkten V„, und
V1n unverändert gehalten, wodurch der Strom beim
Pt-nkt I111 abgesenkt wird und der Strom von T4 geliefert
wird, wodurch die Speicherzelle in den entgegengesetzten Zustand gezogen wird. Damit ist in dieser
Speicherzelle eine binäre Null gespeichert bzw. eingeschrieben.
Nach diesem Schreibzyklus muß ein Nachladen der Bitleitung über den Transistor 73 erfolgen, das die
in Spalte 4 der Fig. 2 gezeigten Ströme bzw. Spannungen an den entsprechenden Punkten in der Schaltung
nach Fig. 1 hervorruft.
In Spalte 5 ist das Lesen einer binären Null dargestellt, das im wesentlichen wie das Lesen einer Eins
geschieht, nämlich durch Anheben der Potentiale an den Punkten VWI und VW1. Im Gegensatz zum Lesen
einer Eins wird hier jedoch ein Spannungssprung am Punkt Vg2 und nicht am Punkt VRl auftreten. Die Referenzspannungen
νκι und VR2 an den Basisanschlüssen
der beiden Transistoren 72 und 73 werden unverändert und konstant gehalten. Dadurch, daß jetzt
der Transistor 74 der Speicherzelle im Aus-Zustand ist und das Potential am Punkt V112 angehoben wird,
tritt am Kollektor des Transistors 73 ein Absenken des Stromes ein, was in Fig. 2 auf der untersten Zeile
I82 in Spalte S dargestellt ist. Dieses Signal wird wie
beim Lesen einer binären Eins einem nachgeschalteten nichtdargestellten Leseverstärker zugeführt, der
dieses Signal als binäre Null erkennt und verstärkt. Ein Nachladen über den Transistor 72 ist auch nach
dem Auslesen einer binären Null nicht erforderlich, da das Nachladen durch die Stromsenke erfolgt.
Wie gezeigt wurde, ermöglicht diese Schaltung die Anwendung des Stromschalterprinzips auch für Zellen,
die praktisch unbegrenzt Strom liefern können (z. B. die Dumbell-Zelle). Außerdem wird die Verlustleistung
eines nach dem vorher beschriebenen Prinzip betriebenen Speichers mit bipolaren Speicherzellen
im Vergleich zu den bisher bekannten verringert.
An Hand von Fig. 3 wird nun gezeigt, wie die Schaltungsanordnung für die Ansteuerung einer Speicherzeile
nach Fig. 1 in einer zweidimensionalen Speichermatrix angewendet werden kann und welche
Vorteile sich durch diese Anwendung ergeben. Es wird angenommen, daß auf der zweidimensionalen
SpeicherctKrne 10256Speicherzeiien SPin ioSpaiten
und 16 Zeilen angeordnet sind. Zur Dekodierung der Adressen und zur Ansteuerung der Speicherebene 10
sind die Phasenteiler 11 und 13 mit je 4 Eingängen und 8 Ausgängen vorhanden, von denen der eine mit
dem Wortdekoder 12 und der andere mit dem Bitdekoder 14 verbunden ist. Lm einerseits die für die Wirkungsweise
erforderlichen Verbindungen zeigen zu können und andererseits das Schaltbild nicht unübersichtlich
werden zu lassen, wurde in der Speicherebene 10 nur eine Speicherzelle 5Pl ausgezeichnet. Die
Verbindungen der anderen nichtdargestellten Speicherzellen SP sind symbolisch durch die schematisch
in der Speicherebene 10 dargestellten Kontaktleisten 15 gezeigt. Wie in Fig. 1, so sind auch hier die beiden
inneren Emitter der Speicherzellentransistoren über die Widerstandsdioden-Kombination 17, 18 mit
Masse verbunden. Zu diesem Zweck weden die einen miteinander verbundenen Emitter einer Speicherzelle
SP über die entsprechende Kontaktleiste 15 auf eine gemeinsame Sammelzeilenleitung 16 gegeben, die
über einen Widerstand 17, dem zwei reihengeschaltete Dioden 18 parallel geschaltet sind, an Masse liegt.
Die Nachlade-, Schreib-, Lese-Transistoren sind genauso wie in Fi g. 1 mit 72 und 73 bezeichnet. Ihre
Kollektoren sind über die Sammelschienen 19 wieder mit einem nichtdargestellten Leseverstärker verbunden.
Die Emitter der beiden Transistoren 72 und T. sind jeweils mit dem entsprechenden äußeren Emitte
der Speicherzellentransistoren 71 und 74 verbundei und weiter mit dem Kollektor der Transistoren 7f
"> und 76, deren Emitter jeweils über eine Siimmellei
tung mit Masse verbunden sind. Zwischen den beider Transistoren 75 und 76 ist ein weiterer Transistoi
77 angeordnet, dessen Basis einmal mit seinem KoI lektor verbunden ist und zum anderen mit den Baser
der beiden genannten Transistoren 7'5 und 76. Arr Kollektor des Transistors 77 ist der Bitdekoder \&
angeschlossen, der seinerseits eingangsseitig mit derr Phasenteiler 13 verbunden ist, an dessen Eingang die
vierstellige Bitadresse liegt. Die Transistoren 75, Tt
i"> und 77 sind gemäß der Darstellung in Fig. 1 ah
Stromsenke anzusehen, die einmal zur Adressierung der Speicherzellen dienen und zum anderen zurr
Nachladen nach einem Lesezyklus benutzt werden, di sich hier das Bit-Leitungspotential nur unwesentlich
-" erhöht und somit sich ein gesonderter Nachladezyklus
über die Transistoren 72 und 73 erübrigt. Diesel Vorgang wird noch näher bei der Beschreibung des
Nachladezyklus beschrieben. Um die beiden Transistoren 72 und 73, die sowohl zum Schreiben, Leser
-'"' als auch zum Nachladen dienen, ansteuern zu können ist deren Basis über zwei in Reihe geschaltete Dioder
und einen Widerstand 22 mit Masse verbunden. Zwischen den beiden Dioden 20 und 21 sind die beider
Transistoren 78 und 79 angeschlossen, deren Emitter '· mit Maw verbunden ist und an deren Basen da?
Lese Schreib-Signal für die binäre Null bzw. für die binäre Eins liegt. Der untere Potentialzustand sowohl
des Eins- als auch des Null-Signals dient zum Steuern des Lesezyklus, und der obere Potentiaizustand der
■ genannten Signale dient zur Steuerung des Schreihz\-
klus.
Wie schon erwähnt, wird bei bekannten Speichern ein wesentlicher Teil der Zugriffszeit und der Zykluszeit
durch das Auf- und Entladen der schädlichen Bit-
■- leitungskapazitäten und durch die erste Stufe des Leseverstärkers
bestimmt. Diese Verzögerungen werden im vorliegenden im wesentlichen dadurch verringert,
daß die Bitleitungen durch die besonderen Nachladeschaltkreise auf das Lesepotential gebracht werden
-" und dadurch, daß diese Spannung während des Lesezyklus
möglichst konstant gehalten wird. Um dies zu erreichen, wird mit Hilfe der Referenzspannung VRU
bzw·. VRl an den Basen der Transistoren 72 und 73 die Bitleitung auf Lesespannung gehalten. Die Transi-
'·■ stören 72 und 73 führen dabei den gleichen Strom
/, wie die Senken /, und /: in Fig. 1. In Fig. 3 sind
die Transistoren 72. 73. 75. 76 und 77 so oft vorhanden, wie Bit-Leitungspaare auszuwählen sind. Die
Referenzspannungen VR(J, ΚΛ1 und Kfiv, die Schreibtreiber
und die nichtdargestellten Leseverstärker werden pro Speicherebene hingegen nur einmal benötigt.
Wie bereits erwähnt, werden die in Fig. 1 dargestellten Stromquellen oder -senken Z1 bzw. I2 in Fig. 2
durch die Transistoren 75, 76, 77 und die Widerte stände i?3, die mit Masse verbunden sind, gebildet.
Gesteuert durch den Dekoder 14 wird über den Transistor 77 und den zugehörigen Widerstand A3 ein Potential
definiert, das den Emitterstrom der Transistoren 75 und Γ6 bestimmt (75, 76 und 77 führen den
gleichen Strom). Die Kollektorspannung der Transistoren
75 und 76 wird durch die Referenzspannung VRO und V1n an der jeweiligen Basis der Transistoren
T2 und T3 bestimmt. Diese werden so gewählt, daß
die Bit-Leitungen auf ein Potential aufgeladen werden, das ein klein wenig unterhalb des Potentials liegt,
das die inneren Emitter der Speicherzellentransistoren während der Adressierung erreichen. Um die
Wirkungsweise der Schaltung nach Fig. 3 näher zu erläutern, wird im nachfolgenden der Lese-, Schreibund
Nachladezyklus beschrieben.
Der Lesezyklus:
Es wird angenommen, daß an den Engpässen des Dekoders 14 die Adressen anliegen und somit in den
adressierten Transistor Tl Strom eingeprägt wird. Die mit dem adressierten Transistor 77 verbundenen
Transistoren TS und T6führen jetzt den gewünschten
Lesestrom. Der Kollektorstrom der beiden Transistoren 7*2 und 73 ist gleich, und die Bitleitungen sind
in diesem Beispiel auf 1,2 Volt aufgeladen. In der Zwischenzeit wurde durch die an den Eingängen des
Phasenteilers 11 anliegende Adresse über den Wortdekoder 12 eine Wortleitung innerhalb der Speicherebene
10 ausgewählt, und die Spannungen an den ersten Emittern der Transistoren 71 und 74 der zu
dieser Wortleitung gehörenden Speicherzellen SP steigen an. Sobald 1,2 Volt erreicht werden, liefert
die im Ein-Zustand befindliche Seite einer Speicherzelle SP Strom in die entsprechende Bitleitung, und
der Strom in dem Transistor Tl oder 73 nimmt entsprechend ab. Hingegen bleibt der Strom der Transistoren
7"5 und T6 konstant. Bei entsprechender Dimensionierung der Bitleitungs-Widerstände bewirkt
der Strom von einer Zelle SP, daß der Kollektorstrom des Transistors 72 oder Γ6 zu Null gebracht wird.
Danach wird die Spannung der einen Bitleitung steigen, und zwar auf 1,4 Volt, da dann die Dioden 18
den Spannungsanstieg an den inneren Emittern der Transistoren 71 und 74 einer Speicherzelle SP be-
grunzen.
Der Schreibzyklus:
Der Schreibzyklus verläuft analog dem Lesezyklus, ■■>
nur wird hier abhängig davon, ob eine Eins oder eine Null geschrieben werden soll, entweder der Transistor
T8 oder der Transistor 79 gesättigt. Die Transistoren Tl bzw. 73 werden ausgeschaltet, wodurch der Strom
nur noch von der Speicherzelle SP selbst geliefert ι» werden kann. Die Kollektorspannung der Transistoren
TS bzw. T6 sinkt dann so weit ab, daß die Speicherzelle
schaltet, d. h. daß die Information eingeschrieben wird.
,5 Nachlade-Zykius:
Nach einem erfolgten Schreibzyklus werden die Bitleitungen mit Hilfe der Transistoren Tl und 73,
die praktisch als Emitterfolger geschaltet sind und damit sehr schnell arbeiten, nachgeladen.
Nach einem Lesevorgang hingegen ist ein Nachlade-Zyklus
nicht erforderlich, da sich das Bitleitungs-Potential
nur unwesentlich erhöht. Das Einschalten der Transistoren TS bzw. 76 im nachfolgenden
Lesezyklus erfolgt schneller als das Adressieren des neuen Wortes. Während dieser Zeit wird die geringfügige
Überladung der Bitleitung über die Stromsenken /, bzw. I2 (Fig. 1) entladen.
Wie sich aus Fig. 3 und der obigen Beschreibung ergibt, wurde durch die Anwendung des Strom-Schalter-Prinzips
neben den schon beschriebenen Vorteilen auch der Dekoderaufwand erheblich verringert. Außerdem
äußern sich die Toleranzen sowohl in den Widerständen als auch in den Versorgungsspannungen
praktisch nur in einem größeren oder kleineren Über-
r> schuß »Strom« in den Dioden 18, der die Wirkungsweise nicht nachteilig beeinflußt.
Hierzu 2 Blatt Zeichnungen
Claims (5)
1. Speicheranordnung in integrierter Matrixform mit Speicherzellen aus symmetrisch aufgebauten
bistabilen Kippschaltungen, die aus zwei kreuzgekoppelten Doppel-Emittertransistoren
gleichen Leitfähigkeitstyps bestehen, bei dem jeweils
die Kollektoren der Transistoren mit den Basiselektroden sowie über Lastwiderstände mit
einer Wortleitung der Matrix verbunden sind und die einen Emitter zusammengefaßt an eine Zeilenleitung
angeschlossen sind und der andere Emitter jeweils an eine Null- bzw. L-Bitleitung,
wobei ein Lese-ZNachladeverstärker auch als
Schreibtreiber dient, dadurch gekennzeichnet, daß die innerhalb einer Matrix geführten Bitleitungspaare
pro Bitleitung mit dem Emitter eines als Lese- und Nachladeverstärker dienenden
Transistors (Tl, 73) verbunden sind, an dessen Steuerelektrode eine Referenzspannung anliegt,
die das Bitleitungspotential festlegt, und daß zur Änderung des Bitpotentials die Referenzspannung
auf einen anderen Pegel umschaltbar ist, so daß mit diesem Transistor auch das Einschreiben
erfolgen kann.
2. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Potentialpegeländerung
auf der Bitleitung beim Einschreiben durch Stromfluß über eine Stromsenke erfolgt.
3. Speicheranordnung nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß die Referenzspannung
an der Steuerelektrode der entsprechenden Transistoren beim Schreiben so festgelegt
ist, daß das Potential auf der Bitleitung festgehalten wird, um ein Einschreiben in die halb ausgewählten
Zellen zu verhindern.
4. Speicheranordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Speicherzellentransistoren
und die Transistoren, die sowohl zum Lesen, Schreiben als auch zum Nachladen dienen,
als bipolare Transistoren ausgeführt sind.
5. Speicheranordnung nach den Ansprüchen 1 bis 4, dadurch gekennzeichnet, daß die ersten
Emitter der Doppel-Emittertransistoren mit einer Sammel-Zeilenleitung (16) innerhalb der Matrix
(117, 18) mit Masse verbunden ist.
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|---|---|---|---|
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| DE2002708C3 true DE2002708C3 (de) | 1978-09-28 |
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Family Applications (1)
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