DE2002708B2 - Speicheranordnung mit bistabilen kippschaltungen - Google Patents

Description

Die Erfindung betrifft eine Speicheranordnung nach dem Oberbegriff des Anspruchs 1.

Bistabile Kippschaltungen mit Multi-Emittertransistorcn sind z. B. durch die englische Patentschrift 1082519 bekannt.

Bei dieser Art von Kippschaltungen werden meistens die einen Emitter der beiden Transistoren miteinander verbunden und die anderen Emitter mit den Bitleitungen des Speichers verbunden, um die Speicherzelle über diese Emitter beim Lesen und Schreiben steuern zu können.

Die Bitleitungen sind bei diesen bekannten Ausführungen mit Bittreibern, Bitleseverstärkern und Decodern verbunden. Es ist ebenfalls bekannt, kombinierte Bit-Lese/Scheibverstärker zu verwenden. Um den Lesevorgang zu beschleunigen, werden der-

artig aufgebaute Zellen durch weitere, mit den Woitleitungen und/oder den Bitleitungen verbundene Nachladeschaltungen nachgeladen. Bedingt durch die getrennten Schaltungen zum Nachladen, zum Lesen und/oder Schreiben ergibt sich ein relativ hoher Aufwand an Schaltungsmitteln, der insbesondere bei der Realisierung in monolithischer Technik sehr störend ist, da durch die verschiedenen Schaltkreise kein platzsparender topologischer Entwurf möglich ist.

Auch ist es aus der Zeitschrift Transactions of the IRE von 1957, insbesondere Seiten 236 bis 240, bekannt, bistabile Kippschaltungen aus zwei emittergekoppelten Transistoren gleichen Leitfähigkeittyps aufzubauen und das Zurückstellen der Kippstufe in eine andere Kipplage durch zusätzliche Transistoren des gleichen Leitungstyps zu bewerkstelligen. Der Rückstelltransistor übernimmt beim Leitendwerden den gesamten Emitterstrom des jeweiligen Kippstufentransistors, so daß der Kippstufentransistor in den gesperrten Zustand übergeht und damit den zweiten Kippstufentransistor in den leitenden Zustand steuert. Die Rückstelltransistoren sind dabei mit den Kippstufentransistoren emittergekoppelt, und der Gesamtemitterstrom wird konstant gehalten.

Obwohl diese Literaturstelle das allgemeine Prinzip des Stromübernahmeschalters zweier emitterseitig verbundener Transistoren zeigt, hat diese Speicherzelle auch den Nachteil, daß zum Nachladen, Schreiben und zum Lesen getrennte Schaltkreise vorhanden sind.

Auch asymmetrische bistabile Kippstufen, die zwei emittergekoppelte Transistoren gleichen Leitungstyps aufweisen, sind z. B. aus der Deutschen Auslegeschrift 1271178 bekanntgeworden. Bei dieser Kippschaltung weist der erste Transistor an seinem Kollektor einen Belastungswiderstand auf und er ist mit der Basis des zweiten Transistors verbunden. Zum Rückstellen dieser asymmetrischen Kippstufe ist ein dritter Transistor gleichen Leitungstyps mit seinem Emitter unmittelbar an die direkt miteinander verbundenen Emitter der beiden erstgenannten Transistoren angeschlossen und über eine Basis an die Rückstellsignalquelle. Obwohl hier mit dem dritten Transistor sowohl die Abfühlleitung als auch die Rückstelleitung verbunden ist, weist auch diese Speicherzelle den Nachteil auf, daß außerdem dritten Transistor noch weitere Schaltkreise zum Betreiben erforderlich sind.

Aus der US-PS 3436738 ist ein Speicher mit bipolaren Transistoren bekanntgeworden, dessen Speicherzellen aus Mehrfach-Emittertransistoren besteht. Dabei sind jeweils die Kollektoren der Speicherzellentransistoren verbunden mit den Basiselektroden, und die einen Emitter sind jeweils an eine Null- bzw. L-Bitleitung der Matrix angeschlossen, während die anderen, nämlich zweiten, dritten oder auch vierten Emitter zusammengefaßt an eine Koordinatenleitung der Matrix angeschlossen sind. Diese Speicherzelle hat den Nachteil, daß die Anordnung von mindestens drei oder vier Emittern pro Transistor im Lay-out viel Platz benötigt und außerdem die Stabilität der Speicherzelle beeinträchtigt. Außerdem sind zum Schreiben und zum Lesen sowie zum Nachladen getrennte Schaltkreise vorhanden.

Weiterhin ist aus der US-Patentschrift 3 487 376 ein Matrixspeicher mit Mehrfach-Emittertransistoren bekanntgeworden, der einen kombinierten Lese-/ Nachladeverstärker aufweist. Jedoch sind auch hier die Treiberschaltungen wesentlich zu aufwendig und

durch die Mehrfach-Emittertechnik der Speicherzellentransistoren auch erforderlich. Trotzdem ist eine solche Speichermatrix äußerst bistabil. Aus »Electronics Engineering«, Okt. 1967, Seiten 604 bis 608, ist ein integrierter Matrixspeicher mit bipolaren Transistoren bekanntgeworden, der aus kreuzgekoppelten Dreifach-Emittertransistoren aufgebaut ist. Dieser Speicher besitzt auch einen sehr aufwendigen Schreibverstärker und einen aufwendigen Leseverstärker. Die Nachladung zum Zwecke der Stabilisierung der Zelle und zur Erhöhung der Schaltgeschwindigkeit ist nicht gelöst. Diese Speicherzelle und ein so aufgebauter Matrixspeicher ist damit langsam und auch noch störanfällig.

Der Erfindung liegt deshalb die Aufgabe zugrunde, eine Speicheranordnung mit symmetrischen Kippschaltungen zu schaffen, die mit einem Minimum an Schalt- und Treibertransistoren betrieben werden kann und sich somit ganz besonders zur Ausführung in monolithischer Technik eignet, ohne daß die Schaltgeschwindigkeit herabgesetzt wird bzw. eine solche aufgebaute integrierte Speicheranordnung störanfällig wird. Die erfindungsgemäße Lösung der Aufgabe besteht im Kennzeichen des Patentanspruchs 1.

Weitere Ausgestaltungen des Erfindungsgegenstands ergeben sich aus den Kennzeichen der Patentansprüche 2 bis 5.

Der Vorteil der erfindungsgemäßen Schaltungsanordnung ergibt sich vor allem daraus, daß ein mit einer Bitleitung verbundener Transistor sowohl als Leseverstärker, als Schreibverstärker und als Nachladeverstärker dient, wodurch die Einsparung an Schaltelementen bei Matrixspeichern mit bistabilen Kippschaltungen erzielt wird. Außerdem ist es sehr vorteilhaft, daß die zusätzlichen Transistoren mit den Kippschaltungstransistoren ermittergekoppelt sind und daß alle Transistoren gleichen Leitfähigkeitstyps sind, da dadurch der topologische Entwurf besonders in monolithischer Technik sehr einfach wird.

Die Erfindung wird nun an Hand von in den Zeichnungen dargestellten Ausführungsbeispielen näher beschrieben. Es zeigt

Fig. 1 eine Schaltung einer erfindungsgemäßen Speicheranordnung,

Fig. 2 das Impulsschema für die in Fig. 1 angegebene Schaltungsanordnung und

Fig. 3 die Anwendung der erfindungsgemäßen Schaltungsanordnung in einem zweidimensionalen Matrixspeicher.

Die Speicherzelle nach Fig. 1, an Hand deren die Erfindung erklärt wird, besteht aus zwei kreuzgekoppelten bipolaren Doppelemittertransistoren 71 und 74. Jeder der genannten Doppelemittertransistoren 71 und 74 besitzt einen Lastwiderstand Z. Die Lastwiderstände Z sind zusammen über einen Widerstand Rl und einen Schalttransistor 75' einer Spannungsqueile verbunden. Die in der Fig. 1 inneren Emitter der beiden kreuzgekoppelten bipolaren Transistoren 71 und 74 sind über einen gemeinsamen Widerstand ι R2 mit Masse verbunden. Jeweils am in der Fig. 1 äußeren Emitter eines bipolaren Transistors 71 oder 74 der Speicherzelle ist ein weiterer Transistor 72 oder 73 mit seinem Emitter angeschlossen. Mit der jeweils die entsprechenden Emitter der Speicherzellentransistoren und weiteren genannten Transistoren 71 und 74 verbindenden Leitung ist außerdem eine Stromquelle /1 bzw. /2 verbunden, deren anderes

Ende an Masse liegt. Die beiden Transistoren 72 bzw. 73, die mit ihrem Emitter jeweils mit dem äußeren Emitter eines der beiden kreuzgekoppelten bipolaren Transistoren 71 oder TA der Speicherzelle verbunden sind, dienen sowohl zum Schreiben, Lesen als auch zum Nachladen, das nachfolgend in Verbindung mit Fi^. 2 erklärt wird.

Bevor die Wirkungsweise der Schaltung nach F i g. 1 in Verbindung mit dem Impulsdiagramm nach Fig. 2 erklärt wird, soll zunächst zum besseren Verständnis kurz die Bezeichnung des Impulsdiagramms nach Fig. 2 erklärt werden. Auf den Zeilen des Diagramms ist der Verlauf von Strömen und Spannungen dargestellt, wie er beim Betrieb der Schaltung nach Fig. 1 an den einzelnen Punkten dieser Schaltung auftritt. Die Bezeichnung der einzelnen Teile im Diagramm nach Fig. 2 stimmt mit den Bezeichnungen der jeweils interessierenden Punkte innerhalb der Schaltung nach Fig. 1 überein, um die Zugehörigkeit der Kurven zu diesen Punkten zu dokumentieren. In der waagerechten Achse des Diagramms nach Fi g. 2 ist der zeitliche Verlauf der einzelnen Operationen aufgezeigt, und zwar bedeuten:
Spalte 1 die an den bezeichneten Punkten in Fig. 1

> auftretenden Spannungen und Ströme

beim Lesen einer 1;

Spalte 2 Nachladen einer Bitleitung (durch Stromsenke oder Stromquelle /1 oder 12);
Spalte 3 Einschreiben einer 0;

; Spalte 4 Nachladen einer Bitleitung (durch den

Transistor 72 oder 73) und
Spalte 5 Lesen einer 0.

Es sei nun angenommen, daß der rechte bipolare Transistor 71 der Speicherzelle im Auszustand ist und der linke bipolare Transistor 74 der Speicherzelle im Ein-Zustand. Im folgenden wird nun angenommen, daß aus der Speicherzelle eine 1 ausgelesen werden soll. Dabei wird nach Spalte 1 in Fig. 2 die Spannung an den Punkten KwI und Kw2 sowie V₁₁₁ geringfügig

ι durch die Zelle angehoben, währenddem die Spannung an den Punkten V₁₃₂, V_Kl und V_K1 konstant bleibt. Durch das Anheben des Potentials V_1n durch die Zelle tritt am Kollektor des Transistors 7"2 ein Absinken des Stromes I_Bi ein, während der Strom I₁₁, am Kollektor des Transistors 73 konstant bleibt. Die Stromänderung bzw. das entstehende Signal bei I_1n wird daraufhin auf einen nichtdargestellten nachgeschalteten Leseverstärker gegeben, der das Signal als binäre 1 erkennt und verstärkt. Wie deutlich aus Spalte I der Fig. 2 zu sehen ist, gehen die angehobenen bzw. gesenkten Ströme oder Spannungen am Ende des Lesezyklus für eine binäre Eins sofort wieder in ihren Ausgangszustand. Eine Ausnahme geschieht lediglich auf der Bitleitung beim Punkt V_1n. Ein Nachladen über den Transistor T2 ist nicht erforderlich, da die Spalte 2 in Fig. 2 zeigt, daß das Nachladen über die Stromsenke geschieht, da nach einem Lesevorgang das Bit-Leitungspotential nur unwesentlich erhöht wird.

Die Spalte 3 in Fig. 2 zeigt das Einschreiben einer binären Null in die Speicherzelle nach Fig. 1. Bei diesem Schreibzyklus wird das Potential an den Punkten V_WI und V_W2 angehoben, an den Punkten V_K1 und damit V_1n abgesenkt und an den Punkten V_1n und V_h unverändert gehalten, wodurch der Strom beim Punkt I₁₁₂ abgesenkt wird und der Strom von 74 geliefert wird, wodurch die Speicherzelle in den entgegengesetzten Zustand gezogen wird. Damit ist in dieser

Speicherzelle eine binäre Null gespeichert bzw. eingeschrieben.

Nach diesem Schreibzyklus muß ein Nachladen der Bitleitung über den Transistor 73 erfolgen, das die in Spalte 4 der Fig. 2 gezeigten Ströme bzw. Spannungen an den entsprechenden Punkten in der Schaltung nach Fig. 1 hervorruft.

In Spalte 5 ist das Lesen einer binären Null dargestellt, das im wesentlichen wie das Lesen einer Eins geschieht, nämlich durch Anheben der Potentiale an den Punkten V_wx und K₁₁₂. Im Gegensatz zum Lesen einer Eins wird hier jedoch ein Spannungssprung am Punkt V₁₁₂ und nicht am Punkt V_11x auftreten. Die Referenzspannungen V_RX und V_R2 an den Basisanschlüssen der beiden Transistoren 72 und 73 werden unverändert und konstant gehalten. Dadurch, daß jetzt der Transistor 74 der Speicherzelle im Aus-Zustand ist und das Potential am Punkt V₁₁₂ angehoben wird, tritt am Kollektor des Transistors 73 ein Absenken des Stromes ein, was in Fig. 2 auf der untersten Zeile I„2 in Spalte 5 dargestellt ist. Dieses Signal wird wie beim Lesen einer binären Eins einem nachgeschalteten nichtdargestellten Leseverstärker zugeführt, der dieses Signal als binäre Null erkennt und verstärkt. Ein Nachladen über den Transistor 72 ist auch nach dem Auslesen einer binären Null nicht erforderlich, da das Nachladen durch die Stromsenke erfolgt.

Wie gezeigt wurde, ermöglicht diese Schaltung die Anwendung des Stromschalterprinzips auch für Zellen, die praktisch unbegrenzt Strom liefern können (z. B. die Dumbell-Zelle). Außerdem wird die Verlustleistung eines nach dem vorher beschriebenen Prinzip betriebenen Speichers mit bipolaren Speicherzellen im Vergleich zu den bisher bekannten verringert.

An Hand von Fig. 3 wird nun gezeigt, wie die Schaltungsanordnung für die Ansteuerung einer Speicherzelle nach Fig. 1 in einer zweidimensionalen Speichermatrix angewendet werden kann und welche Vorteile sich durch diese Anwendung ergeben. Es wird angenommen, daß auf der zweidimensionalen Speicherebene 10 256 Speicherzellen SP in 16 Spalten und 16 Zeilen angeordnet sind. Zur Dekodierung der Adressen und zur Ansteuerung der Speicherebene 10 sind die Phasenteiler 11 und 13 mit je 4 Eingängen und 8 Ausgängen vorhanden, von denen der eine mit dem Wortdekoder 12 und der andere mit dem Bitdekoder 14 verbunden ist. Um einerseits die für die Wirkungsweise erforderlichen Verbindungen zeigen zu können und andererseits das Schaltbild nicht unübersichtlich werden zu lassen, wurde in der Speicherebene 10 nur eine Speicherzelle 5Pl ausgezeichnet. Die Verbindungen der anderen nichtdargestellten Speicherzellen SP sind symbolisch durch die schematisch in der Speicherebene 10 dargestellten Kontaktleisten 15 gezeigt. Wie in Fig. 1, so sind auch hier die beiden inneren Hmitter der Speicherzellentransistoren über die Widcrstandsdioclen-Kombination 17, 18 mit Masse verbunden. Zu diesem Zweck weden die einen miteinander verbundenen Emitter einer Speicherzelle SP über die entsprechende Kontaktleistc 15 auf eine gemeinsame Sammelzcilenleilung 16 gegeben, die über einen Widerstand 17, dem zwei rcihengeschaltete Dioden 18 parallel geschaltet sind, an Masse liegt. Die Nachlade-, Schreib-, Lese-Transistoren sind genauso wie in Fig. 1 mit 7'2 und /3 bezeichnet. Ihre Kollektoren sind über die Sammelschicnen 19 wieder mit einem nichtdargestdlten Leseverstärker verbunden. Die Emitter der beiden Transistoren 72 und Tl sind jeweils mit dem entsprechenden äußeren Emittei der Speicherzellcntransistoren 7Ί und 7'4 verbunder und weiter mit dem Kollektor der Transistoren 7"£ und 76, deren Emitter jeweils über eine Sammelleitung mit Masse verbunden sind. Zwischen den beider Transistoren 7'5 und 76 ist ein weiterer Transistoi 77 angeordnet, dessen Basis einmal mit seinem Kollektor verbunden ist und zum anderen mit den Baser der beiden genannten Transistoren 75 und 7'6. Arr Kollektor des Transistors 77 ist der Bitdekoder 14 angeschlossen, der seinerseits eingangsseitig mit derr Phasenteiler 13 verbunden ist, an dessen Eingang die vierstellige Bitadresse liegt. Die Transistoren 75, Tt und 77 sind gemäß der Darstellung in Fig. 1 al: Stromsenke anzusehen, die einmal zur Adressierunj der Speicherzellen dienen und zum anderen zurr Nachladen nach einem Lesezyklus benutzt werden, d; sich hier das Bit-Leitungspotential nur unwcsentlicl erhöht und somit sich ein gesonderter Nachladezyklu; über die Transistoren 72 und 73 erübrigt. Diesel Vorgang wird noch näher bei der Beschreibung dei Nachladezyklus beschrieben. Um die beiden Transi stören 72 und 73, die sowohl zum Schreiben, Leset als auch zum Nachladen dienen, ansteuern zu können ist deren Basis über zwei in Reihe geschaltete Dioder und einen Widerstand 22 mit Masse verbunden. Zwi sehen den beiden Dioden 20 und 21 sind die beider Transistoren 78 und 79 angeschlossen, deren Emittei mit Masse verbunden ist und an deren Basen da; Lese/Schreib-Signal für die binäre Null bzw. für die binäre Eins liegt. Der untere Potentialzustand sowoh des Eins- als auch des Null-Signals dient zum Steuerr des Lesezyklus, und der obere Potentialzustand dei genannten Signale dient zur Steuerung des Schreibzy klus.

Wie schon erwähnt, wird bei bekannten Speicherr ein wesentlicher Teil der Zugriffszeit und der Zyklus zeit durch das Auf- und Entladen der schädlichen Bit leitungskapazitäten und durch die erste Stufe des Le severstärkers bestimmt. Diese Verzögerungen werder im vorliegenden im wesentlichen dadurch verringert daß die Bitleitungen durch die besonderen Nachladeschaltkreise auf das Lesepotential gebracht werder und dadurch, daß diese Spannung während des Lesezyklus möglichst konstant gehalten wird. Um dies zi erreichen, wird mit Hilfe der Referenzspannung VRi bzw. VRl an den Basen der Transistoren 72 und 72 die Bitleitung auf Lesespannung gehalten. Die Transi stören 72 und 73 führen dabei den gleichen Strorr J₁ wie die Senken /, und I₂ in Fig. 1. In Fig. 3 sine die Transistoren 72, 73, 75, 76 und 77 so oft vor handen, wie Bit-Leitungspaarc auszuwählen sind. Dit Referenzspannungen V_RO, K_R1und V_RN, die Schreib treiber und die nichtdargcstellten Leseverstärker wer den pro Speicherebene hingegen nur einmal benötigt Wie bereits erwähnt, werden die in Fig. 1 dargestell ten Stromquellen oder -senken /, bzw. I₂ in Fig. ί durch die Transistoren 75, 7'6, 77 und die Widerstände /?3, die mit Masse verbunden sind, gebildet Gesteuert durch den Dekoder 14 wird über den Transistor 77 und den zugehörigen Widerstand A3 ein Potential definiert, das den Emitterstrom der Transistoren 75 und 76 bestimmt (75, 7'6 und 77 führen der gleichen Strom). Die Kollektorspannung der Transistoren 75 und 7'6 wird durch die Referenzspannung V_HO und V₁₁ , an der jeweiligen Basis der Transistorcr T₂ und Ί\ bestimmt. Diese werden so gewählt, dat

die Bit-Leitungen auf ein Potential aufgeladen werden, das ein klein wenig unterhalb des Potentials liegt, das die inneren Emitter der Speicherzellentransistoren während der Adressierung erreichen. Um die Wirkungsweise der Schaltung nach Fig. 3 näher zu erläutern, wird im nachfolgenden der Lese-, Schreibund Nachladezyklus beschrieben.

Der Lesezyklus:

Es wird angenommen, daß an den Engpässen des Dekoders 14 die Adressen anliegen und somit in den adressierten Transistor 71 Strom eingeprägt wird. Die mit dem adressierten Transistor 77 verbundenen Transistoren 7'5 und 76 führen jetzt den gewünschten Lesestrom. Der Kollcktorstrom der beiden Transistoren Tl und 73 ist gleich, und die Bitleitungen sind in diesem Beispiel auf 1,2 Volt aufgeladen. In der Zwischenzeit wurde durch die an den Eingängen des Phasentcilers 11 anliegende Adresse über den Wortdekoder 12 eine Wortleitung innerhalb der Speicherebene 10 ausgewählt, und die Spannungen an den ersten Emittern der Transistoren 7Ί und 7*4 der zu dieser Wortlcitung gehörenden Speicherzellen .SV steigen an. Sobald 1,2 Volt erreicht werden, liefert die im Ein-Zustand befindliche Seite einer Speicherzelle .SV Strom in die entsprechende Bitleitung, und der Strom in dem Transistor 7"2 oder 7'3 nimmt entsprechend ab. Hingegen bleibt der Strom der Transistoren 7'5 und 76 konstant. Bei entsprechender Dimcnsionicrung der Bitleitungs-Widerstände bewirkt der Strom von einer Zelle .VP, daß der Kollektorstrom des Transistors Tl oder 7'6 zu Null gebracht wird. Danach wird die Spannung der einen Bitleitung steigen, und zwar auf 1,4 Volt, da dann die Dioden 18 den Spannungsanstieg an den inneren Emittern der Transistoren 7Ί und 7'4 einer Speicherzelle .ST begrenzen.

Der Schreibzyklus:

Der Schieibzyklus verläuft analog dem Lesezyklus, ■ nur wird hier abhängig davon, ob eine Eins oder eine Null geschrieben werden soll, entweder der Transistor /K oder der Transistor 79 gesättigt. Die "Transistoren /'2bzw. 73 werden ausgeschaltet, wodurch der Strom nur noch von der Speicherzelle .SV selbst geliefert i" weiden kann. Die Kollektorspannung der Transistoren 7'5 bzw. 7"6 sinkt dann so weit ab, daß die Speicherzelle schaltet, d. h. daß die Information eingeschrieben wird.

,-, Naehlade-Zyklus:

Nach einem erfolgten .Schreibzyklus werden die Bitleitungen mit Hilfe der 'Transistoren Tl und 7'3, die praktisch als Emitterfolger geschaltet sind und damit sehr schnell arbeiten, nachgeladen.
-Ii Nach einem Lesevorgang hingegen ist ein Nachlade-Zykius nicht erforderlich, da sich das Bitleitungs-Potential nur unwesentlich erhöht. Das Einsehalten der Transistoren 75 bzw. 7Yi im nachfolgenden Lesezyklus erfolgt schneller als das Adressieren _'"> des neuen Wortes. Während dieser Zeit wird die geringfügige Überladung der Bitleitung über die Stromsenken /, bzw. /, (Fig. 1) entladen.

Wie sich aus Fig. 3 und der obigen Beschreibung ergibt, wurde durch die Anwendung des Strom-Schal- !Ii ler-Prinzips neben den schon beschriebenen Vorteilen auch der Dekoderaufwand erheblich verringert. Außerdem äußern sich die Toleranzen sowohl in den Widerständen als auch in den Versorgungsspannungen praktisch nur in einem größeren oder kleineren Oberin schuß »Strom« in den Dioden 18, der die Wirkungsweise nicht nachteilig beeinflußt.

Hierzu 2 Blatt Zeichnungen

Claims (5)

Patentansprüche:

1. Speicheranordnung in integrierter Matrixform mit Speicherzellen aus symmetrisch aufgebauten bistabilen Kippschaltungen, die aus zwei kreuzgekoppelten Doppel-Emittertransistoren gleichen Leitfähigkeitstyps bestehen, bei dem jeweils die Kollektoren der Transistoren mit den Basiselektroden sowie über Lastwiderstände mit einer Wortleitung der Matrix verbunden sind und die einen Emitter zusammengefaßt an eine Zeilenleitung angeschlossen sind und der andere Emitter jeweils an eine Null- bzw. L-Bitleitung, wobei ein Lese-/Nachladeverstärker auch als Schreibtreiber dient, dadurch gekennzeichnet, daß die innerhalb einer Matrix geführten Bitleitungspaare pro Bitleitung mit dem Emitter eines als Lese- und Nachladeverstärker dienenden Transistors (T2, 73) verbunden sind, an dessen Steuerelektrode eine Referenzspannung anliegt, die das Bitleitungspotential festlegt, und daß zur Änderung des Bitpotentials die Referenzspannung auf einen anderen Pegel umschaltbar ist, so daß mit diesem Transistor auch das Einschreiben erfolgen kann.

2. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Potentialpegeländerungauf der Bitleitung beim Einschreiben durch Stromfluß über eine Stromsenke erfolgt.

3. Speicheranordnung nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß die Referenzspannung an der Steuerelektrode der entsprechenden Transistoren beim Schreiben so festgelegt ist, daß das Potential auf der Billeitung festgehalten wird, um ein Einschreiben in die halb ausgewählten Zellen zu verhindern.

4. Speicheranordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Speicherzellentransistoren und die Transistoren, die sowohl zum Lesen, Schreiben als auch zum Nachladen dienen, als bipolare Transistoren ausgeführt sind.

5. Speicheranordnung nach den Ansprüchen 1 bis 4, dadurch gekennzeichnet, daß die ersten Emitter der Doppel-Emittertransistoren mit einer Sammel-Zeilenleitung (16) innerhalb der Matrix (17, 18) mit Masse verbunden ist.