DE2306866C2 - Dreidimensional adressierter Speicher - Google Patents

Dreidimensional adressierter Speicher

Info

Publication number
DE2306866C2
DE2306866C2 DE2306866A DE2306866A DE2306866C2 DE 2306866 C2 DE2306866 C2 DE 2306866C2 DE 2306866 A DE2306866 A DE 2306866A DE 2306866 A DE2306866 A DE 2306866A DE 2306866 C2 DE2306866 C2 DE 2306866C2
Authority
DE
Germany
Prior art keywords
line
decoder
transistor
driver
potential
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
DE2306866A
Other languages
English (en)
Other versions
DE2306866A1 (de
Inventor
Steven Underhill Vt. Platt
Jehoshua Naphtali Suffern N.Y. Pomeranz
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of DE2306866A1 publication Critical patent/DE2306866A1/de
Application granted granted Critical
Publication of DE2306866C2 publication Critical patent/DE2306866C2/de
Expired legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/411—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only
    • G11C11/4116—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only with at least one cell access via separately connected emittors of said transistors or via multiple emittors, e.g. T2L, ECL
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Read Only Memory (AREA)

Description

40
Die Erfindung bezieht sich auf einen dreidimensional adressierbaren Speicher gemäß dem Oberbegriff des Patentanspruchs.
Herkömmliche Speicher enthalten in Zeilen und Spalten angeordnete Speicherzellen, die je eine einzelne binäre Ziffer oder ein einzelnes Bit speichern. Zum Einschreiben einer Information in oder Auslesen aus dem Speicher wird eine einzelne Zelle durch eine Adressieranordnung ausgewählt, die eine Vielzahl von Wortleitungen enthält, die je mit allen Zellen einer entsprechenden Zeile und einer Vielzahl von Bitleitungspaaren verbunden sind, die je an alle Zellen einer entsprechenden Spalte angeschlossen sind. Ein erster Satz Decodierer und Leitungstreiber ist mit je einer entsprechenden Wortleitung und ein zweiter Satz Decodiererschalter ist mit je einem entsprechender. Bitleitungspaar verbunden. Einer der Decodierer und Leitungstreiber wird angesteuert, erregt eine Wortleitung und wählt damit eine bestimmte Zeile der Zellen aus, und einer der Decodiererschalter wird erregt und wählt ein Bitleitungspaar und damit eine bestimmte Spalte der Zellen aus. Damit wird eine in der bestimmten Zeile und der bestimmten Spalte angeordnete einzelne Zelle ausgewählt, und ein Informationsbit kann in die ausgewählte Zelle eingeschrieben oder aus ihr ausgelesen werden.
Daraus ist ersichtlich, daß herkömmliche Speicher für jede Zeile und jede Spalte der Anordnung einen Decodierer benötigen. Beispielsweise sind in einem Speicher aus 4096 Speicherzellen, die in 64 Wortzeilen zu je 64 Bits oder Spalten angeordnet sind, insgesamt 128 Decodierer erforderlich.
Herkömmliche zweidimensional adressierte Speicher benötigen daher eine große Anzahl Decodierer. Dieses ist im Hinblick auf mehrere wichtige Gesichtspunkte, beispielsweise bei monolithisch integrierten Speichern, sehr nachteilig. Einmal benötigt die große Anzahl der Decodierer einen großen Raum auf dem Chip, wodurch die Herstellungskosten pro Informationsbii erhöht werden. Zum anderen hat eine große Anzahl Decodierer auch einen wesentlichen Leistungsverbrauch, wodurch das Geschwindigkeits-/Leistungsverhältnis des Speichers verringert wird. Weiterhin ergeben sich daraus große Nachteile im Hinblick auf die bei fortschreitender Mikrominiaturisierung heute angestrebte hohe Packungsdichte.
Aus der US-PS 34 36 738 ist ein Speicher bekannt geworden, der als dreidimensional adressierter Speicher bezeichnet werden kann. Diese Speicheranordnung erfordert ebenfalls jedoch für jede Zeile und jede Spalte einen Decodierer und vermeidet daher nicht die vorerwähnten Nachteile der herkömmlichen zweidimensional adressierten Speicher.
Außerdem ist aus der DE-AS 11 36 140 ein dreidimensional adressierbarer Speicher bekannt, der mit in Zeilen und Spalten matrixartig angeordneten Speicherzeilen ausgerüstet ist, wobei mehrere Zeilen zu Gruppen zusammengefaßt sind, und jede Gruppe einen Dekodierschalter und Leitungstreiber aufweist, und wobei jeweils die gleichen Zeilen in jeder Gruppe über je einen Dekodierer und Leitungstreiber adressierbar sind.
Der Erfindung liegt deshalb die Aufgabe zugrunde, einen dreidimensionalen adressierten Speicher der eingangs genannten Art dahingehend zu verbessern, daß die Leistungsaufnahme gesenkt wird, daß das Geschwindigkeits7Leistungsverhältnis und die Pakkungsciichte erhöht werden.
Die erfindungsgemäße Lösung dieser Aufgabe besteht im Kennzeichen des Patentanspruchs.
Damit werden die Vorteile erzielt, daß für eine vorgegebene Größe der Speicheranordnung auf dem Chip nur ein geringerer Platzbedarf erforderlich ist, und daß dadurch die Herstellungskosten pro Informatiionsbit gesenkt werden. Weiterhin wird der Energieverbrauch gesenkt, wodurch das Geschwindigkeits-ZLeistungsverhältnis des Speichers verbessert und damit eine höhere Packungsdichte des Speichers erreicht wird.
Es werde beispielsweise eine Speicheranordnung aus 4096 Speicherzellen dreidimensional decodiert. Dazu werden gemäß der Erfindung lediglich 16 obere Wortleitungen, 16 untere Wortleitungen und 16 Bitleitungen mit je einem Decodierer, insgesamt also nur 48 Decodierer benötigt, welches im Vergleich zu den bei herkömmlichen Speichern erforderlichen 128 Decodierern eine wesentliche Ersparnis darstellt.
Die Erfindung wird anhand der Zeichnungen im einzelnen erläutert. Es zeigen
F i g. 1 eine schematische Schaltungsanordnung einer einzelnen Zelle gemäß der Erfindung und die damit verbundene obere und untere Wortleitung und Bitleitungen,
F i g. 2 ein schematisches Blockdiagramm eineir vorteilhaften Ausführungsform der Erfindung mit eineir Anordnung von Speicherzellen und den damit verbundenen Decodierern, und
Fig.3 ein schematisches Blockdiagramm einer weiteren vorteilhaften Ausführungsform der Erfindung mit einer Anordnung der Speicherzellen und den damit verbundenen Decodierern.
Speicherzelle
In F i g. 1 bildet ein kreuzgekoppeltes Transistorpaar 1, 2 eine bistabile Schaltungsanordnung, die ein einzelnes Informationsbit speichert Genauer gesagt enthält der Transistor 1 einen Kollektor 3, eine Basis 4, einen ersten Emitter 5 und einen zweiten Emitter 6. Der Transistor 2 enthält einen Kollektor 7, eine Basis 8, einen ersten Emitter 9 und einen zweiten Emitter 10. Der Kollektor des Transistors 1 ist über eine Leitung 11 mit der Basis 8 des Transistors 2 und der Kollektor 7 des Transistors 2 über eine Leitung 12 mit der Basis 4 des Transistors 1 verbunden.
Der Kollektor 3 des Transistors 1 ist mit dem unteren Anschluß eines Lastwiderstandes 13 und der Kollektor 7 des Transistors 2 mit dem unteren Anschluß eines Lastwiderstandes 14 verbunden. Die oberen Anschlüsse der Lastwiderstände 13, 14 sind wiederum über eine Leitung 15 mit einer oberen Wortleitung 16 verbunden. Die anderen Zellen der Zeile sind natürlich auf ähnliche Weise mit derselben oberen Wortleitung 16 verbunden.
Der erste Emitter 5 des Transistors 1 und der erste Emitter 9 des Transistors 2 sind untereinander über eine Leitung 17 und diese wiederum mit der Anode einer Schottky-Diode 23 verbunden, deren Kathode mit einer unteren Wortleitung 18 verbunden ist. Die übrigen Speicherzellen der Zeile sind natürlich auf ähnliche Weise mit derselben unteren Wortleitung 18 verbünde.i. Der zweite Emitter 6 des Transistors 1 ist über eine Leitung 19 mit einer ersten Bitleitung 20 und der zweite Emitter 10 des Transistors 2 ist über eine Leitung 21 mit einer zweiten Bitleitung 22 verbunden. Alle Speicherzellen einer Spalte sind auf ähnliche Art und Weise mit demselben Bitleitungspaar 20, 22 verbunden. Die Leitung 17 ist ebenfalls über einen Widerstand 24 mit einer Spannung von —3 Volt einer Spannungsquelle V verbunden. Der Widerstand 24 kann eine Größe von ungefähr 30 K Ohm und die Lastwiderstände 13, 14 können eine Größe von ungefähr 7,5 K Ohm haben.
Arbeitsweise der Speicherzelle
In Bereitschafts- oder Ruhestellung, d. h. die Zelle ist weder vollständig noch teilweise ausgewählt, liegt die obere Wortleitung 16 an einem niedrigen Potential von + 0,75VoIt, die untere Wortleitung 18 an einem niedrigen Potential von -0,5 Volt und die Bitleitungen 20, 22 an einem oberen Potential von +1,5 Volt. Zum vollständigen An- oder Auswählen der Zelle wird die obere Wortleitung 16 auf ein oberes Potential von + 1,75 Volt und die untere Wortleitung 18 auf ein oberes Potential von +1,0 Volt angehoben, und eine oder beide Bitleitungen 20, 22 werden abhängig davon, ob eine Lese- oder Schreiboperation ausgeführt werden soll, auf ein Potential von +0,25 Volt abgesenkt.
Wenn Transistor 1 leitet, fließt der Kollektorstrom durch den Lastwiderstand 13 und bewirkt damit einen Spannungsabfall, wodurch der Kollektor 3 auf einem relativ niedrigen Spannungspegel gehalten wird. Dieser niedrige Spannungspegel wird über die Leitung 11 auf die Basis 8 des Transistors 2 übertragen, wodurch der letztere ausgeschaltet gehalten wird. Da Transistor 2 abgeschaltet ist, fließt kein Kollektorstrom nach unten über den Lastwiderstand 14, und es entsteht daher an diesem nur ein relativ kleiner Spannungsabfall wegen des in die Basis 4 des Transistors 1 fließenden Basisstroms. Der Kollektor 7 des Transistors 2 ist daher auf einem relativ hohen Spannungspegel, welcher über die Leitung 12 auf die Basis 4 des Transistors 1 übertragen wird, wodurch dieser in leitendem Zustand gehalten wird. Da die Schaltungsanordnung symmetrisch ist ist ersichtlich, daß bei leitendem Transistor 2 der Transistor 1 ausgeschaltet bleibt
Nachfolgend wird die Leseoperation beschrieben. Es sei angenommen, daß Transistor "i leitet und Transistor 2 abgeschaltet ist Das Potential der oberen Wortleitung 16 ist auf +1,75 Volt und das der unteren Wortleitung auf +1,0 Volt angehoben. Das Potential beider Bitleitungen 20,22 ist auf +0,25 Volt abgesenkt Der Emitter 6 liegt daher auf einem niedrigeren Potential ( + 0,25 Volt) als der Emitter 5, welcher auf ungefähr + 1,0VoIt ansteigt, und der seither durch Emitter 5 fließende Strom fließt jetzt durch Emitter 6, von wo er über Leitung 19 und Bitleitung 20 zu einem Leseverstärker fließt, wo er auf bekannte Weise zur Feststellung, daß Transistor 1 leitet, abgetastet wird. Wenn Transistor 2 leitet, fließt auf ähnliche Weise der Strom nicht mehr durch Emitter 9, sondern jetzt durch Emitter 10 und über die Bitleitung 22 zu dem Leseverstärker und wird dort abgetastet.
Nachfolgend wird die Schreiboperation beschrieben. Es sei angenommen, daß Transistor 1 leitet und daß der Zustand der Zelle umgeschaltet werden soll, so daß Transistor 1 abgeschaltet ist und Transistor 2 leitet. Das Potential der oberen Wortleitung 16 wird auf +1,75 Volt und das der unteren Wortleitung 18 auf +1,0 Volt angehoben. Das Potential der Bitleitung 20 wird auf der Ruhespannung von +1,5VoIt gehalten, wohingegen das Potential der Bitleitung 22 auf + 0,25 Volt abgesenkt wird. Beide Emitter 5, 6 des Transistors 1 befinden sich daher auf einem relativ hohen Spannungspegel, der dahin tendiert, Transistor 1 abzuschalten. Der erniedrigte Kollektorstrom durch Lastwiderstand 13 vermindert daher den Spannungsabfall daran und das Potential des Kollektors 8 steigt an. Dieses ansteigende Potential wird über Leitung 11 an die Basis 8 des Transistors 2 übertragen. Zusammen mit dem über Leitung 22 an dem Emitter 10 liegenden relativ niedrigen Spannungspegel führt dieses zum Leitendwerden des Transistors 2, wodurch wiederum ein Strom durch den Lastwiderstand 14 fließt und einen Spannungsabfall verursacht. Dieses verringert das Potential des Kollektors 7, und dieses niedrige Potential wird über die Leitung 12 an die Basis 4 des Transistors 1 übertragen, wodurch dieser noch weiter zum Abschalten vorbereitet wird. Dieser Vorgang wirkt unterstützend, und der Zustand der Zelle wird dahingehend sehr schnell umgeschaltet, daß Transistor 2 jetzt voll leitet und der durchfließende Strom über Emitter 10 fließt.
Nach Rückkehr des Potentials der Bitleitung 22 auf die Ruhespannung von +1,5VoIt und der Rückkehr des Potentials der unteren Wortleitung 18 auf die Ruhespannung von -0,5VoIt befindet sich Emitter 9 auf einem niedrigeren Potential als Emitter 10, und der durch Emitter 10 fließende Strom springt auf Emitter 9 über.
Der Widerstand 24 und die Spannungsquelle Vhalten den eingeschalteten Transistor 1 oder 2 leitend und verhindern dadurch den Verlust der gespeicherten Information, wenn die Zelle nur teilweise ausgewählt ist durch Anheben des Potentials der unteren Wortleitung 18 auf den »Auswählpegel« von 1,0VoIt, wobei das Potential der oberen Wortleitung 16 auf dem »Ruhe-«
oder »Bereitschaftspegel« von 0,75 Volt gehalten wird. In diesem Fall wird das Potential der Emitter 5, 9 auf ungefähr Erdpotential angehoben, während das Potential der Basis 4 oder 8 des eingeschalteten Transistors I oder 2 ungefähr +0,75 Volt beträgt, wodurch der eingeschaltete Transistor 1 oder 2 leitend gehalten wird. Ohne den Widerstand 24 und die Spannuhgsquelle V würde das Potential der Emitter 5,9 so weit angehoben werden, daß der eingeschaltete Transistor 1 oder 2 abgeschaltet würde, und die Zelle würde die gespeicher- iü te Information nicht langer behalten.
Die Diode 23 verhindert den Stromfluß zur Bitleitung 20 oder 22, wenn die Zelle nur teilweise ausgewählt ist, indem das Potential der oberen Wortleitung 16 auf den »Auswählpegel« von +1,75VoIt angehoben wird, ι? wobei das Potential der unteren Wortleitung 18 auf dem »Ruhe-« oder »Bereitschaftspegel« von — 0,5 Volt gehalten wird. In diesem Fall wird durch die Diode 23 das Potential der Emitter 5, 9 etwa auf Erdpotential gehalten, d. h. unterhalb des Potentials der Emitter 6,10, und deshalb kann von den letzteren kein Strom zu den Bitleitungen 20,22 fließen.
Speicheranordnung — erste Ausführungsform
In Fig.2 ist als erste vorteilhafte Ausführungsform der Erfindung eine Anordnung der Speicherzellen mit ihren Adressierkreisen dargestellt Die Zellen sind in zwei vertikalen Spalten und drei horizontalen Gruppen aus je drei Zeilen angeordnet In der Praxis besteht die Anordnung natürlich aus wesentlich mehr Spalten, Gruppen und Zeilen, die aus Vereinfachungsgründen hier nicht dargestellt sind. Die erste Spalte aus neun Zellen ist mit CIl bis C91 und die zweite Spalte aus neun Zellen mit C12 bis C92 bezeichnet. Die erste Zeilengruppe umfaßt eine erste Zeile mit den Zellen Ci 1 und C12, eine zweite Zeile mit den Zellen C21 und C22 und eine dritte Zeile mit den Zellen C31 und C32. Die zweite Zeilengruppe umfaßt eine erste Zeile mit den Zellen C41 und C42, eine zweite Zeile mit den Zellen C51 und C52 und eine dritte Zeile mit den Zellen CBl und C52. Die dritte Zeilengruppe umfaßt eine erste Zeile mit den Zellen C71 und C72, eine zweite Zeiie mit den Zellen C81 und C82 und eine dritte Zeile mit den Zellen C91 und C92. ■
Die Zellen jeder Zeile sind gemäß F i g. 1 mit einer '45 entsprechenden oberen Wortleitung WTLi bis WTLS und mit einer entsprechenden unteren Wortleitung WBLi bis WBL3 verbunden. Die drei oberen Wortleitungen WTLi, WTL2und WTL3 der ersten Gruppe sind mit einer oberen Worttreiberleitung WTDL verbunden. Die drei oberen Wortleitungen WTlA, WTL5 und WTIJn der zweiten Gruppe sind mit einer zweiten oberen Worttreiberleitung WTDLT. verbunden. Die drei oberen Wortleitungen WTL7, WTLS und WTLd der dritten Gruppe sind mit einer dritten oberen Worttreiberleitung WTDi verbunden. Die erste obere Worttreiberleitung WTDLi ist mit einem ersten Decodierer und Leitnngstreiber 31, die zweite obere Worttreiberleitung WTDL2 mit einem zweiten Decodierer und Leitungstreiber 32, und die dritte obere Worttreiberleitung b0 WTDLZ mit einem dritten Decodierer und Leitungstreiber 33 verbunden.
Die unteren Wonleitungen WBLl, WBIA und WBLl der ersten Zeile jeder Gruppe sind mit einer ersten unteren Wcrttreiberleitung WBDLl verbunden. Die *■> unteren Wortleitungen WBL2, WBL5 und WBLS der zweiten Zeile jeder Gruppe sind mit einer zweiten Worttreiberleitung WBDLl verbunden. Die unteren Wortleitungen WBL3, WBL6 und WBL9 der dritten Zeile jeder Gruppe sind mit einer dritten unteren Worttreiberleitung WBDL3 verbunden. Die untere Worttreiberleitung WBDLl ist mit einem ersten Decodierer und Leitungstreiber 41, die untere Worttreiberleitung WBDL2 mit einem zweiten Decodierer und Leitungstreiber 42 und die untere Worttreiberleitung WBDL3 mit einem dritten Decodierer und Leitungstreiber 43 verbunden.
Ein erstes Bitleitungspaar 51 und Bl ist mit den Zellen CIl bis C91 der ersten Spalte verbunden. Ein zweites Bitleitungspaar Bi und 04 ist mit den Zellen C12 bis C92 der zweiten Spalte verbunden. Die Bitleitungen öl und Bl, sind mit einem ersten Decodiererschalter 34 verbunden. Die Bitleitungen Bi und 54 sind mit einem zweiten Decodiererschalter 35 verbunden. Der Ausgang 34a des Decodiererschalters 34 und der Ausgang 35a des Decodiererschalters 35 sind mit einem ersten Eingang 36a eines Leseverstärkers 36 verbunden. Der Ausgang 346 des Decodiererschalters 34 und der Ausgang 356 des Decodiererschalters 35 sind mit einem zweiten Eingang 366 des Leseverstärkers 36 verbunden. Die Decodierer und Leitungstreiber 31,32,33,41,42, 43, die Decodierschalter 34, 35 und der Leseverstärker 36 können in herkömmlicher Bauart ausgeführt sein und werden daher hier nicht näher beschrieben.
Zur Adressierung einer einzelnen Zelle der Anordnung zum Einschreiben in oder Auslesen aus der ausgewählten Zelle muß die Zelle dreidimensional ausgewählt werden. Hierzu wird einer der drei Decodierer und Leitungstreiber 31, 32, 33 angesteuert, welcher das Potential einer der drei oberen Worttreiberleitungen WTDLi, WTDLl, WTDLi und dadurch das der damit verbundenen oberen drei Wortleitungen auf den oberen Auswählspannungspegel anhebt, wodurch eine der drei Zeilengruppen ausgewählt wird. Wenn beispielsweise der Decodierer und Leitungstreiber 31 angesteuert wird, werden die obere Worttreiberleitung WTDLi und die drei oberen Wortleitungen VKTLl, WTLl, WTLi der ersten Gruppe auf den Auswählspannungspegel angehoben. Weiterhin wird einer der drei Decodierer und Leitungstreiber 41,42,43 angesteuert und hebt damit das Potential einer der drei unteren Wcrttreiberleitungen WBDLl, WBDL2, WBDLi und das der drei damit verbundenen unteren Wortleitungen auf den Auswählspannungspegel an. Wird beispielsweise der Decodierer und Leitungstreiber angesteuert, so wird das Potential der unteren Worttreiberleitung WBDLi und das der damit verbundenen unteren Wortleitungen VVBLl, VVBL4, WBL7 auf den Auswählspannungspegel angehoben, wodurch die erste Zeile jeder Zellengruppe ausgewählt wird. Einer der beiden Decodiererschalter 34, 35 wird angesteuert und vermindert damit das Potential einer oder beider Bitleitungen entweder des Paars Bl, Bl oder des Paars Bi, BA, wodurch entweder die erste Spalte der Zellen CIl bis C91 oder die zweite Spalte der Zellen C12 und C92 ausgewählt wird. Wenn beispielsweise die Zelle CIl ausgelesen werden soll, wird der Decodiererschalter 34 angesteuert und vermindert das Potential beider Bitleitungen Bl, Bl auf den Auswählspannungspegel.
Speicheranordnung — zweite Ausführungsform
In Fig.3 ist in einer zweiten vorteilhaften Ausführung eine Anordnung der Speicherzellen mit ihren Adressierkreisen dargestellt Diese Ausführungsform ist ähnlich der im Hinblick auf F i g. 2 zuvor beschriebenen ersten Ausführungsform mit der Ausnahme, daß in
F i g. 3 jede obere Worttreiberleitung mit einer entsprechenden Zellenzeile in jeder Gruppe und jede untere Worttreiberleitung mit allen Zellenzeilen in einer entsprechenden Gruppe verbunden sind.
Im einzelnen besteht die Anordnung der Fig.3 aus einer ersten Spalte von neun Zellen CIl bis C91 und einer zweiten Spalte von neun Zellen C12 bis C92, die in drei Gruppen angeordnet sind, von denen jede drei horizontale Zeilen hat. Jede Zeile ist mit einer entsprechenden oberen Wortleitung WTLl bis WTL9 und einer entsprechenden unteren Wortleitung WBLl bis WBL9 so verbunden, wie zuvor im Hinblick auf Fig. 1 beschrieben wurde. Die oberen Wortleitungen VVTLl, WTLA, WTL7 der ersten Zeile jeder Gruppe sind mit einer ersten oberen Worttreiberleitung WTDLi, die oberen Wortleitungen WTL2, WTZJ, WTLS der zweiten Zeile jeder Gruppe mit einer zweiten oberen Worttreiberleitung WTDL2, die oberen Wortleitungen WTL3, WTLJo, WTL9 der dritten Zeile jeder Gruppe mit einer dritten oberen Worttreiberleitung WTDL3 verbunden. Die obere Worttreiberleitung WTDLi ist mit einem ersten Decodierer und Leitungstreiber 51, die obere Worttreiberleitung WTDLl mit einem zweiten Decodierer und Leitungstreiber 52 und die obere Worttreiberleitung WTDL3 mit einem dritten Decodierer und Leitungstreiber 53 verbunden.
Die drei unteren Wortleitungen WBLi, WBL2, WBL3 der ersten Gruppe sind mit einer ersten unteren Worttreiberleitung WBDLl, die drei unteren Wortleitungen WBlA, WBL5, WBLB der zweiten Gruppe mit
ίο
einer zweiten unteren Worttreiberleitung WBDL2 und die drei unteren Wortleitungen WBLl, WBLS, WBL9 der dritten Gruppe mit einer dritten unteren Worttreiberleitung WBDL3 verbunden. Die untere Worttreiberleitung WBDLi ist mit einem Decodierer und Leitungstreiber 61, die untere 'Worttreiberleitung WBDL2 mit einem Decodierer und Leitungslreiber 62 und die untere Worttreiberleitung WBDL3 mit einem Decodierer und Leitungstreiber 63 verbunden.
Das erste Bitleitungspaar BX, B2 ist mit einem Decodiererschalter 54 und das zweite Bitleitungspaar B3, Ö4 mit einem zweiten Decodiererschalter 55 verbunden. Der Ausgang 54a des Decodiererschalters 54 und der Ausgang 55a des Decodiererschalters 55 sind mit einem ersten Eingang 56a eines Leseverstärkers 56 und der Ausgang 54i> des Decodiererschalters 54 und der Ausgang 556 des Decodiererschalters 55 mit einem zweiten Eingang 56b des Leseverstärkers 56 verbunden.
Zur Adressierung einer einzelnen Zelle der Anordnung zum Lesen oder Schreiben wird einer der drei Decodierer und Leitungstreiber 61, 62, 63 zur Auswahl einer der drei Zeilengruppen angesteuert; einer der drei Decodierer und Leitungstreiber 51, 52, 53 wird zur Auswahl einer bestimmten Zeile der ausgewählten Gruppe erregt, und einer der beiden Decodiererschalter 54, 56 wird zur Auswahl einer Spalte erregt. Werden beispielsweise die Decodierer und Leitungstreiber 51, 61 und der Decodiererschalter 54 erregt, so werden die erste Zeile der ersten Gruppe und die erste Spalte adressiert, und die Zelle CIl wird ausgewählt.
Hierzu 3 Blatt Zeichnungen

Claims (1)

  1. Patentanspruch:
    Dreidimensional adressierter Speicher mit in Zeilen und Spalten matrixartig angeordneten Speicherzellen, wobei mehrere Zeilen zu Gruppen zusammengefaßt sind und jede Gruppe einen Dekodierschalter und Leitungstreiber aufweist und wobei jeweils die gleichen Zellen in jeder Gruppe über je einen Dekodierer und Leitungstreiber adressierbar sind, dadurch gekennzeich-10 net, daß jede Speicherzelle (CIi... C92) eine bistabile Schaltungsanordnung aus einem Paar kreuzgekoppelter Transistoren (1, 2) mit je zwei Emittern (5,6 bzw. 9,10) umfaßt,
    daß die Kollektoren (3, 7) beider Transistoren (1, 2) über je einen Lastwiderstand (13,14) an eine obere Wortleitung (16) als erste Zeilenauswahlleitung führen, daß je einer ihrer Emitter (5,9) an eine untere Wortleitung (18) als zweite Zeilenauswahlleitung führt, daß der jeweils andere Emitter (6, 10) eines Transistors über eine Bitleitung (20, 22 bzw. Bi-54) als Spaltenauswahlleitung für das Lese- bzw. Schreibbit mit Dekodierschaltern (34,35; 54,55) und Leseverstärkern (36,56) verbunden ist,
    daß jeweils die oberen (bzw. unteren) Wortleitungen (z.B. WTLl bis WTL3, in Fig.2 bzw. IVBLl bis WBL3 in Fig.3) der Speicherzellen mehrerer aufeinanderfolgender Zeilen erste Gruppen mit je einem Dekodierer und Leitungstreiber (z. B. 31 bzw. 61) bilden und
    daß jeweils die unteren (bzw. oberen) Wortleitungen (WBLX, WBIA, WBLJ in F i g. 2 bzw. WTLi, WTlA, WTLl in Fig.3) gleicher Zeilen in allen ersten Gruppen zweite Gruppen mit je einem Dekodierer und Leitungstreiber (z.B. 41 in Fig.2 bzw. 51 in F ig. 3) bilden.
DE2306866A 1972-05-04 1973-02-13 Dreidimensional adressierter Speicher Expired DE2306866C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US25022572A 1972-05-04 1972-05-04

Publications (2)

Publication Number Publication Date
DE2306866A1 DE2306866A1 (de) 1973-11-15
DE2306866C2 true DE2306866C2 (de) 1982-12-30

Family

ID=22946854

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2306866A Expired DE2306866C2 (de) 1972-05-04 1973-02-13 Dreidimensional adressierter Speicher

Country Status (7)

Country Link
US (1) US3781828A (de)
JP (1) JPS4924040A (de)
CA (1) CA1023857A (de)
DE (1) DE2306866C2 (de)
FR (1) FR2182970B1 (de)
GB (1) GB1379185A (de)
IT (1) IT981197B (de)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4021786A (en) * 1975-10-30 1977-05-03 Fairchild Camera And Instrument Corporation Memory cell circuit and semiconductor structure therefore
DE2719726A1 (de) * 1976-05-03 1977-11-24 Texas Instruments Inc Speicheranordnung
FR2414778A1 (fr) * 1978-01-13 1979-08-10 Thomson Csf Element de memoire statique a acces aleatoire
JPS5562586A (en) * 1978-10-30 1980-05-12 Fujitsu Ltd Semiconductor memory device
US4193127A (en) * 1979-01-02 1980-03-11 International Business Machines Corporation Simultaneous read/write cell
JPS55142487A (en) * 1979-04-25 1980-11-07 Hitachi Ltd Bipolar memory circuit
JPS6034189B2 (ja) * 1980-04-08 1985-08-07 富士通株式会社 半導体記憶装置
US4387445A (en) * 1981-02-24 1983-06-07 International Business Machines Corporation Random access memory cell
JPS6059677B2 (ja) * 1981-08-19 1985-12-26 富士通株式会社 半導体記憶装置
DE3348201C2 (en) * 1982-10-18 1988-12-22 Mitsubishi Denki K.K., Tokio/Tokyo, Jp Semiconductor memory device
EP0257987B1 (de) * 1986-08-22 1991-11-06 Fujitsu Limited Halbleiter-Speicheranordnung

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE561661A (de) * 1956-10-17
FR1370290A (fr) * 1962-09-22 1964-08-21 Ferranti Ltd Dispositif d'emmagasinage d'informations
US3423737A (en) * 1965-06-21 1969-01-21 Ibm Nondestructive read transistor memory cell
US3436738A (en) * 1966-06-28 1969-04-01 Texas Instruments Inc Plural emitter type active element memory
US3618052A (en) * 1969-12-05 1971-11-02 Cogar Corp Bistable memory with predetermined turn-on state

Also Published As

Publication number Publication date
FR2182970B1 (de) 1976-05-21
GB1379185A (en) 1975-01-02
CA1023857A (en) 1978-01-03
IT981197B (it) 1974-10-10
JPS4924040A (de) 1974-03-04
US3781828A (en) 1973-12-25
DE2306866A1 (de) 1973-11-15
FR2182970A1 (de) 1973-12-14

Similar Documents

Publication Publication Date Title
DE2256118C3 (de) Pseudohierarchisches Speichersystem
DE3889097T2 (de) Halbleiterspeicheranordnung.
DE2101431C3 (de)
DE3928902C2 (de) Halbleiterspeicher und Verfahren zum Betreiben desselben und Verwendung desselben in einem Video-RAM
DE2163342C3 (de) Hierarchische binäre Speichervorrichtung
DE2749770A1 (de) Speicherzelle mit direktzugriff fuer digitale daten
DE2306866C2 (de) Dreidimensional adressierter Speicher
DE2925925C2 (de) Informationsspeicher
DE102019118782A1 (de) SRAM-Speicher
EP0783169B1 (de) Matrix-Speicher (Virtual Ground)
DE2429771A1 (de) Speichermatrix mit steuerbaren vierschichthalbleitern
DE2855866C3 (de) Verfahren und Schaltungsanordnung zum Betreiben eines integrierten Halbleiterspeichers
DE2456708A1 (de) Assoziativspeicheranordnung
DE1524900A1 (de) Bistabile Schaltungsanordnung mit zwei Transistoren
DE2031038B2 (de)
DE2101180B2 (de)
DE1574656C3 (de) Speicheranordnung mit einer Anzahl von Matrixfeldern
DE2152706B2 (de) Monolithischer integrierter halbleiterspeicher fuer binaere daten
DE2332555A1 (de) Schadhafte speicherzellen enthaltendes monolithisches halbleiterchip geringer verlustleistung
DE2704796B2 (de) Dynamische Halbleiter-Speicherzelle
EP0039796B1 (de) Steuerschaltung für einen Metallpapierdrucker-Schreibkopf mit auf einer Schräge angeordneten Elektroden
DE1918667A1 (de) Datenspeicher mit Dioden
EP0012840A2 (de) Zeilenadressierbarer Speicher in Serien-Parallel-Serien-Konfiguration
DE60023213T2 (de) RAM Speicher
DE2024451C (de) Leseverstärker-Schreibtreiberschaltung

Legal Events

Date Code Title Description
OD Request for examination
8181 Inventor (new situation)

Free format text: PLATT, STEVEN, UNDERHILL, VT., US POMERANZ, JEHOSHUA NAPHTALI, SUFFERN, N.Y., US

D2 Grant after examination
8339 Ceased/non-payment of the annual fee