DE2306866A1 - Dreidimensional adressierter speicher - Google Patents
Dreidimensional adressierter speicherInfo
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Description
Böblingen, den 9. Februar 1973 ko-sn
Änmelderin: * International Business Machines
Corporation, Ärmonk, N.Y. 10504
Amtliches Aktenzeichen: Neuanmeldung
Aktenzeichen der Anmelderin: FI 971 081
Die Erfindung bezieht sich auf einen dreidimensional adressierten Speicher aus Speicherzellen, Decodierern,Decodxererschaltern,
Leitungstreibern und Leseverstärkern.
Herkömmliche Speicher enthalten in Zeilen und Spalten angeordnete Speicherzellen, die je eine einzelne binäre Ziffer oder ein
einzelnes Bit speichern.2um Einschreiben einer Information in
oder Auslesen aus dem Speicher wird eine einseine Zelle durch eine Adressieranordnung ausgewählt, die eine Vielzahl von Wortleitungen
enthält, die je mit allen Zellen einer entsprechenden Zeile und einer Vielzahl von Bitleitungspaaren verbunden sind,
die je an alle Zellen einer entsprechenden Spalte angeschlossen sind. Ein erster Satz Decodierer und Leitungstreiber ist mit je
einer entsprechenden Wortleitung und ein zweiter Satz Decodiererschalter ist mit je einem entsprechenden Bitleitungspaar verbunden.
Einer der Decodierer und Leitungstreiber wird angesteuert,
erregt eine Wortleitung und wählt damit eine bestimmte Zeile der Zellen aus, und einer der Decodiererschalter wird erregt und wählt
ein Bitleitungspaar und damit eine bestimmte Spalte der Zellen· aus. Damit wird eine in der bestimmten Zeile und der bestimmten
Spalte angeordnete einzelne Zelle ausgewählt, und ein Informationsbit kann in die ausgewählte Zelle eingeschrieben oder aus ihr ausgelesen
werden.
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Daraus ist ersichtlich, daß herkömmliche Speicher für jede Zeile und jede Spalte der Anordnung einen Decodierer benötigen. Beispielsweise
sind in einem Speicher aus 4096 Speicherzellen,, die
in 64 Wortzeilen zu je 64 Bits oder Spalten angeordnet sind, insgesamt 128 Decodierer erforderlich.
Herkömmliche zweidimensional adressierte Speicher benötigen daher eine große Anzahl Decodierer. Dieses ist im Hinblick auf
mehrere wichtige Gesichtspunkte, beispielsweise bei monolithisch integrierten Speichern, sehr nachteilig. Einmal benötigt die
große Anzahl der Decodierer einen großen Raum auf dem Chip, wodurch
die Herstellungskosten pro Informationsbit erhöht werden. Zum anderen hat eine große Anzahl Decodierer auch einen wesentlichen
Leistungsverbrauch, wodurch das Ge3chwindigkeits-/Leistungsverhältnis
des Speichers verringert wird. Weiterhin ergeben sich daraus große Nachteile im Hinblick auf die bei fortschreitender
Mikrominiaturisierung heute angestrebte hohe Packungsdichte.
Aus der US-PS 3 436 738 ist ein Speicher bekannt geworden, der als dreidimensional adressierter Speicher bezeichnet werden
kann. Diese Speicheranordnung erfordert ebenfalls jedoch für jede Zeile und jede Spalte einen Decodierer und vermeidet daher nicht
die vorerwähnten Nachteile der herkömmlichen, zweidimensional adressierten Speicher.
Der Erfindung liegt die Aufgabe zugrunde, einen neuen dreidimensional
adressierten Speicher der eingangs genannten Art zu erstellen, welcher die Anzahl der erforderlichen Decodierer verringert
und damit die vorerwähnten Nachteile vermeidet.
Diese Aufgabe wird dadurch gelöst, daß die Speicherzellen in mehreren vertikale Spalten und mehreren horizontalen Gruppen angeordnet
sind, deren letztere.je.aus mehreren horizontalen Zeilen
bestehen, daß zur teilweisen Auswahl der Zellen einer ausgewählten Gruppe erste Ädressierschaltungsanordnungen bzw. dritte
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Adressierschaltungsanordnungen vorgesehen sind, daß zur teilweisen
Auswahl der Zellen einer ausgewählten Spalte zweite Adressierschaltungsanordnungen vorgesehen sind, und daß schließlich
zur teilweisen Auswahl der Zellen einer ausgewählten Zeile der ausgewählten Gruppe dritte Adressierschaltungsanordnungen bzw.
erste Adressierschaltungsanordnungen vorgesehen sind.
Damit werden die Vorteile erzielt, daß für eine vorgegebene Größe der Speicheranordnung auf dem Chip nur ein geringerer Platzbedarf
erforderlich ist, und daß dadurch die Herstellungskosten pro Informationsbit gesenkt werden. Weiterhin wird der Energieverbrauch
gesenkt, wodurch das Geschwindigkeits-/Leistungsverhältnis
des Speichers verbessert und damit eine höhere Packungsdichte des Speichers erreicht wird.
Es werde beispielsweise eine Speicheranordnung aus 4096 Speicherzellen dreidimensional decodiert. Dazu werden gemäß der Erfindung
lediglich 16 obere Wortleitungen, 16 untere Wortleitungen und 16 Bitleitungen mit je einem Decodierer, insgesamt also nur 48
Decodierer benötigt, welches im Vergleich zu den bei herkömmlichen Speichern erforderlichen 128 Decodierern eine wesentliche
Ersparnis darstellt.
Die Erfindung wird anhand der Zeichnungen im einzelnen erläutert. Es zeigen:
Fig. 1 eine schematische Schaltungsanordnung einer
einzelnen Zelle gemäß der Erfindung und die damit verbundene obere und untere Wortleitung
und Bitleitungen,
Fig. 2 ein schematisches Blockdiagramm einer vorteil
haften Ausführungsform der Erfindung mit einer
Anordnung von Speicherzellen und den damit verbundenen Decodierern, und
Fig. 3 ein schematisches Blockdiagramm einer weiteren
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vorteilhaften Ausführungsform der Erfindung mit
einer Anordnung der Speicherzellen und den damit verbundenen Decodierern.
In Fig. 1 bildet ein kreuzgekoppeltes Transistorpaar 1,2 eine
bistabile Schaltungsanordnung, die ein einzelnes Informationsbit speichert. Genauer gesagt enthält der Transistor 1 einen Kollektor
3, eine Basis 4, einen ersten Emitter 5 und einen zweiten Emitter 6. Der Transistor 2 enthält einen Kollektor 7, eine Basis
S, einen ersten Emitter 9 und einen zweiten Emitter 10. Der Kollektor
des Transistors 1 ist über eine Leitung 11 mit der Basis des Transistors 2 und der Kollektor 7 des Transistors 2 über eine,
Leitung 12 mit der Basis 4 des Transistors 1 verbunden.
Der Kollektor 3 des Transistors 1 ist mit dem unteren Anschluß eines Lastwiderstandes 13 und der Kollektor 7 des Transistors 2
mit dem unteren Anschluß eines Lastwiderstandes 14 verbunden. Die
oberen Anschlüsse der Lastwiderstände 13, 14 sind wiederum über eine Leitung 15 mit einer oberen Wortleitung 16 verbunden. Die
anderen Zellen der Zeile sind natürlich auf ähnliche Weise mit derselben oberen Wortleitung 16 verbunden.
Der erste Emitter 5 des Transistors 1 und der erste Emitter 9 des Transistors 2 sind untereinander über eine Leitung 17 und diese
wiederum mit der Anode einer Schottky-Diode 23 verbunden, deren Kathode mit einer unteren Wortleitung 18 verbunden ist. Die
übrigen Speicherzellen der Zeile sind natürlich auf ähnliche Weise mit derselben unteren Wortleitung 18 verbunden. Der zweite Emitter
6 des Transistors 1 ist über eine Leitung 19 mit einer ersten Bitleitung
20 und der zweite Emitter 10 des Transistors 2 ist über
eine Leitung 21 mit einer zweiten Bitleitung 22 verbunden. Alle Speicherzellen einer Spalte sind auf ähnliche Art und Weise mit
demselben Bitleitungspaar 20, 22 verbunden. Die Leitung 17 ist ebenfalls über einen Widerstand 24 mit einer Spannung von
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-3 Volt einer Spannungsquelle V verbunden. Der Widerstand 24 kann eine Größe von ungefähr 30 K Ohm und die Lastwiderstände 13, £4
können eine Größe von ungefähr 7,5 K Ohm haben.
In Bereitschafts- oder Ruhestellung, d.h. die Zelle ist weder voll
noch teilweise ausgewählt, liegt die obere Wortleitung 16 an einem niedrigen Potential von +0,75 Volt, die untere Wortleitung 18 an
einem niedrigen Potential von -0,5 Volt und die Bitleitungen 20, 22 an einem oberen Potential von +1,5 Volt. Zum vollen An- oder
Auswählen der Zelle wird die obere Wortleitung 16 auf ein oberes Potential von +1,75 Volt und die untere Wortleitung 18 auf ein
oberes Potential von +1,0 Volt angehoben, und eine oder beide Bitleitungen 20, 22 werden abhängig davon, ob eine Lese- oder Schreiboperation
ausgeführt werden soll, auf ein Potential von +0,25 Volt abgesenkt.
Wenn Transistor 1 leitet, fließt der Kollektorstrom durch den Lastwiderstand
13 und bewirkt damit einen Spannungsabfall, wodurch der Kollektor 3 auf einem relativ niedrigen Spannungspegel gehalten
wird. Dieser niedrige Spannungspegel wird über die Leitung 11 auf die Basis 8 des Transistors 2 übertragen, wodurch der letztere
ausgeschaltet gehalten wird. Da Transistor 2 abgeschaltet ist, fließt kein Kollektorstrom nach unten über den Lastwiderstand 14,
und es entsteht daher an diesem nur ein relativ kleiner Spannungsabfall wegen des in die Basis 4 des Transistors 1 fließenden
Basisstroms. Der Kollektor 7 des Transistors 2 ist daher auf einem relativ hohen Spannungspegel, welcher über die Leitung 12 auf die
Basis 4 des Transistors 1 übertragen wird, wodurch dieser in leitendem Zustand gehalten wird. Da die Schaltungsanordnung
symmetrisch ist, ist ersichtlich, daß bei leitendem Transistor 2 der Transistor 1 ausgeschaltet bleibt.
Nachfolgend wird die Leseoperation beschrieben. Es sei angenommen,
daß Transistor 1 leitet und Transistor 2 abgeschaltet ist. Das
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Potential der oberen Wortleitung 16 ist auf +1,75 Volt und das
der unteren Wortleitung auf +1,0 Volt angehoben. Das Potential beider Bitleitungen 20, 22 ist auf +25 Volt abgesenkt. Der
Emitter 6 liegt daher auf einem niedrigen Potential von +0,25 Volt als der Emitter 5, welcher auf ungefähr +1,0 Volt ansteigt,
und der seither durch Emitter 5 fließende Strom fließt jetzt · - ■ ■
durch Emitter 6, von wo er über Leitung 19 und B it leitung 20 zu :
einem Leseverstärker fließt, wo er auf bekannte Weise zur Feststellung,
daß Transistor 1 leitet, abgetastet wird. Wenn Transistor 2 leitet, fließt auf ähnliche Weise der Strom nicht mehr
durch Emitter 9, sondern jetzt durch Emitter 10 und über die Bitleitung
22 zu dem Leseverstärker und wird dort abgetastet.
Nachfolgend wird die Schreiboperation beschrieben. Es sei angenommen,
daß Transistor 1 leitet und daß der Zustand der Zelle umgeschaltet werden soll, so daß Transistor 1 abgeschaltet ist und
Transistor 2 leitet. Das Potential der oberen Wortleitung 16 wird auf +1,75 Volt und das der unteren Wortleitung 18 auf +1,0 Volt
angehoben. Das Potential der Bitleitung 20 wird auf der Ruhespannung
von +1,5 Volt gehalten, wohingegen das Potential der Bitleitung 22 auf +0,25 Volt abgesenkt wird. Beide Emitter 5, 6 des
Transistors 1 befinden sich daher auf einem relativ hohen Spannungspegel, der dahin tendiert, Transistor 1 abzuschalten. Der
erniedrigte Kollektorstrom durch Lastwiderstand 13 vermindert daher
den Spannungsabfall daran und das Potential des Kollektors steigt an. Dieses ansteigende Potential wird über Leitung 11 an
die Basis 8 des Transistors 2 übertragen. Zusammen mit dem über Leitung 22 an dem Emitter 10 liegenden relativ niedrigen Spannungspegel führt dieses zum Leitendwerden des Transistors 2, wodurch
wiederum ein Strom durch den Lastwiderstand 14 fließt und einen
Spannungsabfall verursacht. Dieses verringert das Potential des
Kollektors 7, und dieses niedrige Potential wird über die Leitung 12 an die Basis 4 des Transistors 1 übertragen, wodurch dieser
noch weiter zum Abschalten vorbereitet wird. Dieser Vorgang wirkt unterstützend, und der Zustand der Zelle wird dahingehend sehr
schnell umgeschaltet, daß Transistor 2 jetzt voll leitet und der Fi 97! 081 30984.6/(5753;.
durchfließende Strom über Emitter 10 fließt. Nach Rückkehr des Potentials der Bitleitung 22 auf die Ruhespannung von +1,5 Volt
und der Rückkehr des Potentials der unteren Wortleitung 18 auf die Ruhespannung von-0,5 Volt befindet sich Emitter 9 auf einem
niedrigeren Potential als Emitter 10, und der durch Emitter 10 fließende Strom springt auf Emitter 9 über.
Der Widerstand 24 und die Spannungsquelle V halten den eingeschalteten
Transistor 1 oder 2 leitend und verhindern dadurch den Verlust der gespeicherten Information, wenn die Zelle nur teilweise
ausgewählt ist durch Anheben des Potentials der unteren Wortleitung 18 auf den "Auswählpegel" von 1,0 Volt, wobei das Potential
der oberen Wortleitung 16 auf dem "Ruhe-" oder "Bereitschaftspegel" von 0,75 Volt gehalten wird. In diesem Fall wird das Potential
der Emitter 5, 9 auf ungefähr Erdpotential angehoben, während das Potential der Basis 4 oder 8 des eingeschalteten Transistors
1 oder 2 ungefähr +0,75 Volt beträgt, wodurch der eingeschaltete Transistor 1 oder 2 leitend gehalten wird. Ohne den Widerstand
24 und die Spannungsquelle V würde das Potential der Emitter 5, 9 so weit angehoben werden, daß der eingeschaltete Transistor 1
oder 2 abgeschaltet würde, und die Zelle würde die gespeicherte Information nicht langer behalten.
Die Diode 23 verhindert den Stromfluß zur Bitleitung 20 oder 22, wenn die Zelle nur teilweise ausgewählt ist, indem das Potential
der oberen Wortleitung 16 auf den "Auswählpegel" von +1,75 Volt angehoben wird, wobei das Potential der unteren Wortleitung 18
auf dem "Ruhe-" oder "Breitschaftspegel" von -0,5 Volt gehalten wird. In diesem Fall wird durch die Diode 23 das Potential der
Emitter 5, 9 etwa auf Erdpotential gehalten, d.h. unterhalb des Potentials der Emitter 6, 10, und deshalb kann von den letzteren
kein Strom zu den Bitleitungen 20, 22 fließen.
In Fig. 2 ist als erste vorteilhafte Ausführungsform der Er-
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findung eine Anordnung der Speicherzellen mit ihren Adressierkreisen
dargestellt. Die Zellen sind in zwei vertikalen Spalten und drei horizontalen Gruppen aus je drei Zeilen angeordnet. In
der Praxis besteht die Anordnung natürlich aus wesentlich mehr Spalten, Gruppen und. Zeilen, die aus Vereinfachungsgründen hier
nicht dargestellt sind. Die erste Spalte aus neun Zellen ist mit CIl bis C91 und die zweite Spalte aus neun Zellen mit C12 bis C92
bezeichnet.- Die erste Zeilengruppe umfaßt eine erste Zeile mit den
Zellen CIl und C12, eine zweite Zeile mit den Zellen C21 und C22
und eine dritte Zeile mit den Zellen C31 und C32. Die zweite Zeilengruppe umfaßt eine erste Zeile mit den Zellen C41 und C42,
eine zweite Zeile mit den Zellen C51 und-C52 und eine dritte Zeile
mit den Zellen C61 und C62. Die dritte Zeilengruppe umfaßt eine
erste Zeile mit den Zellen C71 und C72, eine zweite Zeile mit den Zellen C81 und C82 und eine dritte Zeile mit den Zellen C91 und
C92.
Die Zellen jeder Zeile sind gemäß Fig. 1 mit einer entsprechenden oberen Wortleitung WTLl bis WTL9 und mit einer entsprechenden
unteren Wortleitung WBLl bis WBL9 verbunden. Die drei oberen Wortleitungen WTLl, WTL2 und WTL3 der ersten Gruppe sind mit
einer oberen Worttreiberleitung WTDL verbunden. Die drei oberen Wortleitungen WTL4, WTL5 und WTL6 der zweiten Gruppe sind mit
einer zweiten oberen Worttreiberleitung WTDL2 verbunden. Die drei oberen Wortleitungen WTL7, WTL8 und WTL9. der dritten Gruppe sind
mit einer dritten oberen Worttreiberleitung WTD3 verbunden. Die erste obere Worttreiberleitung WTDLl ist mit einem ersten Decodierer
und Leitungstreiber 31, die zweite obere Worttreiberleitung WTDL2 mit einem zweiten Decodierer und Leitungstreiber 32, und die
dritte obere Worttreiberleitung WTDL3 mit einem dritten Decodierer
und Leitungstreiber 33 verbunden.
Die unteren Wortleitungen WBLl, WBL4 und WBL7 der ersten Zeile
jeder Gruppe sind mit einer ersten unteren Worttreiberleitung
WBDLl verbunden. Die unteren Wortleitungen WBL2, WBL5 und WBL8 der zweiten Zeile jeder Gruppe sind mit einer zweiten Worttreiber-
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leitung WBDL2 verbunden. Die unteren Wortleitungen WBL3, WBL6 und WBL9 der dritten Zeile jeder Gruppe sind mit einer dritten unteren
Worttreiberleitung WBDL3 verbunden. Die untere Worttreiberleitung WBDLl ist mit einem ersten Decodierer und Leitungstreiber 41, die
untere Worttreiberleitung WBDL2 mit einem zweiten Decodierer und Leitungstreiber 42 und die untere Worttreiberleitung WBDL3 mit
einem dritten Decodierer und Leitungstreiber 43 verbunden.
Ein erstes Bitleitungspaar Bl und B2 ist mit den Zellen CIl bis
C91 der ersten Spalte verbunden. Ein zweites Bitleitungspaar B3 und B4 ist mit den Zellen C12 bis C92 der zweiten Spalte verbunden. Die Bitleitungen Bl und B2, sind mit einem ersten Decodierers
chalter 34 verbunden. Die Bitleitungen B3 und B4 sind
mit einem zweiten Decodiererschalter 35 verbunden. Der Ausgang 34a des Decodiererschalters 34 und der Ausgang 35a des Decodiererschalters
35 sind mit einem ersten Eingang 36a eines Leseverstärkers 36 verbunden. Der Ausgang 34b des Decodiererschalters
und der Ausgang 35b des Decodiererschalters 35 sind mit einem zweiten Eingang 36b des Leseverstärkers 36 verbunden.
Die Decodierer und Leitungstreiber 31, 32, 33, 41, 42, 43, die
Decodierschalter 34, 35 und der Leseverstärker 36 können in herkömmlicher Bauart ausgeführt sein und werden daher hier nicht
näher beschrieben.
Zur Adressierung einer einzelnen Zelle der Anordnung zum Einschreiben
in oder Auslesen aus der ausgewählten Zelle muß die Zelle dreidimensional ausgewählt werden. Hierzu wird einer der drei
Decodierer und Leitungstreiber 31, 32, 33 angesteuert, welcher
das Potential einer der drei oberen Worttreiberleitungen WTDLl, WTDL2, WTDL3 und dadurch das der damit verbundenen oberen drei
Wortleitungen auf den oberen Auswählspannungspegel anhebt, wodurch eine das drei Zeilengruppen ausgewählt wird. Wenn bei-ä
spielsweise der Decodierer und Leitungstreiber 31 angesteuert wird, werden die obere Worttreiberleitung WTDLl und die drei
oberen Wortleitungen WTLl, WTL2, WTL3 der ersten Gruppe auf den
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Auswählspannungspegel angehoben. Weiterhin wird einer der drei
Decodierer und Leitungstreiber 41, 42, 43 angesteuert und hebt
damit das Potential einer der drei unteren Worttreiberleitungen
WBDLl, WBDL2, WBDL3 und das der drei damit verbundenen unteren
Wortleitungen auf den Auswählspannungspegel an. Wird beispielsweise der Decodierer und Leitungstreiber 41 angesteuert, so wird
das Potential der unteren Worttreiberleitung WBDLl und das der damit verbundenen unteren Wortleitungen WBLl, WBL4, WBL7 auf den
Auswählspannungspegel angehoben, wodurch die erste Zeile ieder Zellengruppe ausgewählt wird. Einer der beiden Decodiererschalter
34, 35 wird angesteuert und vermindert damit das Potential einer oder beider Bitleitungen entweder des Paars Bl, B2 oder des Paars
B3, B4, wodurch entweder die erste Spalte der Zellen CIl bis C91 oder die zweite Spalte der Zellen Cl2 bis C92 ausgewählt wird.
Wenn beispielsweise die Zelle CIl ausgelesen werden soll, wird der Decodiererschalter 34 angesteuert und vermindert das Potential
beider Bitleitungen Bl, B2 auf den Auswählspannungspegel.
In Fig. 3 ist in einer zweiten vorteilhaften Ausführung eine
Anordnung der Speicherzellen mit ihren Adressierkreisen dargestellt. Diese Ausführungsform ist ähnlich der im Hinblick auf
Fig. 2 zuvor beschriebenen ersten Aus führungs form mit der Ausnahme,
daß in Fig. 3 jede obere Worttreiberleitung mit einer entsprechenden Zellenzeile in jeder-Gruppe und "jede untere Worttreiberleitung
mit allen Zellenzeilen in einer entsprechenden Gruppe verbunden sind, . ,
Im einzelnen besteht die Anordnung der Fig. 3 aus einer ersten Spalte von neun Zellen CIl bis C91 und einer zweiten Spalte von
neun Zellen C12 bis C92, die in drei Gruppen angeordnet sind, von denen jede drei horizontale Zeilen hat. Jede Zeile ist-mit einer
entsprechenden oberen Wort leitung WTLl bis WTL9 und einer entsprechenden unteren Wortleitung WBLl bis WBL9'..so verbunden, .wie
zuvor im Hinblick auf Fig. 1.^beschrieben, wurde.. Die oberen Wort-
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leitungen WTLl, WTL4, WTL 7 der ersten Zeile jeder Gruppe sind mit
einer ersten oberen Worttreiberleitung WTDLl, die oberen Wortleitungen
WTL2, WTL5, WTL8 der zweiten Zeile jeder Gruppe mit einer zweiten oberen Worttreiberleitung WTDL2, die oberen Wortleitungen
WTL3, WTL6, WTL9 der dritten Zeile jeder Gruppe mit einer dritten oberen Worttreiberleitung WTDL3 verbunden. Die
obere Worttreiberleitung WTDLl ist mit einem ersten Decodierer und Leitungstreiber 51, die obere Worttreiberleitung WTDL2 mit
einem zweiten Decodierer und Leitungstreiber 52 und die obere
Worttreiberleitung WTDL3 mit einem dritten Decodierer und Leitungstreiber 53 verbunden.
Die drei unteren Wortleitungen WBLl, WBL2, WBL3 der ersten Gruppe
sind mit einer ersten unteren Worttreiberleitung WBDLl, die drei unteren Wortleitungen WBL4, WBL5, WBL6 der zweiten Gruppe mit
einer zweiten unteren Worttreiberleitung WBDL2 und die drei unteren Wortleitungen WBL7, WBL8, WBL9 der dritten Gruppe mit
einer dritten unteren Worttreiberleitung WBDL3 verbunden. Die
untere Worttreiberleitung WBDLl ist mit einem Decodierer und Leitungstreiber 61, die untere Worttreiberleitung WBDL2 mit einem
Decodierer und Leitungstreiber 62 und die untere Worttreiberleitung
WBDL3 mit einem Decodierer und Leitungstreiber 63 verbunden.
Das erste Bitleitungspaar Bl, B2 ist mit einem Decodiererschalter 54 und das zweite Bitleitungspaar B3, B4 mit einem zweiten Decodiererschalter
55 verbunden. Der Ausgang 54a des Decodiererschalters 54 und der Ausgang 55a des Decodiererschalters 55 sind
mit einem ersten Eingang 56a eines Leseverstärkers 56 und der Ausgang 54b des Decodiererschalters 54 und der Ausgang 55b des
Decodiererschalters 55 mit einem zweiten Eingang 56b des Leseverstärkers 56 verbunden.
Zur Adressierung einer einzelnen Zelle der Anordnung zum Lesen ■
oder Schreiben wird einer der drei Decodierer und Leitungstreiber 61, 62, 63 zur Auswahl einer der drei Zeilengruppen angesteuert;
einer der drei Decodierer und Leitungstreiber 51, 52, 53 wird zur
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Auswahl einer bestimmten Zeile der ausgewählten Gruppe erregt,
und einer der beiden Decodiererschalter 54, 56 wird zur Auswahl
einer Spalte erregt. Werden beispielsweise die Decodierer und Leitungstreiber 51, 61 und der Decodiererschalter 54 erregt, so
werden die erste Zeile der ersten Gruppe und die erste Spalte adressiert., und die Zelle CIl wird ausgewählt.
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Claims (5)
- »Ρ ATENTAN S FR Ü- C H E(ij Dreidimensional adressierter Speicher aus Speicherzellen, Decodierern, Decodiererschaltern, Leitungstreibern und Leseverstärkern, dadurch gekennzeichnet, daß die Speicherzellen (CIl, C12,...) in mehreren vertikalen Spalten (CIl... C91, C12... C92,...) und. mehreren horizontalen Gruppen (CIl...C32, C41...C62, ...) angeordnet sind, deren letztere ie aus mehreren horizontalen Zeilen (CIl, C12, ; C21, C22, ; ) bestehen, daß zur teilweisen Auswahl der Zellen einer ausgewählten Gruppe (CIl... C32, C41...C62, ...) erste Adressierschaltungsanordnungen (Decodierer und Leitungstreiber 31, 32, 33,...) bzw. dritte Adressierschaltungsanordnungen (Decodierer und Leitungstreiber 61, 62, 63, ...) vorgesehen sind, daß zur teilweisen Auswahl der Zellen einer ausgewählten Spalte (CIl...C91, C12...C92, ...) zweite Adressierschaltungsanordnungen (Decodiererschalter 34, 35, ... bzw. 54, 55, ...) vorgesehen sind, und daß schließlich zur teilweisen Auswahl der Zellen einer ausgewählten Zeile der ausgewählten Gruppe dritte Adressierschaltungsanordnungen (Decodierer und Leitungstreiber 41, 42, 43, ...) bzw. erste Adressierschaltungsanordnungen (Decodierer und Leitungstreiber 51, 52, 53, ...) vorgesehen sind.
- 2. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß jede Speicherzelle (Fig. 1) aus zwei Transistoren (1, 2) mit Ie einem Kollektor (3, 7), einer Basis (4, 8) und einem ersten und zweiten Emitter (5, 9; 6, 10) besteht, daß die Basis (4, 8) jedes Transistors (1, 2) mit dem Kollektor (7, 3) des anderen Transistores kreuzgekoppelt ist, daß die beiden Kollektoren (3, 7) über je einen Lastwiderstand (13, 14) miteinander verbunden und über eine obere Wortleitung (16 bzw. WTLl...9 in Fign. 2 und 3), die mit den oberen Wortleitungen weiterer Zellen gruppenweise zusammengeschaltet ist, und eine obere Worttreiberleitung (WTDLl...3)309846/0753FI 971 081an einen der Decodierer und Leitungstreiber (31,. 32, 33; 51, 52, 53) angeschlossen sind, daß die beiden ersten Emitter (5, 9) miteinander verbunden und einerseits über einen Widerstand (24) an eine Spannungsquelle, andererseits über eine Diode (23), eine untere Wortleitung (18, bzw. WBLl...9 in Fign. 2 und 3), die mit den unteren Wortleitungen weiterer Zellen in anderer Zusammenfassung gruppenweise zusammengesehaltet ist, und eine untere Worttreiberleitung (WBDLl...3) an einen-der Decodierer und Leitungstreiber (41, 42, 43; 61, 62, 63) angeschlossen sind, und daß schließlich die beiden zweiten Emitter (6, 10) über je eine Bitleitung (20, 22 bzw. Bl, B2; B3, B4 in Fign. 2 und 3) an einen der Decodiererschalter (34, 35; 54, 55) angeschlossen sind, deren Ausgänge 34a, 34b, 35a, 35b; 54a, 54b, 55a, 55b) mit einem Leseverstärker (36; 56) verbunden sind.
- 3. Speicher nach Anspruch 1 und 2, dadurch gekennzeichnet, daß die oberen und unteren Wort leitung en (WTLl.. .9 ,. WBLl.. .9) je mit allen Zellen einer Zeile (CIl, C12; C21, C22;...) verbunden sind, daß die Bitleitungspaare (Bl, B2; B3, B4) mit allen Zellen einer Spalte (CIl...C91; C12 C92) verbunden sind, daß je mehrere obere Wortleitungen (WTLl, 2, 3; WTL4, 5, 6; WTL7, 8, 9, Fig. 2) zu ersten Gruppen zusammengeschaltet sind, die über je eine obere Worttreiberleitung (WTDLl, WTDL2, WTDL3, Fig. 2) an ie einen Decodierer und Leitungstreiber (31, 32, 33) angeschlossen sind, und daß schließlich je mehrere untere Wortleitungen (WBLl, 4, 7; WBL2, 5, 8; WBL3, 6, 9, Fig. 2) zu von der ersten Gruppeneinteilung der oberen Wortleitungen verschiedenen zweiten Gruppen zusammengeschaltet sind, die über je eine untere Worttreiberleitung (WBDLl, WBDL2, WBDL3, Fig. 2) an je einen Decodierer und ,Leitungstreiber (41, 42, 43) angeschlossen sind. .081
- 4. Speicher nach Anspruch 1 und 2, dadurch gekennzeichnet, daß je mehrere untere Wortleitungen (WBLl, 2, 3; WBL4, 5, 6; WBL7, 8, 9, Fig. 3) zu ersten Gruppen zusammengeschaltet sind, die über je eine untere Worttreiberleitung (WBLl, WBDL2, WBDL3, Fig. 3).an je einen Decodierer und Leitungstreiber (61, 62, 63) angeschlossen sind, und daß je mehrere obere Wortleitungen (WTLl, 4, 7; WTL2, 5,8; WTL3, 6, 9, Fig. 3) zu von der ersten Gruppeneinte'ilung der unteren Wortleitungen verschiedenen zweiten Gruppen zusammengeschaltet sind, die über je eine obere Worttreiberleitung (WTDLl, WTDL2, WTDL3, Fig. 3) an ie einen Decodierer und Leitungstreiber (51, 52, 53) angeschlossen sind.
- 5. Speicher nach Anspruch 1 bis 4, dadurch gekennzeichnet, daß an die oberen und unteren Wortleitungen (16, WTL; 18, WBL) und an die Bitleitungen (20, 22; Bl...B4) in Ruhe- und Auswählstellung Potentiale unterschiedlicher Größe gelegt werden, und daß bei gleichzeitigem Anlegen der Auswählpotentiale die angesteuerte Speicherzelle ausgewählt wird.309846/0753FI 971 O81Leerseite
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| US4193127A (en) * | 1979-01-02 | 1980-03-11 | International Business Machines Corporation | Simultaneous read/write cell |
| JPS55142487A (en) * | 1979-04-25 | 1980-11-07 | Hitachi Ltd | Bipolar memory circuit |
| JPS6034189B2 (ja) * | 1980-04-08 | 1985-08-07 | 富士通株式会社 | 半導体記憶装置 |
| US4387445A (en) * | 1981-02-24 | 1983-06-07 | International Business Machines Corporation | Random access memory cell |
| JPS6059677B2 (ja) * | 1981-08-19 | 1985-12-26 | 富士通株式会社 | 半導体記憶装置 |
| DE3348201C2 (en) * | 1982-10-18 | 1988-12-22 | Mitsubishi Denki K.K., Tokio/Tokyo, Jp | Semiconductor memory device |
| EP0257987B1 (de) * | 1986-08-22 | 1991-11-06 | Fujitsu Limited | Halbleiter-Speicheranordnung |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1136140B (de) * | 1956-10-17 | 1962-09-06 | Ncr Co | Magnetkern-Speichersystem |
| US3436738A (en) * | 1966-06-28 | 1969-04-01 | Texas Instruments Inc | Plural emitter type active element memory |
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|---|---|---|---|---|
| FR1370290A (fr) * | 1962-09-22 | 1964-08-21 | Ferranti Ltd | Dispositif d'emmagasinage d'informations |
| US3423737A (en) * | 1965-06-21 | 1969-01-21 | Ibm | Nondestructive read transistor memory cell |
| US3618052A (en) * | 1969-12-05 | 1971-11-02 | Cogar Corp | Bistable memory with predetermined turn-on state |
-
1972
- 1972-05-04 US US00250225A patent/US3781828A/en not_active Expired - Lifetime
-
1973
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- 1973-03-08 IT IT21307/73A patent/IT981197B/it active
- 1973-03-30 JP JP48035905A patent/JPS4924040A/ja active Pending
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- 1973-04-13 CA CA169,272A patent/CA1023857A/en not_active Expired
- 1973-04-24 GB GB1940273A patent/GB1379185A/en not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1136140B (de) * | 1956-10-17 | 1962-09-06 | Ncr Co | Magnetkern-Speichersystem |
| US3436738A (en) * | 1966-06-28 | 1969-04-01 | Texas Instruments Inc | Plural emitter type active element memory |
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