DE2002708A1 - Speicheranordnung mit bistabilen Kippschaltungen - Google Patents

Description

IBM Deutschland Internationale Büro-Maschinen Ge»eUsclia/t mbH 2002708

Böblingen, 29. Dezember 1969 ru-ba

Amtliches Aktenzeichen: Neuanmeldung

Aktenzeichen der Anmelderin: Docket GE 969 017; GE 868 102

Speicheranordnung mit bistabilen Kippschaltungen

Die Erfindung betrifft eine Speie,heranordnung mit in den Kreuzungspunkten von Zeilen und Spalten angeordneten symmetrisch aufgebauten bistabilen Kippschaltungen, die mindestens 2 kreuzgekoppelte Multi-Emittertransistoren gleichen Leitfähigkeitstyps aufweisen.

Bistabile Kippschaltungen Tiiit Multi-Emittertransistoren sind z. B. durch die englische Patentschrift 1 082 519 bekannt.

Bei dieser Art-'von Kippschaltungen werden meistens die inneren Emitter der beiden Transistoren miteinander verbunden und die äußeren Emitter mit den Bitleitungen des Speichers verbunden» um die Speicherzelle über diese Emitter beim Lesen und Schreiben steuern zu können.

Die Bitleitungen sind bei diesen bekannten Ausführungen mit Bitrtreibern, Bitleseverstärkern und Decodern verbünden. Es ist ebenfalls bekannt, kombinierte Bit-Lese/Schreibverstärker zu verwenden. Um den Lesevorgang zu beschleunigen, werden derartig 'aufgebaute-"Zellen durch weitere mit den Wbrfcleitungen ünd/oder den Bitleitungen Verbundene Nachladeschaltungen nachgeladen. Bedingt durch- die

109831/1867

getrennten Schaltungen zum Nachladen, zum Lesen und/oder Schreiben ergibt sich ein relativ hoher Aufwand an Schaltungsmitteln, der insbesondere bei der Realisierung in monolithischer Technik sehr störend ist, da durch die verschiedenen Schaltkreise kein platzsparender topologischer Entwurf möglich ist.

Auch ist es aus der Zeitschrift Transactions of the IRE von 1957, insbesondere Seiten 236 bis 24O,bekannt, bistabile Kippschaltungen aus zwei emittergekoppelten Transistoren gleichen Leitfähigkeittyps aufzubauen und das Zurückstellen der Kippstufe in eine andere Kipplage durch zusätzliche Transistoren des gleichen Leitungstyps ^ zu bewerkstelligen. Der Rückstelltransistor übernimmt beim Leitendwerden den gesamten Emitterstrom des jeweiligen Kippstufentransistors, so daß der Kippstufentransistor in den gesperrten Zustand übergeht und damit den zweiten Kippstufentransistor in den leitenden Zustand steuert. Die Rückstelltransistoren sind dabei mit den Kippstufentransistoren emittergekoppelt und der Gesamtemitterstrom wird konstant gehalten.

Obwohl diese Literaturstelle das allgemeine Prinzip des Stromübernahmeschalters zweier emitterseitig verbundener Transistoren zeigt, hat diese Speicherzelle auch den Nachteil, daß zum Nachladen, Schreiben und zum Lesen getrennte Schaltkreise vorhanden sind.

Auch asymmetrische bistabile Kippstufen, die zwei emittergekoppelten Transistoren gleichen Leitungstyps aurweisen, sind z. B. aus der Deutschen Auslegeschrift 1 271 178 bekannt geworden. Bei dieser Kippschaltung weist der erste Transistor an seinem Kollektor einen Belastungswiderstand auf und er ist mit der Basis des zweiten Transistors verbunden. Zum Rückstellen dieser asymmetrischen Kippstufe ist ein dritter Transistor gleichen Leitungstyps,mit seinem Emitter unmittelbar an die direkt miteinander verbundenen Emitter der beiden erstgenannten Transistoren angeschlossen und über eine Basis an die Rückstellßignalquelle. Obwohl hier mit dem dritten Transistor sowohl die Abfühlleitung als auch die Rückstelleitung verbunden ist, weist auch diese Speicherzella den Nachteil auf, daß außer dem dritten Transistor noch weitere Schaltkreise zum Betreiben erforderlich sind. „

109831/186 7 _B*D Docket GE 969 017; GE 868 102

Der Erfindung liegt deshalb die Auf gäbe zugrunde,. eine Speicheranordnung mit symmetrischen Kippschaltungen zu schaffen, die mit einem Minimum an Schalt- und Treibertransistoren betrieben werden
kann und sich somit ganz besonders zur Ausführung in monolithischer Technik eignet. -

Die erfindungsgemäße Lösung der Aufgabe besteht darin, daß
entsprechenden Emitter aller Speicherzellentransistoren einer
Spalte oder einer Zeile einer Speichermatrix mit dem Emitter eines Transistors verbunden sind, der als Lese- und Nachladeverstärker
dient.und an dem an einer Steuerelektrode eine Referenzspannung anliegt, die das Bitleitungspotential festlegt, und außerdem als
Schreibschalter dient, in dem die anliegende Referenzspannung auf
einen anderen Pegel gebracht wird, so daß das Bitleitungspotential soweit verändert wird, daß ein Einschreiben einer Information erfolgt.

Der Vorteil der erfindungsgemäßen Schaltungsanordnung ergibt sich
vor allem daraus, daß ein mit einer Bitleitung verbundener Transistor sowohl als Leseverstärker, als Schreibtreiber und als Nachladeverstärker dient, wodurch eine Einsparung an Schaltelementen bei Matrixspeichern mit bistabilen Kippschaltungen erzielt wird. Außer-, dem ist es sehr vorteilhaft, daß die zusätzlichen Transistoren mit den Kippschaltungstransistoren emittergekoppelt sind und daß alle
Transistoren gleichen Leitfähigkeitstyps sind, da dadurch der topologlsche Entwurf besonders in monolithischer Technik sehr einfach
wird.

Die Erfindung wird nun anhand von in den Zeichnungen dargestellten ■Ausführungsbeispielen näher beschrieben.

Es zeigen.:

! eine Schaltung einer -er-findungsgemäßen Speicheranord nung , ·

Fig. 2 das Impulsschema.für die in Fig. 1 angegebene Schaltungsanordnung und

D0c.cefr.Gp4p 017; GE ^{M8 1M} 10983 1/1 86 7

Fig. 3 die Anwendung der erfindungsgemäßen

Schaltungsanordnung in einem zweidimensionalen Matrixspeicher.

Die Speicherzelle nach Fig. 1, anhand deren die Erfindung erklärt wird, besteht aus zwei kreuzgekoppelten bipolaren Doppelemittertransistoren Tl und T4. Jeder der genannten Doppelemittertransistoren Tl und T4 besitzt einen Lastwiderstand Z. Die Lastwiderstände Z sind zusarrßien über einen Widerstand Rl und einen Schalttransistor T5 mit der Wortleitung der Speicherebene ,in der sich die Speicherzelle befindet, verbunden. Die beiden inneren Emitter der beiden kreuzgekoppelten bipolaren Transistoren Tl und T4 sind gemeinsam an der Wortleitung und über einen gemeinsamen Widerstand R2 mit Masse verbunden. Jeweils am äußeren Emitter eines bipolaren Transistors Tl
oder T4 der Speicherzelle ist ein weiterer Transistor T2 oder T3
mit|seinem Emitter angeschlossen. Mit der jeweils die entsprechenden Emitter der Speicherzellentransistören und weiteren genannten Transistoren Tl und T4 verbindenen Leitung ist außerdem eine Stromquelle Il bzw. 12 verbunden, deren anderes Ende an Masse liegt. Die beiden Transistoren T2 bzw. T3, die mit ihrem Emitter jeweils mit
dem äußeren Emitter eines der beiden kreuzgekoppelten bipolaren
Transistoren Tl oder T4 der Speicherzelle verbunden sind,dienen sowohl zum Schreiben, Lesen als auch zum Nachladen, das nachfolgend
in Verbindung mit Fig. 2 erklärt wird.

Bevor die Wirkungsweise der Schaltung nach Fig. 1 in Verbindung mit dem Impulsdiagramm nach Fig. 2 erklärt wird, soll zunächst zum
besseren Verständnis kurz die Bezeichnung des Impulsdiagramms nach Fig. 2 erklärt werden. Auf den Zeilen des Diagramms ist der Verlauf von Strömen und Spannungen dargestellt wie er beim Betrieb der
Schaltung nach Fig. 1 an den einzelnen Punkten dieser Schaltung
auftritt. Die Bezeichnung der einzelnen Teile im Diagramm nach
Fig. 2 stimmt mit den Bezeichnungen der jeweils interessierenden
Punkte innerhalb der Schaltung nach Fig. 1 überein, um die Zugehörigkeit der Kurven zu diesen Punkten zu dokumentieren. In der
waagerechten Achse des Diagramme nach Fig. 2 ist der zeitliche Verlauf der einzelnen Operationen aufgezeigt und zwar bedeuten:

Docket GE 569 017; GE 868 102 10 9 8 31/18 6 7

Spalte 1 . die an den, bezeichneten Punkten in Fig. 1 auftre-

. .... tenden Spannungen und Ströme beim Lesen einer H Spalte 2 Nachladen einer Bitleitung (durch Stromsenke oder

Stromquelle Il oder 12); Spalte 3 _t Einschreiben einer O;
Spalte 4 Nachladen einer Bitleitung (durch den Transistor

T2 oder T3.) und
Spalte 5 Besen einer O.

Es sei nun angenommen, daß der linke -bipolare Transistor Tl der Speicherzelle im Auszustand ist urfl der rechte bipolare Transistor T4 der ...Speicherzelle im Ein-Zustand. Im folgenden wird nun angenoinmen, daß aus der Speicherzelle eine 1 ausgelesen werden soll. Dabei wird nach Spalte 1 in Fig, 2 die Spannung an den Punkten VwI und Vw2 SOVzIeV₀- geringfügig durch die Zelle angehoben, währenddem die Spannung an den Punkte:.! V_ß2, V . und V_₂ konstant bleibt. Durch das Anheben des Pchentials V^, durch die.Zelle tritt

til ■ . - .

am Kollektor des.Transistors T2 ein Absinken des Stromes I₀. ein, während der Strom I_1n am Kollektor des Transistors T3 konstant

JaZ

re~~5irt5mSndefung_4izw^--^a^^^nTis^trefieTfiSe" Signaf bei I_n. wird daraufhin auf einen nichtdärgestellten nachgeschalteten^Ab#ü=hi^—bzw. Leseverstärker gegeben, der das Signal als binäre 1 erkennt und verstärkt. Wie deutlich aus Spalte 1 der Fig. 2 zu sehen ist, gehen die angehobenen bzw. gesenkten Ströme oder Spannungen am Ende des Lesezykluses für eine binäre Eins sofort wieder in ihren Ausgangszustand. Eine Ausnahme geschieht lediglich auf der Bitleitung beim Punkt Vn,.. Ein Nachirden über den, Transistor T2 ist nicht erforderlich, da die Spalte 2 in,Fig. 2 zeigt, daß das Machladen über die Stromsenke geschieht, da nach einem Lesevorgang das Bit-Leitungspotential nur unwesentlicherhöht.wird.

Die Spalte 3 in Fig. 2 zeigt das Einschreiben einer binären Null . in die Speieherzelle nach Fig. 1. Bei diesem Schreibzyklus wird das Potential an den Punkten V . und V „ angehoben, an den Punkten

V- ~ uiicl: damit V,,,, abgesenkt und au den Punkten V_T>1 und V,. .tmver- Hz \i ί ill Ri

ändert gehalten, wodurch.'der Strom heim Punkt I_p„ abgesenkt wird und der Strom' von T4-geliefert wird, wodurch die Speicherzelle in

Docket GE 9-6-9 017? GE &GS 102^ \ 0 9 8 31 / \ 8 6 7 _BAD

den entgegengesetzten Zustand gezogen wird. Damit ist in dieser Speicherzelle eine binäre Null gespeichert bzw. eingeschrieben.

Nach diesem Schreibzyklus muß ein Nachladen der Bitleitung über den Transistor T3 erfolgen, das die in Spalte 4 der Fig. 2 gezeigten Ströme bzw. Spannungen an den entsprechenden Punkten in der Schaltung nach Fig. 1 hervorruft.

In Spalte 5 ist das Lesen einer binären Null dargestellt, das im wesentlichen wie das Lesen einer Eins geschieht, nämlich durch Anheben der Potentiale an den Punkten V_wl und V_w~. Im Gegensatz zum Lesen einer Eins wird hier jedoch ein Spannungssprung am Punkt V_ß2 und nicht am Punkt V₀₁ auftreten. Die Referenzspannungen V_, und

Γ JjX KJL

V_R2 an den Basisanschlüssen der beiden.Transistoren T2 und T3 werden unverändert und konstant gehalten» Dadurch, daß jetzt der Transistor T4 der Speicherzelle im Aus-Zustand ist und das Potential am Punkt V₀₀ angehoben wird, tr.ict am Kollektor des Transistors T3 ein Absenken des Stromes ein, wui· in Fig. 2 auf der untersten Zeile I_ß2 ^ⁿ Spalte 5 dargestellt ist. Dieses Signal wird wie beim Lesen einer binären Eins einem nachgeschalteten nlchtdargestellten Abfühl- bzw. Leseverstärker zugeführt, der dieses Signal als binäre Null erkennt und verstärkt. Ein Nachladen über den Transistor T2 ist auch nach dem Auslesen einer binären Null nicht erforderlich, da das Nachladen durch die Stromsenke erfolgt.

Wie gezeigt wurde, ermöglicht diese Schaltung die Anwendung des Stromschalterprinzips auch für Zellen, die praktisch unbegrenzt Strom liefern können (z. B. die Dumbell-Zelle). Außerdem wird die Verlustleistung eines nach dem vorher beschriebenen Prinzip betriebenem Speicher« mit bipolaren Speicherzellen im Vergleich zu den bisher bekannten verringert.

Anhand von Fig. 3 wird nun gezeigt, wie die Schaltungsanordnung für die Ansteuerung einer Speicherzelle! nach Fig. 1 in einer zwoidimensionalen Speichermatrix angewendet werden kann und welche Vorteile sj ch durch disise Anwendung ergeben. Ei; wird angenommen, daß auf der zwoidLmunsiontilen Speichert-bono LO 256 Speicherzellen SP

Docket RE 969 017; GE 860 102 10 9 8 3 1/18 6 7

in 16 Spalten und 16 Zeilen angeordnet sind. Zur pekodierung der Adressen und zur Ansteuerung der Speicherebene 10 sind die Phasenteiler 11 und 13 mit je 4 Eingängen und 8 Ausgängen vorhanden» von denen der eine mit dem Wörtdekoder.12 und der andere mit dem Bitdekoder 14 verbunden ist·. Um einerseits die für die .Wirkungsweise erforderlichen Verbindungen zeigen zu'können und andererseits das Schaltbild nicht unübersichtlich werden zu lassen/ wurde in der Speicherebene 10 nur eine Speicherzelle SPllausgezeichnet. Die Verbindungen der anderen hichtdargesteilten Speicherzellen SP sind symbolisch durch die schematisch in der Speicherebene 10 dargestellten Kontaktleisten 15 gezeigt. Wie in Pig. 1 so sind auch hier die: beiden inneren Emitter der Speicherzellentransistoren über die Widerstandsdioden-Kombination 17,18 mit Masse verbunden. Zu diesem Zweck werden die beiden inneren miteinander verbundenen Emitter einer Speicherzelle SP über die entsprechende KÖfftak-tlelste 15 auf eine gemeinsame Sammelleitung 16 gegeben, die über einen'Widerstand 17 mit zwei parallel geschalteten Dioden 18 an Masse liegt-s-= Die Nachlade-, Schreib-, ües-e-Transistoren sind genauso wie in Fig.l mit T2 und T3 bezeichnet. Ihre Kollektoren sind über die Sammelschienen 19 wieder mit einem niehtdargestellten'Abfühl- oder__ Leseverstärker verbunden. Die Emitter der beiden Trahslstorja-^2, und T3 sind jeweils mit dem entsprechenden äußeren Emitter der Speicherzellentransistoren ΤΓ und T4 verbunden und weiter mit dem Kollektor der Transistoren T5 bzw. T6, deren Emitter jeweils über eine Sammelleitung mit Masse verbunden sind. Zwischen den beiden Transistoren T5 und T6 ist ein weiterer Transistor T7 angeordnet, dessen Basis einmal mit seinem Kollektor verbunden ist und zum an* deren mit den Basen der beiden genannten Transistoren T5 und T6. Am Kollektor des Transistors T7 ist der Bitdekoder 14 angeschlossen^ df^r seinerseits eingangsseitig mit dem Phasenteiler 13 verbunden ist, an dessen Eingang die vierstellige Bitadresse liegt. Die Transistoren T5,T6 und T7 sind gemäß der Darstellung in Fig, I als Stromsenke anzusehen, die einmal zur Adressierung der Speicherzellen dienen und zum anderen zunt Nachladen nach einem Lesezyklus benützt werden, da sieh hier das;Bit-Leitungspotential nur unwesentlicli erhöht und somit sich ein gesonderter Nachladezyklus über die Transistoren T2 und T3 erübrigt. Dieser Vorgang wird noch nä-

Docket GE 969 017; GE 86β 102 109831/1867

her bei der Beschreibung des Nachladezyklus beschrieben. Um die beiden Transistoren T2 und T3, die sowohl zum Schreiben, Lesen als auch zum Nachladen dienen, ansteuern zu können, ist deren Basis über zv/ei in Reihe geschaltete Dioden und einen Widerstand 22 mit Masse verbunden., Zwischen den beiden Dioden 20 und 21 sind die beiden Transistoren T8 und T9 angeschlossen, deren Emitter mit Masse verbunden ist und an deren Basen das Lese/Schreib-Signal für die binäre Null bzw. für die binäre Eins liegt. Der untere Potentialzustand sowohl des Eins- als auch des Null-Signals dient zum Steuern des Lesezyklus und der obere Potentialzustand der genannten Signale dient zur Steuerung des Schreibzyklus.

Wie schon erwähnt, wird bei bekannten Speichern ein wesentlicher Teil der Zugriffszeit und der Zykluszeit durch das Auf- und Entladen der schädlichen Bitleitungskapazitäten und durch die"erste Stufe des Abfühlverstärkers bestirrnt. Diese Verzögerungen werden im vorliegenden im wesentlichen uadurch verringert, daß die Bitleitungen durch die besonderen Nachladeschaltkreise auf das Lesepotential gebracht werden und dadurch, daß diese Spannung während des Lesezyklus möglichst konstant gehalten wird. Um dies zu erreichen, wird mit Hilfe der Referenzspannung VRO bzw. VRl an den Basen der Transistoren T2 und T3 die Bitleitung auf Lesespannung gehalten. Die Transistoren T2 und T3 führen dabei den gleichen Strom I wie die Senken I₁ und I„ in Fig. 1. In Fig. 3 sind die Transistoren T2, T3, T5, T6 und T7 so oft vorhanden, wie Bit-Leitungspaare auszuwählen sind. Die Referenzspannungen V_R„, V und V „, die Schreibtreiber und die nichtdargestellten Abfühlverstärker werden pro Speicherebene hingegen nur einmal benötigt. Wie bereits erwähnt, werden die in Fig. 1 dargestellten Stromquellen oder -senken I₁ bzw. I₂ in Fig. 2 durch die Transistoren T5, T6, T7 und die Widerstände R3, die mit Masse verbunden sind, gebildet. Gesteuert durch den Dekoder 14 wird über den Transistor T7 und den zugehörigen Widerstand R3 ein Potential definiert, das den Em.ltterstrom der Transistoren T5 und T6 bestimmt (T5, T6 und T7 führen gleichen Strom). Die Kollektorspannung der Transistoren T5 und TG wird durch die Referenzspannungen V* und V₁₃₁ an der jeweiligen Basis der Transistoren T₂ und T₃ bestimmt. Diese werden so gewählt, daß die Bit-Leitungen auf ein Potential aufgeladen werdön, das ein klein wenig

109831/1867

BAD

unterhalb des Potentials liegt, das die inneren Emitter der Spei-, eherzellentransistoren während der Adressierung erreichen. Um die Wirkungsweise der Schaltung nach Fig.. 3 näher zu erläutern, wird im nachfolgenden der Lese-, Schreib- und Nachladezyklus beschrieben. / Der Lesezyklus:\ .

Es wird angenommen, daß an den Eingängen des Dekoders 14 die Adressen anliegen und somit in den adressierten Transistor Tl, Strom eingeprägt wird. Die mit dem adressierten Transistor T7 verbundenen Transistoren T5 und T-6 führen jetzt den gewünschten Lesestrom. Der Kollektorstrom der beiden Transistoren T2 und T3 ist gleich, und die Bit leitungen sind in diesem Beispiel- auf 1,2 Volt aufgeladen·. In der Zwischenzeit wurde durch die an den Eingängen des Phasenteilers 11 anliegende Airesse über den Wortdekoder 12 eine Wortleitung intferhalb der Speicherebene 10 ausgewählt, und die Spannungen an den inneren Emittern der Transistoren Tl und T4 der zu dieser Wortleitung gehörenden Speicherzellen SP steigen an. Sobald 1,2 Volt erreicht werden, liefert die im Eir-Zustand befindliche Seite einer Speicherzelle SP Strom in die entsprechende Bitleitung, und der Strom in dem Transistor T2 oder T3 nimmt entsprechend ab. Hingegen bleibt der Strom der Transistoren T5 und T6 konstant. Bei entsprechender Dimensionierung der Bitleitungs-Widerstände bewirkt der Strom von einer Zelle SP, daß der Kollektorstrom des Transistors T2 oder T6 zu.Null gebracht wird. Danach wird die Spannung der einen Bit leitung steigen und zwar--bis auf 1,4 Volt, da, dann die Dioden 18 den Spannungsanstieg an den inneren Emittern der Transistoren Tl und T.4 "einer Speicherzelle SP begrenzen. ·

Der Schreibzyklus:

Der Schreibzyklus verläuft analog dem Lesezyklus, nur wird hier abhängig davon, ob eine Eins oder eine Null geschrieben werden soll, entweder der Transistor T8 oder der Transistor T9 gesättigt. Die Transistoren T2 bzw.. T3 werden ausgeschaltet, wodurch der Strom nur noch von der Speicherzelle SP selbst geliefert werden kann. Die Kollektor spannung der Transistoren T5 bzw, T6 sinkt dann,soweit ab, daß die Speicherzelle schaltet, d,)i. daß die Information eingeschrieben wird, ".""■_ -

Docket GE 969 017; GE 060 102

109 831/186 7

Nachlade-Zyklus:

Nach einem erfolgten Schreibzyklus werden die Bitleitungen mit Hilfe der Transistoren T2 und T3, die praktisch als Emitterfolger geschaltet sind und damit sehr schnell arbeiten, nachgeladen.

Nach einem Lesevorgang hingegen ist ein Nachlade-Zyklus nicht erforderlich, da sich das Bitleitungs-Potential nur unwesentlich erhöht. Das Einschalten der Transistoren T5 bzw. T6 im nachfolgenden Lesezyklus erfolgt schneller als das Adressieren des neuen Wortes. Während dieser Zeit wird die geringfügige überladung der Bitleitung über die Stromsenken I. bzw. I₂ (Fig. 1) entladen.

Wie sich aus Fig. 3 und der obigen Beschreibung ergibt, wurde durch die Anwendung des Strom-Schalter-Prinzips neben den schon beschriebenen Vorteilen auch der Dekoderaufwand erheblich verringert. Außerdem äußern sich die Toleranzen sowohl in den Widerständen als auch in den VeTSorgungsspannungen praktisch nur in einem größeren oder kleineren Überschuß "Strom" in den Dioden 18, der die Wirkungsweise nicht nachteilig beeinflußt.

Docket GE 969 017; GE 868 102

109831/1867

Claims (5)

1. PAT EN T A .N S P RÜ C H E

   .1.. Speicheranordnung mit in Kreuzungspunkten von Zeilen und Spalten angeordneten symmetrisch aufgebauten bistabile' Kippschaltungen, die mindestens' zwei kreuzgekoppelte Multi-Emittertransistoren gleichen Leitfähigkeits-Typs aufweisen, dadurch gekennzeichnet, daß die entsprechenden Emitter aller Speicherzellentransistoren einer Spalte oder Zeile mit dem Emitter eines Transistors verbunden sind, der als Lese- und Nachladeverstärker dient, und

   indem an einer Steuerelektrode dieses Transistors eine Referenzspannung anliegt, die das Bitleitungspotential festlegt, und der außerdem als Schreibschalter dient, indem die anliegende Referenzspannung auf einen anderen Pegel gebracht wird, so daß das Bitleitungspo'tential soweit verändert wird, daß ein Einschreiben erfolgt.
2. 2. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Potentialpegeländerung auf der Bitleitung beim Einschreiben durch Stromfluß über eine Stromsenke erfolgt. ■ . , .
3. 3. Speicheranordnung nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß die Referenzspannung an der Steuerelektrode der entsprechenden Transistoren beim Schreiben so festgelegt ist, daß das Potential auf der Bitleitung festgehalten wird, um ein Einschreiben in die halb ausgewählten Zellen zu verhindern.
4. 4. Speicheranordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Speicherzellentransistoren und die Transistoren, die sowohl zum Lesen, Schreiben als auch zum Nachladen dienen als bipolare Transistoren ausgeführt sind. »
5. 5. Speicheranordnung nach den Ansprüchen 1 bis 4, dadurch gekennzeichnet, daß die Bitleitungen mit einem Transistor abgeschlossen sind, der sowohl zum Lesen, Einschreiben als auch zum Nachladen dient und daß die Kollektoren der beiden kreuzgekoppelten Multi-Emittertransistoren mit einer Wortleitung des Speichers verbunden sind und die beiden inneren Emitter der Transistoren

   Docket GE 969 017; GE 868 102 109831/186 7 w_V ,- v_;i, ...

   mit der anderen Wortleitung verbunden sind, die über eine Dioden-Widerstands-Kombination abgeschlossen ist.

   er "Cp 017,· r.rc 8Π8 102 109831/1867

   Lee rs e i te