DE2333381A1

DE2333381A1 - Schaltungsanordnung zum pegelanheben auf bit/leseleitungen

Info

Publication number: DE2333381A1
Application number: DE19732333381
Authority: DE
Inventors: Nicholas Michael Donofrio; Douglas Wayne Kemerer
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1972-07-05
Filing date: 1973-06-30
Publication date: 1974-01-24
Also published as: US3789243A; DE2333381B2; DE2333381C3; IT987425B; CA1012654A; FR2191196A1; JPS4952936A; JPS5524197B2; FR2191196B1; GB1369767A

Description

Böblingen, den 29. Juni 1973 ko-sn

Anmelderin: International Business Machines

Corporation, Armonk, N. Y. 1O5O4

Amtliches Aktenzeichen: Neuanmeldung Aktenzeichen der Anmelderin: FI 971 121

Schaltungsanordnung zum Pegelanheben auf Bit/Leseleitungen

Die Erfindung bezieht sich auf eine Schaltungsanordnung zum Pegelanheben auf Bit/Leseleitungen monolithischer Speicher, deren Speicherzellen mit Leseverstärkern und Bittreibern verbunden sind, welch letztere binäre Informationen durch Anlegen einer Potentialdifferenz an ein Paar Bit/Leseleitungen in die Speicherzellen einschreiben.

Die Verwendung von Feldeffekttransistoren in monolithischen Speichern ist allgemein bekannt. Da im Zuge des steigenden Bedarfes an Speicherkapazität die Gesamtgröße monolithischer Speicher mit Feldeffekttransistoren zunimmt, wächst damit auch die Kapazität der langer v/erdenden Bit/Leseleitungen. Bei Bittreibe r/Les everstärker-Sch al tungs anordnungen hängt die für die notwendige Wiederaufladung der Bit/Leseleitungen aufzuwendende "Erholungszeit" von der RC-Zeitkonstante ab, in die auch die Impedanz des Leseverstärkers eingeht. Die Erholungszeit nach einem SchreibVorgang erhöht sich daher wesentlich mit wachsender Speichergröße. Diese Einschränkung erhöht die Zykluszeit des Speichers übermäßig.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung der eingangs genannten Art zu erstellen, mittels der die Zykluszeit in monolithischen Speichern wesentlich verringert wird.

309884/1078

Weiterhin soll der bei einer Schreiboperation niedrige Pegel der Bit/Leseleitungen eines Speichers schnellstmöglich aktiv wieder angehoben werden. Schließlich soll die aktive Begelanheb-Schaltungsanordnung, im folgenden Pegelanhebschaltung genannt, eine möglichst geringe Anzahl von Schaltungselementen aufxreisen.

Diese Aufgabe wird dadurch gelöst, daß ein direkt durchschaltbarer Spannungspfad zwischen einer Potentialquelle und der beim Einschreiben angesteuerten einen der beiden Bit/Leseleitungen vorgesehen ist, derart, daß unmittelbar nach dem Einschreiben einer Information in eine Speicherzelle der beim Einschreiben niedrige Pegel der angesteuerten einen der beiden Bit/Leseleitungen wieder angehoben wird, und daß das Durchschalten des Potentials der Potentialquelle auf die zum Einschreiben verwendete Bit/Leseleitung unter der Steuerung des Bittreibers erfolgt.

Damit wird der Vorteil einer wesentlichen Verringerung der Zykluszeiten monolithischer Speicher bei minimalem Aufwand an Schaltungselenenten erzielt.

Die Erfindung wird anhand der Zeichnung im einzelnen erläutert.

Die Figur zeigt schematisch die erfindungsgemäße Schaltungsan-, Ordnung, die in den Leseverstärker/Bittreiber eines monolithischen Speichers eingebaut ist.

Die Pegelanhebschaltung 100 ist erfindungsgemäß zwischen den Bittreiber und die Bit/Leseleitunqen geschaltet, die zu der nicht dargestellten Schnittstellenschaltung der aus FETs aufgebauten Speicherzelle 10 mit den aus bipolaren Transistoren bestehenden Ansteuerungskreisen führen. Die Pegelanhebschaltung 100 enthält Transistoren TlOl und T102, deren Kollektoren mit dem Potential + Vl verbunden sind. Die Basen von TlOl und T102 sind ebenfalls verbunden und liegen über eine Impedanz, die durch den Widerstand R103 dargestellt ist, ebenfalls an dem Potential + Vl. Die zusammengesehalteten Basen sind weiterhin mit dem Kollektor des

FI 971 121

309884/1078

Transistors T14 verbunden. Der Emitter von TlOl ist mit der als B/SO gekennzeichneten Bit/Leseleitung 0 und der Emitter von T102 mit der als B/Sl gekennzeichneten Bit/Leseleitung 1 verbunden. Der übrige Teil der Schaltungsanordnung der Figur gehört zu dem Leseverstärker/Bittreiber und wird daher hier nicht näher erläutert.

An dieser Stelle empfiehlt es sich, zum besseren Verständnis des Wesens der Erfindung die Schaltungsanordnung der Figur einmal nicht aus der Sicht der Pegelanhebschaltung 100 und unter Nichtbeachtung derselben kurz zu beschreiben. Das Einschreiben von Daten in und Auslesen aus der Speicherzelle 10 erfolgt durch Steuern und Prüfen der Potentiale und Ströme auf .der Wortleitung W/L und den Bit/Leseleitungen B/SO und B/Sl. Die vorliegende Erfindung bezieht sich nicht auf die Steuerung des Potentials der Wortleitung W/L wie auch nicht auf den Aufbau der Speicherzelle 10 einschließlich der Schaltungsanordnung für die Schnittstelle, welches daher nicht näher erläutert wird.

Der Leseverstärker 12 ist in Blockform dargestellt, da Einzelheiten davon ebenfalls nicht Teil der Erfindung sind. Es genügt die Feststellung, daß der Leseverstärker 12 keine Pegelanhebschaltungen irgendwelcher Art enthält. Um jede der beiden mit dem Leseverstärker 12 verbundenen Bit/Leseleitungen auf einen oberen Pegel anzuheben, muß daher die Impedanz des Leseverstärkers zusammen mit der kapazitiven Last der Speicherzelle 10 in Betracht gezogen werden. Es ist zu bemerken, daß die Speicherzelle 10 nicht notwendigerweise aus nur einer einzigen Zelle besteht, sondern vielmehr ist eine-gesamte Zellenzeile mit den Bit/Leseleitungen B/SO und B/31 verbunden. Beim Anheben "jeder Bit/Leseleitung von einem unteren auf einen oberen Pegel ergeben daher die Impedanzen der Potentialquelle + Vl, des Leseverstärkers 12 und der kapazitiven Last der Speicherzellen 10 eine Impulsanstiegszeit, die von der ROßeitkonstante bestimmt wird.

Wenn in die Speicherzelle 10 keine Daten eingeschrieben oder daraus FI 971 121

30988A/1078

ausgelesen werden, haben die Potentiale an den Leitungen B/SO und B/Sl im wesentlichen gleiche Größe. Während des Lesezyklus sind die Potentiale im wesentlichen ebenfalls gleich, wobei das Lesen auf der Feststellung eines Stromes oder einer sehr kleinen Spannungsdifferenz beruht. Beim Schreiben werden jedoch die Potentiale der Leitungen B/SO und B/Sl über die Steuerung der Leitfähigkeit der Transistoren T6 und T7 verändert. Das Leiten von T6 oder T 7 wird von dem aus den Transistoren T8 bis T14 bestehenden Bittreiber festgestellt. Der Bittreiber besteht hier im wesentlichen aus einem ersten Stromübernahmeschalter mit den Transistoren T8 bis TlO und aus einem zweiten Stromübernahmeschalter mit den Transistoren T12 bis T14, die beide durch den Transistor TIl kreuzgekoppelt sind.

Im Ruhezustand der Zelle und beim Auslesen von Daten aus der Zelle werden die Transistoren T6 und T7 durch das Leiten einer der Transistoren T8 bis TlO und einer der Transistoren T12 bis T13 in jedem dieser Stromübernahmeschalter im nichtleitenden Zustand gehalten. Dadurch werden die Basis-Emitteranschlüsse der Transistoren T6 und T7 vorgespannt, so daß die Transistoren T6 und T7 ausgeschaltet bleiben und daher nicht leiten.

Es sei angenommen, daß eine binäre "0" in die Zelle eingeschrieben werden soll. Dann wird ein Dl-Impuls, der ein Impuls mit niedrigem Pegel ist und damit anzeigt, daß eine binäre "0" gespeichert werden soll, und ein CLS-Impuls, der ein Taktimpuls mit niedrigem Pegel ist, zuerst an die Transistoren T8, T9 und T12 gelegt, wodurch diese Transistoren ausgeschaltet werden und die Transistoren TlO und T13 eingeschaltet bleiben. Einige Zeit danach wird ein Schreibimpuls an die Transistoren TlO und T13 gelegt, wodurch die Transistoren TlO und T13 ausgeschaltet werden. Wenn der Transistor TlO ausschaltet, fließt der Strom der aus dem Widerstand RIl und der Spannungsquelle -V2 bestehenden Stromquelle durch den Transistor TIl, so daß dieser leitet, während die Transistoren T8, T9, TlO, T12 und T13 ausgeschaltet bleiben. Damit kann das Potential der Basis des Transistors T6 auf einen Wert ansteigen,

FI 971 121

30988 4/1078

welcher durch das Potential der Potentialquelle +Vl und die Größe des Widerstandes R9 bestinant wird, wodurch dann der Transistor T6 leitend wird. Zur gleichen Zeit wird der Transistor T7 durch das Leiten des Transistors TIl ausgeschaltet gehalten. Damit ist die Voraussetzung für das Schreiben einer "0" in die Speicherzelle erfüllt.

Beim Schreiben einer binären "1" in die Speicherzelle läuft der gleiche Vorgang ab, außer, daß an die Basis des Transistors T8 kein Dl-Impuls niedrigen, sondern hohen Pegels gelegt wird. Zuerst wird ein CLS-Impuls an die Basis der Transistoren T9 und T12 gelegt, wodurch diese ausgeschaltet werden. Danach wird ein Schreibimpuls niedrigen Pegels an die Basen der Transistoren TlO und Tl3 gelegt. Dadurch bleiben die Transistoren T8 und Tl4 leitend, wohingegen die Transistoren T9, TlO, TIl, T12 und T13 zum Nichtleiten vorgespannt werden. Das Leiten des Transistors T8 bedeutet, daß der Transistor T6 zum Nichtleiten vorgespannt wird, da das Potential an der Basis des Transistors T6 niedrig genug ist, um den Transistor T6 ausgeschaltet zu halten. Zur gleichen Zeit kann der Transistor T7 leiten, da alle mit seiner Basis verbundenen Transistoren TIl, T12 und T13 ausgeschaltet sind. Damit kann ein Potential, dessen Höhe von der Potentlalquelle Vl und der Größe des Widerstandes RIO bestimmt wird, den Transistor T7 leitend vorspannen. Damit ist die Voraussetzung zum Schreiben einer "1" in die Speicherzelle erfüllt. Die Zuordnung einer binären "0" bzw. "1" zu hohen bzw. niedrigen Signalpegeln ist natürlich willkürlich.

Es wird darauf hingewiesen, daß. die Eingangsklemmen CLS, SCHRB, V REF und -V2 tatsächlich gemeinsame Anschlußklemmen sind. Es wird ferner darauf hingewiesen, daß beide Transistoren TlOl und T102 in der Pegelanhebschaltung 100 immer dann ausgeschaltet sind, wenn die Leitung 104 auf niedrigem Pegel gehalten wird. Es ist auch ersichtlich, daß bei ausgeschaltetem Transistor TlOl und T102 die Pegelanhebschaltung 100 keinen Einfluß auf den Rest der Schaltungsanordnung hat. Schließlich hat die Leitung 104 immer

FI 971 121

309884/1G78

- 6 dann einen niedrigen Pegel, wenn Tl4 eingeschaltet ist.

Sobald entweder die CLS oder die SCHRB-Eingänge wieder einen hohen Pegel haben_f werden T12 und/oder T13 leitend und schalten T14 ab. Dadurch wird erfindungsgemäß einer der Transistoren TlOl oder T102 eingeschaltet. Abhängig davon, ob in der vorhergehenden Schreiboperation entweder die Leitung B/SO oder B/Sl auf einen niedrigen Pegel gebracht wurde, bewirkt ein geeignetes Basis-Emitter-Spannungsdifferential, daß einer der'Transistoren TlOl oder T102 leitend wird und die zugehörige Bit/Leseleitung sich erholt, d.h. wieder aufgeladen wird, indem sie direkt an das Potential +Vl gelegt wird. Musterwerte für die Potentiale und Bauelemente sind wie folgt:

-V2 = minus 3 Volt

^VREF ⁼ ° ^VoIt' ^{V1 =} positive 3 Volt

R9 = RIO = ungefähr 2k Ohm R103 = ungefähr 2k Ohm

Die Widerstände in den verschiedenen Basisstromkreisen haben Werte von ungefähr 100 Ohm. Diese Widerstände sind basisstabilisierende Widerstände und vermitteln in dem verwendeten Emitterfolge/Stromübernahmeschalter größere Stabilität und größere Festigkeit gegen Störgeräusche.

Es ist somit ersichtlich, daß die aktive Pegelanhebschaltung 1OO unmittelbar nach dem Abschluß des Schreibzyklus erregt wird, um den niedrigen Pegel der Bit/Leseleitung wieder auf seinen hohen Pegel zu bringen. Weiterhin wurde gezeigt, daß die aktive Pegelanhebschaltung 100 während des Schreibzyklus vollständig ausgeschaltet ist und den Rest der Schaltungsanordnung nicht beeinflußt. Dabei ist zu erwähnen, daß die Pegelanhebschaltung ebenfalls abgeschaltet ist. Bei einer Leseoperation erhalten die Transistoren TlO und T13 Impulse mit hohem Pegel. Dadurch werden TlO und T13 eingeschaltet, wodurch wiederum T6 und T7 ausgeschaltet gehalten werden. Damit wird das Potential der Bit/Lese-

FI 971 121

309884/1078

_ 7 —

leitungen auf einem hohen Pegel gehalten. Obwohl T14 ausgeschaltet ist und damit die Basen von TlOl und T102 sich auf einem hohen Pegel befinden, können sie wegen des hohen Pegels der Bit/Leseleitungen nicht leitend werden, da das Potential an ihren Emittern größer oder gleich +Vl minus V, jedes dieser Transistoren ist.

Die aktive Pegelanhebschaltung 100 wird daher sowohl während einer Lese- als auch einer Schreiboperation im ausgeschalteten Zustand gehalten und beeinflußt somit den Rest der Schaltungsanordnung nicht. Während der Schreiberholungszeit unmittelbar nach einem Schreibzyklus wird jedoch einer der Transistoren TlOl oder T102 leitend gemacht, wodurch die entsprechende hochkapazitive Bit/ Leseleitung über die direkte Verbindung mit der Potentialquelle +Vl über den Transistor wieder auf einen hohen Pegel aufgeladen wird.

Schließlich ist darauf hinzuweisen, daß die Transistoren TlOl und T1O2 nicht iri die Sättigung kommen können. Da T14 ausgeschaltet sein muß, damit TlOl oder T102 im leitenden Zustand sein kann, fließt während dieser Zeit im wesentlichen kein BasIsstrom, so daß jeder der beiden Transistoren in der Pegelanhebschaltung 1OO daher in wesentlichen als Diode wirkt und damit eine Sättigung ausschließt.

^{FI 971 121} 30 9884/1078

Claims

P A ^Ei? T A H SPRUCH E

IJ Schaltungsanordnung zum Pegelanheben auf Bit/Leseleitungen monolithischer Speicher, deren Speicherzellen r±t Leseverstärkern und Bittreibern verbunden sind, v/elch letztere binäre Informationen durch Anlegen einer Potentialdifferenz an ein Paar 3it/Leseleitungen in die Speicherzellen einschreiben, dadurch gekennzeichnet, daß ein direkt clurchschaltbarer Spannungspf ad .zwischen einer Potentialquelle (+ Vl) und der beim Einschreiben angesteuerten einen der beiden Bit/Leseleitungen (B/SO bzw. B/Sl) vorgesehen ist, derart, daß unmittelbar nach dem Einschreiben einer Information in eine Speicherzelle (10) der beim Einschreiben niedrige Pegel der angesteuerten einen der beiden Bit/Leseleitungen {B/SO bzw. B/Sl) wieder angehoben wird, und daß das Durchschalten des Potentials der Potentialquelle (+ Vl) auf die zum Einschreiben verwendete Eit/Leseleitung (B/SO bzw. B/Sl) unter der Steuerung des Bittreibers <T8 bis T14) erfolgt.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Spannungspfad aus einem leitenden von zwei Transistoren (TlOl bzw. T102) besteht, deren Kollektoren mit der Potentialquelle (+ Vl), deren einer Emitter rät der einen Bit/Leseleitung (z.B. B/SO) , deren anderer Emitter mit der anderen Bit/Leseleitung (z.B. B/Sl), und deren Basen untereinander und einerseits über eine Leitung (104) mit dem Bittreiber (T8 bis T14) direkt, andererseits über einen Widerstand (R103) mit der Potentialquelle (+ Vl) und ebenfalls mit dem. Bittreiber (T8 bis T14) verbunden sind.

^FI971121 309884/1078

BAD ORIGINAL