DE2333381B2 - Schaltungsanordnung zum Pegelanheben auf Bit/Leseleitungen - Google Patents

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zum Pegelanheben auf Bit/Leseleitungen monolithischer Speicher, deren Speicherzellen mit Leseverstärkern und Bittreibern verbunden sind, welch letztere binäre Informationen durch Anlegen einer Potentialdifferenz an ein Paar Bit/Leseleitungen in die Speicherzel- 4^r> len einschreiben.

Die Verwendung von Feldeffekttransistoren in monolithischen Speicher ist allgemein bekannt Da im Zuge des steigenden Bedarfs an Speicherkapazität die Gesamlgröße monolithischer Speicher mit Feldeffekt- « transistoren zunimmt, wächst damit auch die Kapazität der länger werdenden Bit/Leseleitungen. Bei Bittreiber/ Leseverstärker-Schaltungsanordnungen hängt die für die notwendige Wiederaufladung der Bit/Leseleitungen aufzuwendende »Erholungszeit« von der ÄC-Zeitkon· v> statue ab, in die auch die Impedanz des Leseverstärkers eingeht. Die Erholungszeit nach einem Schreibvorgang erhöht sich daher wesentlich mit wachsender Speichergröße. Diese Einschränkung erhöht die Zykluszeit des Speichers übermäßig.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung der eingangs genannten Art zu erstellen, mittels der die Zykluszeit in monolithischen Speichern wesentlich verringert wird.

Weiterhin soll der bei einer Schreiboperation μ niedriger Pegel der Bit/Leseleitungen eines Speichers schnellstmöglich aktiv wieder angehoben werden. Schließlich soll die aktive Pegelatsheb-Schaltungsanordung, im folgenden Pegelanhebschaltung genannt, eine möglichst geringe Anzahl von Schaltungselementen aufweisen.

Diese Aufgabe wird dadurch gelöst, daß ein direkt durchschaltbarer Spannungspfad zwischen einer Potentialqueile und der beim Einschreiben angesteuerten einen der beiden Bit/Leseleitungen vorgesehen ist, derart, daß unmittelbar nach dem Einsekreiben einer Information in eine Speicherzelle der beim Einschreiben niedrige Pegel der angesteuerten einen der beiden Bit/Leseleitungen wieder angehoben wird, und daß das Durchschalten des Potentials der Potentialquelle auf die zum Einschreiben verwendete Bit/Leseleitung unter der Steuerung des Bittreibers erfolgt

Damit wird der Vorteil einer wesentlichen Verringerung der Zykluszeiten monolithischer Speicher bei minimalem Aufwand an Schaltungselementen erzielt

Die Erfindung wird anhand der Zeichnung im einzelnen erläutert

Die Figur zeigt schematisch die erfindungsgemäße Schaltungsanordnung, die in den Leseverstärker/Bittreiber eines monolithischen Speichers eingebaut ist

Die Pegelanhebschaltung 100 ist erfindungsgemäß zwischen den Bittreiber und die Bit/Leseleitungen geschaltet, die der nicht dargestellten Schnittstellenschaltung der aus FETs aufgebauten Speicherzelle 10 mit den aus bipolaren Transistoren bestehenden Ansteuerungskreisen führen. Die Pegelanhebschaltung 100 enthält Transistoren TlOl und 7102, deren Kollektoren mit dem Potential + Vl verbunden sind. Die Basen von TlOl und Π02 sind ebenfalls verbunden und liegen über eine impedanz, die durch den Widerstand R103 dargestellt ist, ebenfalls an dem Potential + Vl. Die zusammengeschalteten Basen sind weiterhin mit dem Kollektor des Transistors 714 verbunden. Der Emitter von TlOl ist mit der als B/SO gekennzeichneten Bit/Leseleitung 0 und der Emitter von 7102 mit der als B/Si gekennzeichneten Bit/Leseleitung 1 verbunden. Dtt übrige Teil der Schaltungsanordnung der Figur gehört zu dem Leseverstärker/Bittreiber und wird hier nicht näher erläutert.

An dieser Stelle empfiehlt es sich, zum besseren Verständnis des Wesens der Erfindung die Schaltungsanordnung der Figur einmal nicht aus der Sicht der Pegelanhebschaltung 100 und unter Nichtbeachtung derselben kurz zu beschreiben. Das Einschreiben von Daten in und Auslesen aus der Speicherzelle 10 erfolgt durch Steuern und Prüfen der Potentiale und Ströme auf der Wortleitung W/L und den Bit/Leseleitungen B/SO und θ/51. Die vorliegende Erfindung bezieht sich nicht auf die Steuerung des Potentials der Wortleitung W/L wie auch nicht auf den Aufbau der Speicherzelle 10 einschließlich der Schaltungsanordnung für die Schnittstelle, welches daher nicht näher erläutert wird.

Der Leseverstärker 12 ist in Blockform dargestellt, da Einzelheiten davon ebenfalls nicht Teil der Erfindung sind. Es genügt die Feststellung daß der Leseverstärker 12 keine Pegelanhebschaltungen irgendwelcher Art enthält. Um jede der beiden mit dem Leseverstärker 12 verbundenen Bit/Leseleitungen auf einen oberen Pegel anzuheben, muß daher die impedanz des Leseverstärkers zusammen mit der kapazitiven Last der Speicherzelle 10 in Betracht gezogen werden. Es ist zu bemerken, daß die Speicherzelle 10 nicht notwendigerweise aus nur einer einzigen Zelle besteht, sondern vielmehr ist eine gesamte Zellenzeile mit den Bit/Leseleitungen B/SO und B/S X verbunden. Beim Anheben jeder Bit/Leseleitung von einem unteren auf einen oberen

Pegel ergeben daher die Impedanzen der Potentialquel-Ie + Kl, des Leseverstärkers 12 und der kapazitiven Last der Speicherzellen 10 eine Impulsanstiegszeit, die von der #C-Zeitkonstante bestimmt wird.

Wenn in die Speicherzelle 10 keine Daten eingeschrieben oder daraus ausgelesen werden, haben die Potentiale an den Leitungen B/SO und B/Si im wesentlichen gleiche Grolle. Während des Lesezyklus sind die Potentiale im wesentlichen ebenfalls gleich, wobei das Lesen auf der Feststellung eines Stromes oder einer sehr kleinen Spannungsdifferenz beruht. Beim Schreiben werden jedoch die Potentiale der Leitungen B/SO und B/Si über die Steuerung der Leitfähigkeit der Transistoren T6 und Tl verändert Das Leiten von T6 oder Tl wird von dem aus den Transistoren TS bis T14 bestehenden Bittreiber festgestellt Der Bittreiber besteht hier im wesentlichen aus einem ersten Stromübernahmeschälter mit den Transistoren T8 bis TiO und aus einem zweiten Stromübernahmeschalter mit den Transistoren T12 bis TH, die beide durch den Transistor TIl kreuzgekoppelt sind.

Im Ruhezustand der Zelle und beim Auslesen von Daten aus der Zelle werden die Transistoren T6 und Tl durch das Leiten einer der Transistoren TS bis TlO und einer der Transistoren 7Ί2 bis 7*13 in jedem dieser Stromübernahmeschalter im nichtleitenden Zustand gehalten. Dadurch werden die Basis-Emitteranschlüsse der Transistoren T6 und Tl vorgespannt so daß die Transistoren T6 und TJ ausgeschaltet bleiben und jo daher nicht leiten.

Es sei angenommen, daß eine binäre »0« in die Zelle eingeschrieben werden soll. Dann wird ein Dl-Impuls, der ein Impuls mit nierigem Pegel ist und damit anzeigt, daß eine binäre »0« gespeichert werden soll, und ein t^r> CLS- Impuls, der ein Taktimpuls mit niedrigem Pegel ist, zuerst an die Transistoren TS, T9 und T12 gelegt, wodurch diese Transistoren ausgeschaltet werden und die Transistoren TlO und T13 eingeschaltet bleiben. Einige Zeit danach wird ein Schreibimpuls an die Transistoren TlO und T13 gelegt, wodurch die Transistoren TlO und T13 ausgeschaltet werden. Wenn der Transistor TlO ausschaltet, fließt der Strom der aus dem Widerstand /711 und der Spannungsquelle — V 2 bestehenden Stromquelle durch den Transistor TU, so daß dieserieitet, während die Transi&ioren TS, T9, TlO, T12 und T13 ausgeschaltet bleiben. Damit kann das Potential der Basis des Transistors T6 auf einen Wert ansteigen, welcher durch das Potential der Potentialquelle + Vl und die Größe des Widerstandes R9 so bestimmt wird, wodurch dann der Transistor T6 leitend wird. Zur gleichen Zeit wird der Transistor Tl durch das Leiten des Transistors TlI ausgeschaltet gehalten. Damit ist die Voraussetzung für das Schreiben einer »0« in die Speicherzelle erfüllt. v>

Beim Schreiben einer binären »I«in die Speicherzelle läuft der gleiche Vorgang ab, außer, daß an die Basis des Transistors TS kein Dl-Impuls niedrigen, sondern hohen Pegels gelegt wird. Zuerst wird ein CLS-Impuls an die Basis der Transistoren T9 und T12 gelegt, mi wodurch diese ausgeschaltet werden. Danach wird ein Schreibimpuls niedrigen Pegels an die Basen der Transistoren TlO und T13 gelegt. Dadurch bleiben die Transistoren TS und T14 leitend, wohingegen die Transistoren T9, TlO, TIl, T12 und T13 zum c. Nichtleiten vorgespannt werden. Das Leiten des Transistors TS bedeute , daß der Transistor T6 zum Nichtleiten vogespannt wird, da das Potential an der Basis des Transistors 7*6 niedrig genug ist, um den Transistor 7"6 ausgeschaltet zu halten, Zur gleichen Zeit kann der Transistor TJ leiten, da alle mit einer Basis verbundenen Transistoren TH, Ti2 und T13 ausgeschaltet sind Damit kann ein Potential, dessen Höhe von der Potentialquelle Vi und der Größe des Widerstandes R10 bestimmt wird, den Transistor Tl leitend vorspannen. Damit ist die Voraussetzung £um Schreiben einer »1« in die Speicherzelle erfüllt Die Zuordnung einer binären »0« bzw. »1« zu hohen bzw. niedrigen Signalpegeln ist natürlich willkürlich.

Es wird darauf hingewiesen, daß die Eingangsklemmen CLS, SCHRB, VREF und - V2 tatsächlich gemeinsame Anschlußklemmen sind. Es wird ferner darauf hingewiesen, daß beide Transistoren TlOl und T102 in der Pegelanhebschaltung 100 immer dann ausgeschaltet sind, wenn die Leitung, 104 auf niedrigem Pegel gehalten wird. Es ist auch ersichtlich, daß bei ausgeschaltetem Transistor TlOl und T102 die Pegelanhebschaltung 100 keinen Ei'-Huß auf den Rest der Schaltungsanordnung hat SccUeBüch hat die Leitung 104 immer dann einen niedrigen Pegel, wenn T14 eingeschaltet ist

Sobald entweder die CLS oder die SCHRB- Eingänge wieder einen hohen Pegel haben, werden T12 und/oder T13 leitend und schalten T14 ab. Dadurch wird erfindungsgemäß einer der Transistoren TlOl oder T102 eingeschaltet Abhängig davon, ob in der vorhergehenden Schreiboperation entweder die Leitung B/SO oder B/Si auf einen niedrigen Pegel gebracht wurde, bewirkt ein geeignetes Basis-Emitter-Spannungsdifferential, daß einer der Transistoren TlOl oder T102 leitend wird und die zugehörige Bit/Leseleitung sich erholt, d. h. wieder aufgeladen wird, indem sie direkt an das Potential +H gelegt wird. Musterwerte für die Potentiale und Bauelemente sind wie folgt:

-V2 = minus 3 Volt

Vref = 0 Volt, V1 = positive 3 Voll

R9 = R 10 = ungefähr 2 kOhm

K103 - «103= ungefähr 2 kOhm

Die Widerstände in den verschiedenen Basisstromkreisen haben Werte von ungefähr 100 Ohm. Diese Widerstände sind basisstabilisierende Widerstände und vermitteln in dem verwendeten Emitierfolge/Strom-Ubemahmeschalter größere Stabilität und größere Festigkeit gegen Störgeräusche.

Es ist somit ersichtlich, daß die aktive Pegelanhebschaltung 100 unmittelbar nach dem Abschluß des Schreibzyklus erregt wird, um den niedrigen Pegel der Bit/Leseleitung wieder auf seinen hohen Pegel zu bringen. Weiterhin wurde gezeigt, daß die aktive Pegelanhebschaltung 100 während des Schreibzyklus vollständig ausgeschaltet ist und den Rest der Schaltungsanordnung nicht beeinflußt. Dabei ist zu erwähnen, daß die Pegelanhebschaltung ebenfalls abgeschaltet ist. Bei einer Leseoperation erhalten die Transistoren TlO und T13 Impulse mit hohem Pegel. Dadurch werden 710 und T13 eingeschaltet, wodurch wiederum T6 und Tl ausgeschaltet gehalten werden. Damit wird das Potential der Bit/Leseieitungen auf einem hohen Pegel gehalten. Obwohl TK ausgeschaltet ist und damit die Basen von TlOl und T102 sich auf einem hohen Pegel befinden, können sie wegen des hohen Pegels der Bit/Leseleitungen nicht leitend werden, da das Potential an ihren Emittern größer oder gleich + Vi minus V(,_tjedes dieser Transistoren ist.

Die aktive Pegelanhebschaltung 100 wird daher

sowohl während einer Lese- als auch einer Schreiboperation im ausgeschalteten Zustand gehalten und beeinflußt somit den Rest der Schaltungsanordnung nicht. Während der Schreiberholungszeit unmittelbar nach einem Schreibzyklus wird jedoch einer der Transistoren Γ10Ι oder 7102 leitend gemacht, wodurch die entsprechende hochkapazitive Bit/Leseleitung über die direkte Verbindung mit der Potentialquelle + VI über den Transistor wieder auf einen hohen Pegel aufgeladen wird.

Schließlich ist darauf hinzuweisen, daß die Transistoren 7"10I und 7~102 nicht in die Sättigung kommen können. Da Γ14 ausgeschaltet sein muß, damit ΓΙΟΙ oder Γ102 im leitenden Zustand sein kann, fließt während dieser Zeit im wesentlichen kein Basisstrom, so daß jeder der beiden Transistoren in der Pegelanhebschaltung 100 daher im wesentlichen als Diode wirkt und damit eine Sättigung ausschließt.

Hierzu 1 Blatt Zeichnungen

Claims (2)

Patentansprüche;

1. Schaltungsanordnung zum Pegelanheben auf Bit/Leseleitungen monolithischer Speicher, deren Speicherzellen mit Leseverstärkem und Bittreibern verbunden sind, welch letztere binäre Information durch Anlegen einer Potentialdifferenz an ein Paar Bit/Leseleitungen in die Speicherzellen einschreiben, dadurch gekennzeichnet, daß ein direkt durchschaltbarer Spannungspfad zwischen einer Potentialquelle (+ Vl) und der beim Einschreiben angesteuerten einen der beiden Bit/Leseleitungen (B/SO bzw. B/S 1) vorgesehen ist, derart, daß unmittelbar nach dem Einschreiben einer information in eine Speicherzelle (10) der beim Einschreiben niedrige Pegel der angesteuerten einen der beiden Bit/Leseleitungen (B/SO bzw. B/St) wieder angehoben wird, und daß das Durchschalten des Poteci^;als der Potentialquelle (+Vi) auf die zum Einschreiben verwendete Bit/Leseleitung (B/S Q bzw. B/Si) unter der Steuerung des Bittreibers (TS bis 714) erfolgt

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Spannungspfad aus einem leitenden von zwei Transistoren (TlOl bzw. 7102) besteht, deren Kollektoren mit der Potentialquelle (+ Kl), deren einer Emitter mit der einen Bit//Leseleitung (z. B. B/SO), deren anderer Emitter mit der anderen Bit/Leseleitung (z. B. BS1), und deren Basen untereinander und andererseits über eine Leitung (104) mit dem Bittreiber (TS bis Γ14) direkt, andererseits über ein*n Widerstand (R 103) mit der Potentialquelle (·> Vl) und ebenfalls mit dem Bittreiber (TS bis 714) ven.jnden sind. J5