DE2125680C3

DE2125680C3 - Speicher mit Feldeffekttransistoren mit veränderlichem Leitfähigkeitsschwellwert

Info

Publication number: DE2125680C3
Application number: DE2125680A
Authority: DE
Inventors: Andrew James Concord Mass. Lincoln
Original assignee: Sperry Corp New York NY; Sperry Corp
Current assignee: Sperry Corp
Priority date: 1967-12-14
Filing date: 1971-05-24
Publication date: 1981-06-19
Also published as: NL178367C; DE2125680B2; FR2137295B1; GB1297884A; NL7106676A; US3624618A; NL178367B; DE2125680A1; FR2137295A1

Description

Die Erfindung bezieht sich auf einen Speicher, dessen Speicherzellen zur Speicherung jeweiliger binärer Bit-Daten jeweils einen einzigen Feldeffekttransistor mit auf einem Substrat ausgebildeter Source-, Drain- und Gateelektrode und mit einem veränderlichen Leitfähigkeitsschwellwert aufweisen, der elektrisch durch Anlegen einer Spannungsdifferenz zwischen der Gateelektrode und dem Substrat auf binäre Weise einstellbar ist, mit Schreibeinrichtungen zum Anlegen dieser Spannungsdifferenz zwischen der Gateelektrode und dem Substrat zum Einschreiben eines binären Bits in die Speicherzellen, mit Abfrage* und Leseeinrichtungen zum Anlegen einer Abfragespannung an die Drain-Source-Strecken der Feldeffekttransistoren während des Abfragezyklus, wobei eine zwischen den Leitfähigkeitsschwellwerten liegende Gatespannung an die Gateelektroden angelegt wird, und mit Einrichtungen zum Auswerten der Lesesignale.

Ein Speicher unter Verwendung von Feldeffekttransistoren mit veränderlichem Leitfähigkeitsschwellwert, der für übliche Herstellungstechniken für integrierte Schaltungen geeignet ist, ist aus der US-PS 35 08 211 bekannt und auch in der (nachveröffentlichten) DE-OS 74 459 beschrieben. Ein derartiger Speicher weist hohe Zugriffsgeschwindigkeiten und einen direkten Zugriff auf, doch ist für manche Anwendungsfälle eine höhere Auslesegeschwindigkeit erwünscht. Die Auslesegeschwindigkeit wird durch die Tatsache verringert, daß die Gateelektroden-Kapazität jeder einen Feldeffekttransistor aufweisenden Speicherzelle durch das jeweilige Abfragesignal geladen werden muß, bevor der Auslesestrom in dem Source-Drain-Kreis zu fließen beginnt, der den binären Zustand der Speicherzelle

lu darstellt.

Weiterhin ist aus der DE-OS 20 22 622 ein Speicher der eingangs genannten Art mit einer Anzahl von Speicherzellen bekannt, die in Wortzeilen und Bit-Spalten angeordnet sind, wobei die Adressierung der

ii einzelnen Wortzeilen beim Abfragezyklus durch Anlegen eines Bezugspotentials an die Gateelektroden aller Feldeffekttransistoren mit veränderlichem Schwellenwert erfolgt, so daß die Gateelektroden-Kapazität aller Feldeffekttransistoren eines Wortes gleichzeitig geladen wird. Auf diese Weise wird beim bitweisen Abfragen die Auslesegeschwindigkeit vergrößert, weil die genannte Ladezeit nur einmal pro Wort auftritt.

Der Erfindung liegt die Aufgabe zu Grunde, einen Speicher der eingangs genannten Art zu schaffen, der eine weitere Vergrößerung der Auslesegeschwindigkeit ermöglicht, insbesondere auch hinsichtlich des wortweisen Abfragens.

Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß die Gatespannung bereits vor Beginn des gesamten

JO Abfragezyklus an die Gateelektroden aller Feldeffekttransistoren des Speichers angelegt ist und daß die Abfragespannung über Wortschaltereinrichtungen an die Drain-Source-Strecken aller Feldeffekttransistoren eines adressierten Wortes anschaltbar ist.

Bei dem erfindungsgemäßen Speicher tritt die zur Aufladung der Gateelektroden-Kapazität erforderliche Zeit nur einmal zu Beginn des gesamten Lesevorganges für den gesamten Speicher auf, während das Abfragen der einzelnen Bits und Worte ohne zeitliche Verzögerung aufeinanderfolgen kann.

Gemäß einer vorteilhaften Ausgestaltung der Erfindung sind die Wortschaltereinrichtungen durch bipolare Transistoren gebildet Auf diese Weise kann das Abfragen der aufeinanderfolgenden Worte sehr schnell erfolgen.

Gemäß einer weiteren vorteilhaften Ausgestaltung der Erfindung sind die Drain-Elektroden der Feldeffekttransistoren mit veränderlichem Leitfähigkeitsschwellwert Über Dioden mit den Emitterelektroden von

so bipolaren Leseversfärkertransistoren verbunden, deren Basiselektroden während des Lesevorganges geerdet sind und an deren Kollektorelektroden das Ausgangssignal erscheint.
Der erfindungsgemäße Speicher ermöglicht eine Vergrößerung der Lesegeschwindigkeit um etwa drei Größenordnungen gegenüber einem Speicher, bei denen der Abfragezyklus nicht durch Vorab-Anlegen von Bezugsspannungen an alle Gateelektroden eingeleitet wird. Weiterhin ist der erfindungsgemäße

β» Speicher mit Hilfe üblicher Herstellungstechniken für integrierte Schaltungen mit sehr geringem Raumbedarf herstellbar, wobei Speicherdichten in der Größenordnung von 1.6 · 10¹⁰ Bit pro Kubikzentimeter möglich sind.

μ Ein Ausführungsbeispiel der Erfindung wird im folgenden an Hand der Zeichnung noch näher erläutert. In der Zeichnung ist ein vereinfachtes schematisches Schaltbild einer Ausführungsform des Speichers für

zwei Worte von jeweils zwei Bit dargestellt.

Dieser Speicher ist in Rechnersystemen verwendbar, bei denen es erforderlich ist, gespeicherte Daten mit hohen Geschwindigkeiten und direktem Zugriff ohne Änderung oder Löschung der gespeicherten Daten ϊ auszulesen, wobei der erforderliche Leistungsbedarf gering ist

Die in der Zeichnung dargestellte Ausführungsform des Speichers umfaßt vier Feldeffekttransistoren 1,2,3 und 4 mit veränderlichem Leitfähigkeitsschwellenwert, |_U der jeweils durch einen auf der Gateelektrode angeordneten Pfeil angedeutet ist Die vier Feldeffekttransistoren 1 bis 4 mit veränderlichem Leitfähigkeitsschwellwert sind in zwei Worten von jeweils zwei Bit angeordnet, wobei die Feldeffekttransistoren 1 und 2 die Bits eines Wortes und Feldeffekttransistoren 3 und 4 die Bits des anderen Wortes speichern. Die Sourceelektroden der Feldeffekttransistoren 1 und 2 sind über die Leitung 5 mit dem Emitter eines Wortschalters in Form eines bipolaren Transistors 6 verbunden. In gleicher Weise sind die Sourceelektroden der Feldeffekttransistoren 3 und 4 über eine Leitung 7 mit einem Wortschalter in Form eines bipolaren Transistors 8 verbunden. Die Kollektoren der die Wortschalter bildenden bipolaren Transistoren 6 und 8 sind mit einer negativen Abfragespannungsquelle 18 verbunden. Die Gateelekiroden der Feldeffekttransistoren 1 und 2 sind über eine Leitung 9 mit dem Schaltarm 10 eines Lese-Schreib-Schalters 11 verbunden, während die Gateelektroden der Feldeffekttransistoren 3 und 4 über eine Leitung 12 mit einem Schaltarm 13 eines Lese-Schreib-Schalters 14 verbunden sind. Feste Lesekontakte 15 und 16 der Lese-Schreib-Schalter 11 und 14 sind mit einer negativen Gatespannungsquelle 17 verbunden.

Die Substrate der Feldeffekttransistoren 1 und 3 mit veränderlichem Schwellenwert sind mit dem Schaltarm eines Schalters 19 verbunden, dessen einer fester Kontakt mit Erde verbunden ist und dessen anderer fester Kontakt 38 mit einer (nicht gezeigten) Schreibeinrichtung zun Einschreiben des Bits Nr. 1 der Wörter 1 und 2 verbunden ist. Die Drainelektroden der Feldeffekttransistoren 1 und 3 sind jeweils über eine Diode 22 bzw. 23 mit einer Leitung 21 verbunden und die Drainelektroden der Feldeffekttransistoren 2 und 4 sind über Dioden 25 bzw. 26 mit einer Leitung 24 verbunden. Die Leitungen 21 und 24 sind mit den Emittern von bipolaren Leseverstärkertransistoren 27 und 28 verbunden. Die Basiselektroden der Leseverstärkertransistoren 27 und 28 sind mit den Schaltarmen jeweiliger Schalter 29 und 30 verbunden, von denen jeweils ein fester Kontakt mit Erde und der andere feste Kontakt mit einer negativen Spannungsquelle 31 verbunden ist Die Kollektoren der Leseverstärkertransistoren 27 und 28 sind über jeweilige Widerstände 32 und 33 mit eintx positiven Spannungsquelle 34 verbunden. Ein den binären Wert des Bits Nr. 1 des adressierten Wortes darstellendes Ausgangssignal wird an dem Ausgangsanschluß 35 erzeugt, während ein den binären Wert des Bits Nr. 2 des adressierten Wortes darstellendes Ausgangssignal an dem Ausgangsanschluß 36 erzeugt wird.

Jeder der Feldeffekttransistoren 1, 2, 3 und 4 hat die Eigenschaft, daß sein Leitfähigkeitsschwellenwert oder seine Einschalt-Gatespannung auf einen hohen oder hi niedrigen Wert auf eine im wesentlichen permanente, jedoch umkehrbare vVeise durch Anlegen eines großen negativen oder eines großen positiven Potentials zwischen der Gateelektrode und dem Substrat eingestellt werden kann. Die Schreibeinrichtungen sind für die folgende Beschreibung nicht wesentlich, eine bevorzugte Form einer derartigen Schreibeinrichtung ist jedoch in der DE-OS 21 25 681 beschrieben. In dem bevorzugten Fall werden die Schalter 15,16,19, 20, 29 und 30 zum Einschreiben in ihre Schreib-Stellungen gebracht

Unter der Annahme, daß das Wort Nr. 1 adressiert wird, wird ein Rechteckimpuls an den Kontakt 37 des Schalters 11 und über die Leitung 9 an die Gateelekiroden der Feldeffekttransistoren 1 und 2 angelegt. Gleichzeitig wird ein Potential mit geeigneter Polarität an den Kontakt 38 des Schalters 19 und über die Leitung 39 an die Substrate der Feldeffekttransistoren 1 und 3 angelegt, während ein Potential mit geeigneter Polarität an den Kontakt 40 des Schalters 20 und über die Leitung 41 an die Substrate der Feldeffekttransistoren 2 und 4 angelegt wird. Die Polarität der an die Kontakte 38 und 40 angelegten Potentiale bestimmt die Art der binSren Daten (EINS oder NULL), die in die Bits Nr-i bzw. Nr. 2 des adressierten Wortes Nr. 1 eingeschrieben werden sollen. Die an die Kontakte 38 und 40 angelegten Spannungen haben eine Amplitude, die lediglich halb so groß ist, wie die, die zur Änderung des Leitfähigkeitsschweirwertes der Feldeffekttransistoren des adressierten Wortes erforderlich ist. In gleicher Weise ist die Amplitude der an die Gateelektroden der Feldeffekttransistoren des adressierten Wortes angelegten Rechteckimpulse lediglich halb so groß wie die, die für eine Änderung des Leitfähigkeitsschwellwertes erforderlich ist

Eine Änderung des Leitfähigkeitsschwellwertes jedes adressierten Transistors wird während des halben Zyklus der Gateelektroden-Rechteckschwingung erreicht, der eine entgegengesetzte Polarität zu dem Substratpotential aufweist, wodurch die Differenz zwischen den Gate- und Substratspannungen gleich der für die Änderungen des Leitfähigkeitsschwellwertes erforderlichen Größe ist Eine binäre NULL und eine binäre EINS wird daher in die jeweiligen Speicherzellen während verschiedener Halbperioden des Schreibzyklus eingeschrieben. Eine Änderung des Leitfähigkeitsschwellwertes tritt lediglich in den Speicherzellen auf, bei denen die Gate- und Substratpoten'Jale gleichzeitig und mit entgegengesetzter Polarität auftreten (Feldeffekttransistoren 1 und 2 in dem erläuterten Beispiel). Andere Speicherzellen (d. h. die Feldeffekttransistoren 3 und 4) empfangen lediglich entweder das Gate- oder das Substratpotential, jedoch nicht beide, so daß sie nicht beeinflußt werden und die vorher vorhandenen binären Daten (wenn diese vorhanden waren) überall in dein Speicher beibehalten werden, außer in den das adressierte Wort umfassenden Speicherzellen. Die Dioden 22, 23, 25 und 26 sind eingefügt, um eine Querkopplung unadressierter Feldeffekttransistoren aufgrund unerwünschter Leitfähigkeitspfade zu verhindern. Die negative Spannung von der Quelle 31, die an die Basiselektroden der Leseverstärkertransistoren 27 und 28 während der Schreib-Betriebsweise angelegt ist, macht die nicht adressierten Transistoren nichtleitend und verhindert Querkopplungen an den Ausgängen 35 und 36.

Bei der beschriebenen Schaltung werden die binären, in den Feldeffekt,rsnsistoren 1, 2, 3 und 4 mit veränderlichem Schwellenwert gespeicherten Daten mit einer minimalen, auf das Anlegen eines Abfrageim-

pulses folgenden Verzögerung dadurch ausgelesen, daß alle Schalter in die Lesestellung gebracht werden, so daß die negative Spannung der Gatespannungsquelle 17 gleichzeitig an alle Gateelektroden angelegt und während des gesamten Abfragezyklus aufrecht erhalten wird, so daß alle Feldeffekttransistoren für eine Leitfähigkeit vorbereitet sind. Die verbleibenden Bedingungen für eine Leitfähigkeit sind bei einem darauffolgenden Anlegen einer impulsförmigen Abfragespannung an die Source-Drain-Elektroden der Feldeffekttransistoren des adressierten Wortes erfüllt. Die impulsförmige Abfragespannung wird durch die Abfragespannungsquelle 18 und über den entsprechenden, den Wortschalter bildenden bipolaren Transistor 6 b/w. 8 geliefert. Die Abfragespannungsquelle 18 wird mit den Soiirceelektrodcn der Feldeffekttransistoren 1 und 2 durch Anlegen eines Wortlesebefehls an den Anschluß 42 an der Basis des bipolaren Transistors 6 verbunden, wenn das Won i adressiert werden soii. Die Abfragespannungsquelle 18 wird mit den Sourceelektroden der Feldeffekttransistoren 3 und 4 durch Anlegen eines Wortlesebefehls an den Anschluß 43 an der Basis des bipolaren Transistors 8 verbunden, wenn das Wort 2 adressiert werden soll.

Es sollte speziell beachtet werden, daß die mit den Gatcclektrndcn der Feldeffekttransistoren 1, 2, 3 und 4 verbundenen Kapazitäten beim Anlegen des Bezugspotentials von der Gatespannungsquelle 17 zu Beginn des Abfragezyklus geladen werden. Insoweit leiten, weil keine bedeutende Kapazität mit den Source- und Drain-Elektroden der Feldeffekttransistoren verbunden ist. die adressierten Feldeffekttransistoren innerhalb einer minimalen Zeit nach dem Anlegen der Abfragespannung an die Source-Drain-Elektroden. wobei diese Zeit in der Größenordnung von 20 ns nach dem Zeitpunkt des Anlegens der Abfragespannung liegt.

Wie es oben erwähnt wurde, liegt die Amplitude der . Gatespannungsquelle 17 zwischen den Leitfähigkeitsschwellwerten, die in den Feldeffekttransistoren 1 bis 4 eingestellt sind. Diese Bezugsspannung bewirkt eine Leitfähigkeit eines adressierten Transistors, wenn er eine EINS gespeichert hat. sie ist jedoch nicht

in ausreichend, um eine Leitfähigkeit zu bewirken, wenn der adressierte Feldeffekttransistor eine NULL speichert. Der Stromfluß durch die adressierten Feldeffekttransistoren im Zustand FINS wird durch den der Bit-Spalte der betrachteten Matrix zugeordneten Leseverstärkertransistor abgetastet. Wenn sich /.. B. der Feldeffekttransistor t im Zustand EINS befindet und das Wort 1 durch Anlegen eines Lesesignals an den Anschluß 42 adressiert wird, fließt ein Strom durch die Diode 22 zum Rimiiei lies LerscveiMÜt kci wiimmmui-i 27.

μ der sich aufgrund der. über den Schalter 29 geerdeten Basiselektrode in einem Leitfähigkeitszustand befindet. Die Leitfähigkeit des l.eseverslärkertransistors 27 aufgrund der Abtastung des Feldeffekttransistors I im binären Zustand EINS ruft einen Stromimpuls längs des

·■, Widerstandes 32 und ein Ausgangssignal am Anschluß 35 hervor. Somit wird eine abgetastete EINS an einer gegebenen Bit-Position eines adressierten Wortes als negativ v. ,-laufender Impuls am Kollektorwiderstand des zugeordneten Leseverstärkertransistors mit geer-

iiι deter Basis festgestellt. Eine gespeicherte NULL wird als NichtVorhandensein eines derar<igen Impulses zum Abfragezeitpunkt festgestellt.

Hierzu 1 Blatt Zeichnungen

Claims

Patentansprüche:

1. Speicher, dessen Speicherzellen zur Speicherung jeweiliger binärer Bit-Daten jeweils einen einzigen Feldeffekttransistor mit auf einem Substrat ausgebildeter Source-Drain- und Gateelektrode und mit einem veränderlichen Leitfähigkeitsschwellwert aufweisen, der elektrisch durch Anlegen einer Spannungsdifferenz zwischen der Gateelektrode und dem Substrat auf binäre Weise einstellbar ist, mit Schreibeinrichtungen zum Anlegen dieser Spannungsdifferenz zwischen der Gateelektrode und dem Substrat zum Einschreiben eines binären Bits in die Speicherzellen, mit Abfrage- und Leseeinrichtungen zum Anlegen einer Abfragespannung an die Drain-Source-Strecken der Feldeffekttransistoren während des Abfragezyklus, wobei eine zwischen den Leitfähigkeitsschwellwerten liegende Gatespannung an die Gateelektroden angelegt wird, und mit Einrichtungen zum Auswerten der Lesesignal£„dadurch gekennzeichnet, daß die Gatespannung bereits vor Beginn des gesamten Abfragezyklus an die Gateelektroden aller Feldeffekttransistoren (I bis 4) des Speichers angelegt ist, und daß die Abfragespannung Ober Wortschaltereinrichtungen (6, 8) an die Drain-Source-Strecken aller Feldeffekttransistoren eines adressierten Wortes anschaltbar ist

2. Speicher nach Anspruch I₁ dadurch gekennzeichnet, daß die Wortschaltereinrichtungen durch bipolare Transistoren (6,8) gebildet sind.

3. Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Drain-Elektroden der Feldeffekttransistoren jl, 2,3,i>) mit veränderlichem LeitfähigkeitsschwellwCT t über Dioden (22, 23, 25, 26) mit den Emitterelektroc :n von bipolaren Leseverstärkertransistoren (27, 28) verbunden sind, deren Basiselektroden während des Lesevorganges geerdet sind und an deren Kollektorelektroden das Ausgangssignal erscheint.