DE2333381C3 - Schaltungsanordnung zum Pegelanheben auf Bit/Leseleitungen. - Google Patents

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zum Pegelanheben auf Bit/Leseleiiungen monolithischer Speicher, deren Speicherzellen mit Leseverttärkern und Bittreibern verbunden sind, welch letztere binäre Informationen durch Anlegen einer Potentialdif ferenz an ein Paar Bit/Leseleitungen in die Speicherzellen einschreiben.

Die Verwendung von Feldeffekttransistoren in monolithischen Speicher ist allgemein bekannt. Da im Zuge des steigenden Bedarfs an Speicherkapazität die Gesamtgröße monolithischer Speicher mit Feldeffekttransistoren zunimmt, wächst damit auch die Kapazität tier länger werdenden Bit/Leseleitungen. Bei Bittreiber/ Leseverstärker Schaltungsanordnungen hängt die für die notwendige Wiederaufladung der Bit/Lescleitungen Aufzuwendende »Erholungszeit« von der RC- Zeitkonttante ab. in die auch die Impedanz des Leseverstärkers eingeht. Die Erholungszeit nach einem Schreibvorgang erhöht sich daher wesentlich mit wachsender Speichergroße. Diese Einschränkung erhöht die Zykluszeit des Speichers übermäßig.

Der F.rfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung der eingangs genannten Art zu erstellen, mittels der die Zykluszeit in monolithischen Speichern wesentlich verringert wird.

Weiterhin soll der bei einer Schreiboperation niedriger Pegel der Bit/Leseleilungen eines Speichers schnellstmöglich aktiv wieder angehoben werden. Schließlich soll die aktive Pegelanheb-Schaltungsanor dung, im folgenden Pegelanhebschaltung genannt, eine möglichst geringe Anzrhi von Schaltungselementen aufweisen.

Diese Aufgabe wird dadurch gelöst, daß ein direkt > durchschaltbarer Spannungspfad zwischen einer Potentialquelle und der beim Einschreiben angesteuerten einen der beiden Bit/Leseieitungen vorgesehen ist, derart, daß unmittelbar nach dem Einschreiben einer Information in eine Speicherzelle der beim Einschreiben

to niedrige Pegel der angesteuerten einen der beiden Bit/Leseleitungen wieder angehoben wird, und daß das Durchschalten des Potentials der Potentialquelle auf die zum Einschreiben verwendete Bit/Leseleitung unter der Steuerung des Bittreibers erfolgt

Damit wird der Vorteil einer wesentlichen Verringerung der Zykluszeiten monolithischer Speicher bei minimalem Aufwand an Schaltungselementen erzielt

Die Erfindung wird anhand der Zeichnung im einzelnen erläutert

_'(i Die Figur zeigt schematisch die erfindungsgemäße Schaltungsanordnung, die in den Leseverstärker/ Bittreiber eines monolithischen Speichers eingsbaut ist.

Die Pegelanhebschaltung 100 ist erfindungsgemäß zwischen den Bittreiber und die Bit/Leseleitungen geschaltet, die der nicht dargestellten .Schnittstellenschaltung der aus FETs aufgebauten Speicherzelle 10 mit den aus bipolaren Transistoren bestehenden Ansteuerungskreise-i führen. Die Pegelanhebschahung 100 enthält Transistoren Γ101 und 7" 102. deren

jo Kollektoren mit dem Potential + Vl verbunden sind. Die Basen von 7" 101 und 7" 102 sind ebenfalls verbunden und liegen über eine Impedanz, die durch den Widerstand R103 dargestellt ist. ebenfalls an dem Potential + VI. Die zusammengeschalteten Basen sind

ii weiterhin mit dem Kollektor des Transistors 7" 14 verbunden. Der Emitter von Γ101 ist mit der als S/50 gekennzeichneten Bit/Leseleitung 0 und der Emitter von Γ102 mit der als B/S 1 gekennzeichneten Bit/Leseleitung 1 verbunden. Der übrige Teil der

-.ι« Schaltungsanordnung der Figur geh'-r t zu dem Leseverstärker/Bittreiber und wird hier nicht näher erläutert.

An dieser Stelle empfiehlt e« sich, zum besseren Verständnis des Wesens der F.rfindung die Schaltungsanordnung der Figur einmal nicht aus der Sicht der

'"' Pegelanhebschahung 100 und unter Nichtbeachtung derselben kurz /" beschreiben. Das Einschreiben von Daten in und Auslesen aus der Speicherzelle 10 erfolgt du'ch Steuern und Prüfen der Potentiale und Ströme auf der Wortleitung W/L und den Bit/l.eseleitungen B/SO

ν» und B/S 1. Die vorhegende Erfindung bezieht sich nicht auf die Steuerung des Potentials der Wortleitung W/L wie auch nicht auf den Aufbau der Speicherzelle 10 einschließlich der Schaltungsanordnung für die Schnitt stelle, welches daher nicht näher erläutert wird.

ν> Der Leseverstärker 12 ist in Blockform dargestellt, da Einzelheiten davon ebenfalls nicht Teil der F.rfindung sind. F.s genügt die Feststellung daß der Leseverstärker 12 keine Pegelanhebschaltungen irgendwelcher Art enthält. Um jede der beiden mit dem Leseverstärker 12

wi verbundenen Bit/Leseleitungen auf einen oberen Pegel anzuheben, muß daher die Impedanz des Leseverstärkers zusammen mit der kapazitiven Last der Speicherzelle 10 in Betracht gezogen werden. Es ist zu bemerken, daß die Speicherzelle 10 nicht notwendigerweise aus

^ nur einer einzigen Zelle besieht, sondern vielmehr ist eine gesamte Zellcnzeile mit den Bit/Leseleitungen B/SO und B/Si verbunden. Beim Anheben jeder Bit/Leseleitung von einem unteren auf einen oberen

Pegel ergeben daher die Impedanzen der Potentialquelle + Vl, des Leseverstärkers 12 und der kapazitiven Last der Speicherzellen 10 eine Impulsanstiegszeit, die von der RC-Zeitkonstante bestimmt wird.

Wenn in die Speicherzelle 10 keine Daten eingeschrieben oder daraus ausgelesen werden, haben die Potentiale an den Leitungen B/SO und B/Si im wesentlichen gleiche Größe. Während des Lesezyklus sind die Potentiale im wesentlichen ebenfalls gleich, wobei das Leyen auf der Feststellung eines Stromes oder einer sehr kleinen Spannungsdifferenz beruht. Beim Schreiben werden jedoch die Potentiale der Leitungen B/SO und B/St Ober die Steuerung der Leitfähigkeit der Transistoren 76 und 77 verändert. Das Leiten von 76 odei Tl wird von dem aus den Transistoren Ti bis Γ14 bestehenden Bittreiber festgestellt. Der Bittreiber besteht hier im wesentlichen aus einem ersten Stromübernahmeschalter mit den Transistoren Ti bis TiO und aus einem zweiten Stromübernahmeschalter mit den Transistoren 712 bis Γ14. die beide durch den Transistor ΠI kreuzgekoppelt sind

Im Ruhezustand der Zelle und beim Aus'.'sen von Daten aus der Zelle werden die Transistoren Tb und Tl durch das Leiten einer der Transistoren 78bis7l0und einer der Transistoren 712 bis 713 in jedem dieser Stromübernahmeschalter im nichtleitenden Zustand gehalten. Dadurch werden die Basis-Emitteranschlüsse der Transistoren Tb und Tl vorgespannt, so daß die Transistoren Tb und Tl ausgeschaltet bleiben und daher nicht leiten.

Es sei angenommen, daß eine binäre »0« in die Zelle eingeschrieben werden soll. Dann wird ein Dl-Impuls. der ein Impuls mit nierigem Pegel ist und damit anzeigt, daß eine binäre »0« gespeichert werden soll, und ein CLS- Impuls, der ein Taktimpuls mit niedrigem Pegel ist. zuerst an die Transistoren 78, 79 und 7" 12 gelegt, wodurch diese Transistoren ausgeschaltet werden und die Transistoren Γ10 und TiI eingeschaltet bleiben. Einige Zeit danach wird ein Schreibimpuls an die Transistorer Γ10 und T13 gelegt, wodurch die Transistoren 7" 10 und T13 ausgeschaltet werden. Wenn der Transistor Γ10 ausschaltet, fließt der Strom der aus dem Widerstand Λ 11 und der Spannungsquelle - V 2 bestehenden Stromquelle durch den Transistor Π1. so daß dieser leitet, während die Transistoren 7"8. 79. TlO. 7*12 und 7~13 ausgeschaltet bleibet. Damit kann das Potential der Basis des Transistors Tb auf einen Wert ansteigen, welcher durch das Potential der Potentialquelle + Vl und die Größe des Widerstandes /?9 bestimmt wird, wodurch Jinn der Transistor Tb leitend wird. Zur gleichen Zeit wird der Tiansistor T7 durch das I eilen des Transistors T" 11 ausgeschaltet gehalten. Damit ist die Voraussetzung für das Schreiben einer »0« in die Speicherzelle erfüllt.

Beim Schreiben einer binären »1« in die Speicherzelle läuft der gleiche Vorgang ab. außer daß an die Basis des Transistors TS kein Dl-Impuls niedrigen, sondern hohen Pegels gelegt wird. Zuerst wird ein ClJ-Impuls an die Basis der Transistoren 79 unü 7" 12 gelegt. wodurch diese ausgeschaltet werden. Danach wird ein Schreibimpuls niedrigen Pegels an die Basen der Transistoren Γ10 und T13 gelegt. Dadurch bleiben die Transistoren 78 und 714 leitend, wohingegen die Transistoren 79, 710, 711, 712 und 713 zum Nichtleiten vorgespannt werden. Das Leiten des Transistors 78 bedeutet, daß der Transistor 7"6 zum Nich'.leiten vogespannt wird, da das Potential an der Basis des Transistors 76 niedrig genug ist, um den Transistor 76 ausgeschaltet zu halten. Zur gleichen Zeit kann der Transistor 77 leiten, da alle mit einer Basis verbundenen Transistoren 711, 712 und 713 ausgeschaltet sind. Damit kann ein Potential, dessen Höhe von der Potentialquelle Vl und der Größe des Widerstandes R 10 bestimmt wird, den Transistor 77 leitend vorspannen. Damit ist die Voraussetzung zum Schreiben einer »1« in die Speicherzelle erfüllt. Die Zuordnung einer binären »0« bzw. »1<ι zu hohen bzw. niedrigen Signalpegeln ist natürlich willkürlich.

Es wird darauf hingewiesen, daß die Eingangsklemmen CLS. SCHRB, VREF und - V2 tatsächlich gemeinsame Anschlußklemmen sind. Es wird ferner darauf hingewiesen, daß beide Transistoren 7101 und 7102 in der Pegelanhebschaltung 100 immer dann ausgeschaltet sind, wenn die Leitung 104 auf niedrigem Pegel gehalten wird. Es ist auch ersichtlich, daß bei ausgeschaltetem Transistor 7101 und 7102 die Pcgelanhebschaltung 100 keinen Einfluß auf den Rest der Schaltungsanordnung hat. Schließlich hai die Leitung 104 immer dann einen medi «gen Pegel, wenn 714 eingeschaltet ist.

Sobald entweder die CLS oder die SCHRB- Eingänge wieder einen hohen Pegel haben, werden 712 unJ'oder 713 leitend und schalten 714 ab. Dadurch wird erfindungsgemaß einer der Transistoren 7101 oder 7102 eingeschaltet. Abhängig davon, ob in der vorhergehenden Schreiboperation entweder die Leitung B/SO oder B/Si auf einen niedrigen Pegel gebracht wurde, bewirkt ein geeignetes B<ssis-Emitter-Spannungsdifferentiai. daß einer der Transistoren 7101 oder 7102 leitend wird und die zugehörige Bit/Leseleitung sicii erholt, d. h. wieder aufgeladen wird, indem sie direkt an das Potential + Vl gelegt wird. Musterwerte für die Potentiale und Bauelemente sind wie folgt:

- V2
Vr₁,
/?9
/?103

.ninus 3 Volt

OVoIt. Vl = positive 3 Volt
R 10 = ungefähr 2 kOhm
/?103= ungefähr 2 kOhm

Pie Widerstände in den verschiedenen Basisstromkreisen haben Werte von ungefähr 100 Ohm. Diese Widerstände sind basisstabilisierende Widerstände und vermitteln in dem verwendeten F.mitterfoije/Stromübernahmeschalter größere Stabilität und größere Festigkeit gegen Störgeräusche.

Es ist somit ersichtlich, daß die aktive Pegelanhebschaltung 100 unmittelbar nach dem Abschluß des Schreibzyklus erregt wird, um den niedrigen Pegel der Bit/Leseleitung wieder auf seinen hohen Pegel zu bringen. Weiterhin wurde gezeigt, daß die aktive Pegelanhebschaltung 100 während des Schreibzyklvs vollständig ausgeschaltet ist und den Rest der Sjhanungsanordnung nicht beeinflußt. Dabei ist zu erwähnen, daß die Pegelanhebschaltung ebenfalls abgeschaltet ist. Bei einer Leseoperation erhalten die Transistoren 710 und 713 Impulse mit hohem Pegel. Dadurch werden 710 und 713 eingeschaltet, wodurch wiederum 76 ut<d 77 ausgeschaltet gehalten werden. Damit wird das Potential der Bit/Leseleitungen auf einem hohen Pegel gehalten. Obwohl 714 ausgeschaltet ist und damit die Basen von 7101 und 7102 sich auf einem hohen Pegel befinden, können sie wegen des hohen Pegels der Bit/Leseleitungen nicht leitend werden, da das Potential an ihren Emittern größer oder gleich + Vl minus V₁^ jedes dieser Transistoren ist.

Die aktive Pegelanhebschaltung 100 wird daher

sowohl während einer Lese- als auch einer Schreiboperation im ausgeschalteten Zustand gehalten und beeinflußt somit den Rest der Schaltungsanordnung nicht. Während der Schreiberholungszeit unmittelbar nach einem Schreibzyklus wird jedoch einer der Transistoren 7"1Ol oder T102 leitend gemacht, wodurch die entsprechende hochkapazitive Bit/Leseleitung über die direkte Verbindung mit der Potentialquelle + V I über den Transistor wieder auf einen hohen Pegel aufgeladen wird.

Schließlich ist darauf hinzuweisen, daß die Transistoren 7Ί01 und T102 nicht in die Sättigung kommen können. Da ΤΊ4 ausgeschaltet sein muß. damit T101 oder T102 im leitenden Zustand sein kann, fließt während dieser Zeit im wesentlichen kein Basisstrom, so daß jeder der beiden Transistoren in der Pegelanheb schaltung 100 daher im wesentlichen als Diode wirkt und damit eine Sättigung ausschließt.

Hierzu 1 Blatt Zeichnungen

Claims (2)

Patentansprüche:

1. Schaltungsanordnung zum Pegelanheben auf Bit/Leseleitungen monolithischer Speicher, deren Speicherzellen mit Leseverstärkern und Bittreibern verbunden sind, welch letztere binäre Information durch Anlegen einer Potentialdifferenz an ein Paar Bit/Leseleitungen in die Speicherzellen einschreiben, dadurch gekennzeichnet, daß ein direkt durchschaltbarer Spannungspfad zwischen einer Potentialquelle (+Vl) und der beim Einschreiben angesteuerten einen der beiden Bit/Leseleitungen (B/SO bzw. B/St) vorgesehen ist, derart, daß unmittelbar nach dem Einschreiben einer Information in eine Speicherzelle (tO) der beim Einschreiben niedrige Pegel der angesteuerten einen der beiden Bit/Leseieitungen (B/SO bzw. B/S\) wieder angehoben wird, und daß das Durchschalten des Potentials der Potentialquelle (+ Vl) auf die zum Einschreiben verwendete Bit/Leseleitung (B/SO bzw B/S\) unter der Steuerung des Bittreibers (TS bis T14) erfolgt.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Spannungspfad aus einem leitenden von zwei Transistoren (TlOl bzw. T102) besteht, deren Kollektoren mit der Potentialquelle (+ Vl), deren einer Emitter mit der einen Bit//Leseieitung (z. B. B/SO), deren anderer Emitter mit der anderen Bit/Leselutung (z.B. BSi), und deren Basen untereinander und andererseits über eine Leitun/r (?04) mit dem Bittreiber (TS bis 7Ί4) direkt, andererseits über einen Widerstand (R 103) mit der Potentialquel.e (+11) und ebenfalls mit dem Bittreiber (TS bis T14) verbunden sind.