DE2556832A1 - Speicheranordnung und verfahren zum betrieb einer derartigen speicheranordnung - Google Patents

Speicheranordnung und verfahren zum betrieb einer derartigen speicheranordnung

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Description

Böblingen, den 15. Dezember 1975 mö/bs
Amnelderin: International Business Machines
Corporation/ Armonk, N. Y. 10504
Amtliches Aktenzeichen: Neuanmeldung Aktenzeichen der Anmelderin: PI 9 74 005
Speicheranordnung und Verfahren zum Betrieb einer derartigen Speicheranordnung
Die Erfindung betrifft eine Speicheranordnung mit in einem Halbleitersubstrat ausgebildeten Speicherzellen, die jeweils aus vier Transistoren, vorzugsweise Feldeffekttransistoren, bestehen, von denen nach Art eines Flipflops zwei sog. Speichertransistoren miteinander über Kreuz gekoppelt sind und die beiden übrigen Transistoren je im Lastzweig eines Speichertransistors liegen, wobei je eine derartige Speicherzelle am Kreuzungspunkt einer von mehreren zeilenweise parallel zueinander vorgesehenen Wortleitungen mit einem von mehreren spaltenweise parallel zueinander vorgesehenen Bitleitungspaaren angeordnet und über Wort- und Bit-Auswahleinrichtungen selektierbar ist, sowie ein Verfahren zum Betrieb einer derartigen Speicheranordnung .
Bei Speicheranordnungen wird allgemein ein möglichst großes Fassungsvermögen auf möglichst kleinem Raum angestrebt. Diesem Ziel kommen generell integrierte, insbesondere monolithisch integrierte Halbleiterspeicher bereits weitgehend entgegen. Trotz der bei diesen Speichern erreichten hohen Packungsdichte ist man
{weiterhin
aucTTlbestrebt, die einzelnen Speicherzellen noch kleiner, d.h.
mit weniger Transistoren auszulegen. Während bekannte statische
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Speicherzellen überwiegend aus sechs Transistoren aufgebaut waren, sind auch bereits Speicherzellen mit nur vier Transistoren bekannt geworden, vgl. z.B. DT-PS 1 816 356. Solche Vier-Transistor-Speicherzellen waren jedoch nicht gleichstromstabil, d.h. ließen keinen sog. statischen Betrieb zu; die Speicherinformation mußte deshalb z.B. periodisch aufgefrischt werden, um einen Verlust aufgrund von Leckströmen zu vermeiden. Natürlich sind eine Anzahl von Lösungen untersucht und angegeben worden, um solche nicht gleichstromstabilen Speicherzellen hinsichtlich ihrer Speicherinformation aufzufrischen; die mit den klassischen statisch betriebenen Speicherzellen erzielbaren Vorteile sind damit jedoch nicht erreichbar.
Es ist Aufgabe der Erfindung, eine Speicheranordnung aus Vier-Transistor-Speicherzellen r vorzugsweise aus Feldeffekttransistoren, anzugeben, die keine Auffrischzyklen mehr erfordert. Gelöst wird diese Aufgabe durch die in den Patentansprüchen gekennzeichneten Maßnahmen. Zusammengefaßt wird erfindungsgemäß bei einer aus vier Feldeffekttransistoren aufgebauten Speicherzelle bzw. bei der Anordnung einer Vielzahl solcher Speicherzellen durch eine zwischen den beiden logischen Spannungspegeln liegende Spannung, die über die Wortleitung(en) den Speicherzellen zugeführt wird, im nichtadressierten Zustand ein partieller Leitzustand der Lasttransistoren in den Speicherzellen bewirkt, so daß in diesem sozusagen dritten Zustand die ansonsten den statischen Betrieb kennzeichnenden Verhältnisse vorliegen.
Die Erfindung wird im folgenden anhand eines Ausführungsbeispiels unter Zuhilfenahme der Zeichnungen näher erläutert.
Es zeigen:
Fig. 1 ein schematisches Schaltbild eines Ausführungsbeispiels der Erfindung und
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Fig. 2 verschiedene Spannungsverlaufe, die zur Erklärung der Arbeitsweise der Schaltung von Fig. 1 herangezogen werden sollen.
In Fig. 1 ist eine Matrixanordnung aus vier Speicherzellen zur Erläuterung der Erfindung gezeigt. Eine typische Speicherzelle umfaßt vier Feldeffekttransistoren, z.B. Q1, Q2, Q3 und Q4. Jeder der Feldeffekttransistoren weist eine steuernde sowie zwei gesteuerte Elektroden auf. Die steuernde Elektrode ist in der Regel die Gate-Elektrode und die gesteuerten Elektroden sind die Source- bzw. Drain-Elektroden. Die Transistoren Q3 und Q4 sind miteinander bezüglich einer gesteuerten sowie ihrer steuernden Elektroden über Kreuz gekoppelt, wobei die jeweils übrige gesteuerte Elektrode (Source-Elektrode) auf einem festen Potential, z.B. Massepotential, liegt. Die Elemente Ql und Q2 sind Last-Elemente, die in Reihe zwischen den internen Zellknoten A bzw. B und die zugeordnete Bitleitung BO bzw. B1 eingeschaltet sind. Drei weitere Speicherzellen sind lediglich als Schaltungsblöcke in Fig. 1 angedeutet, um die als Beispiel gedachte Speichermatrix aus vier Speicherzellen zu vervollständigen. Natürlich wird in der Praxis eine Speicheranordnung eine weit größere Anzahl Speicherzellen umfassen, als das im Beispiel von Fig. 1 gezeigt ist.
Zur Herstellung möglichst gleicher elektrischer Zustände auf den Bitleitungen sind Nachlade-(restore-)Schaltungen umfassend die Transistoren Q5, Q6 und Q7 vorgesehen. Die Gate-Elektroden dieser Transistoren sind miteinander verbunden und an eine Eingangsklemme QD für ein Impulssignal 0D angeschlossen. Der Transistor Q7 liegt mit seinen gesteuerten Elektroden, d.h. seiner Drain-Source-Strecke, zwischen den beiden Bitleitungen und ermöglicht so einen Potentialausgleich dazwischen. Die Transistoren Q5 und Q6 liegen miteinander in Reihe ebenfalls zwischen den beiden Bitleitungen. An ihrem gemeinsamen Verbindungspunkt bekommen sie ein Potential zugeführt, das über sie gleichermaßen auf die beiden Bitleitungen
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weitergeleitet wird. Die Spannung an diesem gemeinsamen Schaltungsknoten C wird entweder das volle "Eins"- oder "Null"-Potential sein oder aber im Ruhezustand ("standby") ein drittes dazwischenliegendes Potential. Die Vorspannungsschaltung für die Speicheranordnung ist zwischen die ein drittes festes Potential liefernde Spannungsquelle +V2 (entsprechend einem Zwischenpotential von etwa +2 bis 3V) und/oder die Schaltungsknoten C und D eingefügt. Somit sind die Speicherzellen während des Ruhezustandes zwischen ein zweites festes Potential (Massepotential entsprechend dem logischen "Null"-Pegel) und ein drittes dazwischenliegendes Potential geschaltet. Innerhalb der Vorspannungsschaltung für die Speicheranordnung sind Schaltungsmittel zur Isolation aller übrigen Wortleitungen von dieser Vorspannung vorgesehen, wenn eine der Wortleitungen ausgewählt werden soll. Der interne Schaltungsaufbau dieser Vorspannungsschaltung zur Erzeugung einer zwischen zwei festen Spannungen liegenden Spannung richtet sich nach den jeweiligen Verhältnissen, wobei ein spezielles Beispiel für eine solche Schaltung der vom gleichen Anmelder unter Beanspruchung desselben Prioritätstages eingereichen Patentanmeldung (Erfinder Askin u.a.) zu entnehmen ist. Der Transistor Q10 liegt mit seiner gesteuerten Strecke zwischen einer ersten Spannungsquelle +V1 und dem Schaltungsknoten C. Nimmt man für die Transistoren im gewählten Ausführungsbeispiel an, daß es sich dabei um N-Kanal MOSFET handelt, beträgt +V1 typisch etwa +8,5 V, was dem logischen "Eins"-Pegel entspricht.
Jede der Wortleitungen istdarüber hinaus mit einem Worttreiber/ Decoder verbunden, so daß jeweils eine bestimmte Wortleitung ausgewählt werden kann. Jede Bitleitung ist ferner mit einer gesteuerten Elektrode je eines weiteren Feldeffekttransistors Q14, Q15, Q16 oder Q17 verbunden. Die Gate-Elektroden dieser Transistoren sind jeweils (pro Bitleitungspaar) mit der Ausgangsklemme, z.B. BIT1, BIT2 usw., eines Bit-Decoders verbunden. Die jeweils verbleibende gesteuerte Elektrode jedes dieser Transistoren ist mit
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einem Dateneingang oder einem Leseverstärker gekoppelt, je nachdem ob ein Schreib- oder Lesevorgang beabsichtigt ist. Schließlich ist zwischen einem Bitleitungspaar jeweils ein Vorverstärker vorgesehen, so daß beim Lesen die Potentialdifferenz zwischen den Bitleitungen BO und B1 vor der Weiterleitung an den Leseverstärker verstärkt werden kann.
Wenn man an die verschiedenen Steuerelektroden die in Fign. 1 und 2 illustrierten Impulsspannungen anlegt, arbeitet die Speicheranordnung in einem gleichstromstabilen Modus, der in der Folge als statischer Betrieb bezeichnet wird. Im Ruhezustand, d.h. wenn keine Speicherzelle selektiert ist, liefert die Vorspannungsschaltung an die Schaltungsknoten C und/oder D, wie aus Fig. 1 hervorgeht, ein Zwischenpotential. Dieses Zwischenpotential bewirkt, daß die Last-Elemente Q1 und Q2 partiell leitend vorgespannt sind. Von der +V2 Spannungsquelle wird über die Vorspannungsschaltung auch ein Strom an den Schaltungsknoten C und über die zu diesem Zeitpunkt wegen des 0D-Signals leitenden Transistoren Q5 und Q6 auf die Bitleitungen geleitet. Es ist darauf hinzuweisen, daß zu dieser Zeit das 0B-Signal den unteren Spannungspegel aufweist, so daß der Transistor Q10 ausgeschaltet ist und kein Strom aus der +V1-Spannungsquelle zugeführt werden kann. Nimmt man im Rahmen dieses Beispiels an, daß am internen Schaltungs- bzw. Speicherknoten A relativ zum (unteren Pegel am) Knoten B der obere Spannungspegel vorherrscht, ist Q4 leitend, während Q3 nichtleitend ist. Es fließt demnach Strom von der Bitleitung B1 über Q2 und Q4 nach Masse.
Q3 bleibt dann nichtleitend, und so lange der Schaltungsknoten A einen oberen Spannungspegel aufweist, der nicht von einer um mehr als einen Schwellenspannungswert höheren Spannung am Knoten D übertroffen wird, bleibt auch der Transistor Q1 ausgeschaltet. Diese Verhältnisse halten somit den statischen Betrieb der Speicherzelle aufrecht. Es ist an dieser Stelle festzustellen, daß die als Last-Elemente dienenden Transistoren Q1 und Q2 mit
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höheren L/W-Verhältnissen als die kreuzgekoppelten Transistoren Q3 und Q4 ausgelegt werden können. Die L/W-Verhältnisse beziehen sich jeweils auf das Längen- zu Breitenverhältnis der Kanalbereiche dieser Feldeffekttransistoren, wobei ein großes L/W-Verhältnis bedeutet, daß ein solcher Feldeffekttransistor (im leitenden Zustand) einen höheren Übertragungswiderstand aufweist.
Die Spannung auf den Bitleitungen ist im Ruhezustand zu gering, um Jn einer solchen FET-Speicheranordnung einen Lese- und Schreibbetrieb durchzuführen. Aus diesem Grund ist der FET 10 vorgesehen, über den die Bitleitungsspannung vor jedem Lese- und Schreibvorgang angehoben werden kann. Sobald eine bestimmte Wortleitung ausgewählt ist, wird Q10 über einen 0B-Impuls eingeschaltet. Die Vorspannungsschaltung wird dann von den Wortleitungen getrennt. Anfänglich wird auch der 0D-Impuls auf einem oberen Spannungspegel gehalten, damit zusätzlich der Strom aus der Spannungsquelle +V2 zur Aufladung der Bitleitungen beitragen kann. Nach der Selektion des betreffenden Halbleiterplättchens, auf dem die jeweilige Speicheranordnung ausgebildet ist, werden alle Wortleitungen nach Massepotential entladen. Die Elemente Q5, Q6 und Q7 der Bitleitungs-Nachladeschaltung bleiben dann noch für einige Zeit eingeschaltet, um die durch die Lastströme der Zelle(n) verursachten Potentialunterschiede auf den Bitleitungen ausgleichen zu können. Ist das geschehen, werden Q5, Q6 und Q7 ausgeschaltet, indem 0D auf den unteren Spannungspegel übergeht und die ausgewählte Wortleiung auf +V1 Potential angehoben wird. Soll im Beispielsfall die aus Q1 - Q4 bestehende Speicherzelle ausgewählt werden, bringt der Worttreiber/Decoder die zugehörige Wortleitung auf den oberen Spannungspegel. Dadurch werden Q1 und Q2 voll eingeschaltet und bewirken eine Differenzspannung an den Bitleitungen BO und B1, die mit den entsprechenden Spannungspegeln an den internen Schaltungs- bzw. Speicherknoten A und B gleich ist. Der Vorverstärker im unteren Teil von Fig. 1 bewirkt eine Verstärkung dieser Differenzspannung auf die vollen logischen Spannungspegel-
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werte. Zu diesem Zeitpunkt wird an die mit BIT1 oder BIT2 bezeichneten Klemmen ein entsprechendes Steuersignal angelegt, so daß die Speicherinformation ausgelesen werden kann. Ist beispielsweise die aus den Transistoren Q1 bis Q4 bestehende Speicherzelle ausgewählt, wird über ein entsprechendes Steuersignal an der Klemme BIT1 der Bitleitungsschalter in Form der Transistoren Q14 und Q15 eingeschaltet, so daß das Differenzpotential auf den Bitleitungen BO und B1 an den (nicht dargestellten) Leseverstärker geleitet und dort ausgewertet werden kann. Wird umgekehrt die Änderung einer Speicherinformation in Form eines Schreibvorganges gewünscht, wird ein entsprechendes Datensignal in Form eines Differenzsignales über die Transistoren Q14 und Q15 an die Bitleitung angelegt, so daß die kreuzgekoppelten Transistoren Q3 und Q4 in den jeweils gewünschten der beiden möglichen Binärzustände übergehen. Es ist in diesem Zusammenhang darauf hinzuweisen, daß während des Auswahlzustandes einer Wortleitung alle übrigen Wortleitungen über den Worttreiber/Decoder auf Massepotential gehalten werden.
Einzelheiten der oben beschriebenen zeitlichen Abläufe sind aus Fig. 2 ersichtlich. Diese Steuerspannungen werden aus FET-Schaltkreisen abgeleitet, die vorzugsweise auf demselben Halbleiterplättchen zusammen mit den Speicherzellen ausgebildet sind. Von einer Beschreibung der zugehörigen speziellen Schaltungsanordnungen zur Ableitung dieser Steuerimpulse kann abgesehen werden, da es sich dabei um konventionelle Schaltkreise handeln kann.
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Claims (1)

  1. PATENTANSPRÜCHE
    Speicheranordnung mit in einem Halbleitersubstrat ausgebildeten Speicherzellen, die jeweils aus vier Transistoren, vorzugsweise Feldeffekttransistoren, bestehen, von denen nach Art eines Flipflops zwei sog. Speichertransistoren miteinander über Kreuz gekoppelt sind und die beiden übrigen Transistoren je im Lastzweig eines Speichertransistors liegen, wobei je eine derartige Speicherzelle am Kreuzungspunkt einer von mehreren zeilenweise parallel zueinander vorgesehenen Wortleitungen mit einem von mehreren spaltenweise parallel zueinander vorgesehenen Bitleitungspaaren angeordnet und über Wort- und Bit-Auswahleinrichtungen selektierbar ist, gekennzeichnet durch Schaltungsmittel, mittels derer bei zu treffender Auswahl von mit einer bestimmten Wortleitung verbundenen Speicherzellen einer Zeile an die betreffenden Speicherzellen ein erstes und zweites festes Potential und an die übrigen nicht ausgewählten Speicherzellen nur das zweite Potential anlegbar ist, sowie durch Schaltungsmittel zur Beaufschlagung aller Speicherzellen mit einem zwischen dem ersten und zweiten Potential liegenden dritten Potential, wenn keine Speicherzellenauswahl in der Anordnung zu treffen ist, derart, daß die Last-Elemente der Speichertransistoren durch das dritte Potential im partiellen Leitzustand vorgespannt sind.
    Verfahren zum Betrieb einer Speicheranordnung mit in einem Halbleitersubstrat ausgebildeten Speicherzellen, die jeweils aus vier Transistoren, vorzugsweise Feldeffekttransistoren, bestehen, von denen nach Art eines Flipflops zwei sog. Speichertransistoren miteinander über Kreuz gekoppelt sind und die beiden übrigen Transistoren je im Lastzweig eines Speichertransistors liegen, wobei je eine
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    derartige Speicherzelle am Kreuzungspunkt einer von mehreren zeilenweise parallel zueinander vorgesehenen Wortleitungen mit einem von mehreren spaltenweise parallel zueinander vorgesehenen Bitleitungspaaren angeordnet und über Wort- und Bit-Auswahleinrichtungen selektierbar ist, dadurch gekennzeichnet, daß bei zu treffender Auswahl von mit einer bestimmten Wortleitung verbundenen Speicherzellen einer Zeile an die betreffenden Speicherzellen ein erstes und zweites festes Potential und an die übrigen nicht ausgewählten Speicherzellen nur das zweite Potential angelegt wird, und daß in Betriebszeiten, in denen keine Speicherzellenauswahl in der Anordnung zu treffen ist, an alle Speicherzellen ein zwischen dem ersten und zweiten Potentialwert liegendes drittes Potential angelegt wird, so daß die Last-Elemente der Speichertransistoren dadurch im einen statischen Betrieb bedingenden partiellen Leitzustand vorgespannt sind.
    FI 974 005
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