DE2131939A1

DE2131939A1 - Logisch gesteuerte Inverterstufe

Info

Publication number: DE2131939A1
Application number: DE19712131939
Authority: DE
Inventors: Utz Dipl-Ing Dr Baitinger; Werner Dipl-Ing Haug
Original assignee: IBM Deutschland GmbH
Current assignee: IBM Deutschland GmbH
Priority date: 1971-06-26
Filing date: 1971-06-26
Publication date: 1972-12-28
Also published as: DE2131939B2; CA951384A; IT950050B; GB1323990A; JPS517031B1; FR2144259A5; US3875426A; DE2131939C3

Description

Böblingen, den 3. Juni 19 71 gg-ba

Amtliches Aktenzeichen: Neuanmeldung Aktenzeichen der Anmelderin: Docket GE 970 035

Logisch gesteuerte Inverterstufe

Die Erfindung betrifft eine logisch gesteuerte Inverterstufe, bestehend aus einem ersten in Reihe und einem zweiten parallel zu einer kapazitiven Last geschalteten Feldeffekt-Transistor, wobei durch Anlegen geeigneter Gate-Potentiale über den ersten Feldeffekt-Transistor die Aufladung und über den zweiten Feldeffekt-Transistor die Entladung der kapazitiven Last erfolgt.

Derartige Inverterstufen finden unter anderem vielfältige Anwendung als Grundbausteine für logische Schaltkreise in Computern. Es sei insbesondere auf NAND-Schaltkreise und NOR-Schaltkreise verwiesen, wie sie als Decoder in monolithischen Speichern zum Einsatz gelangen. Hier kommt es bekanntlich auf eine niedrige Verlustleistung und auf eine hohe Gleichstromstabilität an_o Die Ausgänge der Inverterstufen bzw. der damit aufgebauten logischen Schaltkreise sind hierbei auf die Selektionskreise der Speicherzellen, also beispielsweise auf die Wortleitungen der Speichermatrizen geschaltet. Bei jeder Selektion müssen die eine kapazitive Last darstellenden Wortleitungen umgeladen werden. Dabei ergibt sich als weitere Forderung, daß diese Umladung möglichst schnell erfolgen muß, um eine kurze

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Zugriffszeit zu erhalten.

Es ist bereits eine große Anzahl von Invertern bekannt, die prinzipiell aus zwei in Reihe geschalteten Transistoren bestehen, wobei eine an den Verbindungspunkt beider angeschlossene kapazitive Last über den einen Transistor aufladbar und über den anderen Transistor entladbar ist. Mit einem derartigen Inverter läßt sich eine relativ geringe Verlustleistung in Verbindung mit einer niedrigen Ausgangsimpedanz erreichen, was ihn zum Betreiben kapazitiver Lasten besonders geeignet macht. Nachteilig ist, was im Zuge der Beschreibung noch näher erläutert wird, daß in Abhängigkeit vom jeweils vorausgegangenen Schaltzustand das Potential am Ausgang Undefiniert ist und daß bei seiner Verwendung als NOR-Decoder zum Ansteuern von Speichermatrizen Probleme in der Zeitfolge der auslösenden Impulse auftreten.

Aus der Vielzahl bekannter bzw. bereits vorgeschlagener Inverterstufen bzw. damit aufgebauter logischer Schaltkreise aus Feldeffekt-Transistoren sei eine Weiterbildung herausgegriffen, mit der sich ein weiteres Problem lösen läßt. Dieses Problem besteht darin, daß derartige Schaltkreise relativ hohe Betriebsspannungen benötigen. Hohe Betriebsspannungen sind aus vielerlei Gründen unvorteilhaft. Einer dieser Gründe besteht darin, daß die Höhe der Betriebsspannung Auswirkungen auf die Höhe der Verlustleistung hat. Das bedeutet, daß auf einer vorgegebenen Fläche eines monolithischen Halbleiterkörpers nur eine begrenzte Anzahl derartiger logischer Schaltkreise untergebracht werden kann. Außerdem steigen die Kosten für die Stromversorgungsquelle, wenn die zu liefernde Spannung ansteigt. Aus diesen und anderen Gründen ist es wünschenswert, die Betriebsspannungen bei derartigen Schaltkreisen auf ein Minimum zu reduzieren. Die bereits vorgeschlagene Weiterbildung besteht darin, daß die kapazitive Last nicht direkt an den Ausgang eines derartigen NOR-Schaltkreises angeschlossen ist, sondern daß der Ausgang auf das Gate eines zusätzlichen Feldeffekt-Transistors geführt ist, an dessen Source die kapazitive Last angeschlossen ist. Ein zusätzliches Merkmal dieser Schaltung

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besteht darin, daß das Gate über eine zusätzliche Kapazität mit der Source verbunden ist. Diese Kapazität wird aufgeladen, um den zusätzlichen Feldeffekt-Transistor leitend und entladen, um den Transistor nicht leitend zu machen. Nachdem der Leitzustand des Feldeffekt-Transistors durch Aufladen oder Endladen der Kapazität festgelegt ist, wird der Drain des Transistors ein Impuls zugeführt. Dieser Impuls wird demnach über den Feldeffekt-Transistor auf die kapazitive Last übertragen oder nicht übertragen in Abhängigkeit davon, ob der Transistor leitend oder nichtleitend ist. Ist die Kapazität geladen und der Feldeffekt-Transistor damit leitend, so wird das Potential an der Source erhöht, da an der kapazitiven Last eine Spannung abfällt. Infolge der über die zusätzliche Kapazität erfolgenden Rückkopplung von der Source zum Gate des Transistors wird auch das Potential am Gate erhöht. Das bedeutet, daß die Gate-Source-Spannung über dem Betriebsschwellwert bleibt und der genannte Impuls übertragen wird, auch wenn das anfängliche, vom Ausgang des NOR-Schaltkreises an das Gate des Transistors gelieferte Potential und damit die.Gate-Source-Spannung relativ niedrig sind. Da diese den Leitzustand des Transistors bestimmende Spannung im wesentlichen der Betriebsspannung entspricht, kann diese relativ niedrig gewählt werden. Nachteilig bei diesem typischen, wechselstrommäßig arbeitenden NOR-Schaltkreis ist, daß im Wechsel mit dem genannten, eine höhere Adresse darstellenden, dem zusätzlichen Transistor zugeführten Impuls ein Auffrischimpuls zugeführt werden muß, der die genannte Kapazität auflädt, und den Transistor leitend macht. Das bedeutet, daß der zusätzliche, eine höhere Adresse darstellende Impuls erst nach einer gewissen Verzögerungszeit über den Transistor zur kapazitiven Last übertragen werden kann. Aus diesen Gründen sind sehr strenge Anforderungen an die Zeitfolge der einzelnen Impulse zu stellen. Ferner müssen die Transistoren der Decoder im leitenden Zustand niederohmig sein, um wegen der notwendigen Verzögerungszeit zu keiner Verlangsamung des Selektionsvorganges zu führen. Das hat eine weitere Verschärfung der Anforderungen an die Zeitabläufe zur Folge, da im Interesse einer niedrigen Verlustleistung nie alle Feldeffekt-Transistoren des

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- 4 Schaltkreises gleichzeitig leitend sein dürfen.

Der Erfindung liegt die Aufgabe zugrunde, einen logisch steuerbaren Inverter anzugeben, der bei seiner Herstellung in integrierter Technik nur geringen Platzbedarf in Verbindung mit möglichst geringer Verlustleistung aufweist. Weiterhin sollen die Schaltzeiten der Inverterstufe möglichst kurz und durch definierte Ausgangspegel auch konstant sein. Eine wesentliche Aufgabe ist auch in der Verwendbarkeit des Inverters für logische Schaltkreise zu sehen, die sich insbesondere zur Ansteuerung von monolithischen Matrixspeichern eignen, wobei keine Rücksichtnahme auf die Zeitfolge höherer Adressen (Chip-Auswahl) und niedriger Adressen (Zeilen-Auswahl) erforderlich sein soll.

Diese Aufgabe wird für eine logisch gesteuerte Inverterstufe, bestehend aus einem ersten in Reihe und einem zweiten parallel zu einer kapazitiven Last geschalteten Feldeffekt-Transistor, wobei durch Anlegen geeigneter Gate-Potentiale über den ersten Feldeffekt-Transistor die Aufladung und über den zweiten Feldeffekt-Transistor die Entladung der kapazitiven Last erfolgt, dadurch gelöst, daß in Reihe zur kapazitiven Last ein dritter Feldeffekt-Transistor angeordnet ist, dessen Gate-Potential an einem den ersten Feldeffekt-Transistor mit der Betriebsspannung verbindenden Widerstand abgegriffen wird und der bei gesperrtem erstem Feldeffekt-Transistor leitend ist und damit ein ihm zugeführtes, definiertes Potential an die kapazitive Last legt. Eine zusätzliche Verkürzung der Schaltzeiten wird.dadurch erhalten, daß zum dynamischen Betrieb der Inverterstufe parallel zum ersten Feldeffekt-Transistor eine Kapazität angeordnet ist. Ein vorteilhaftes Ausführungsbeispiel besteht darin, daß der dritte Feldeffekt-Transistor das Gate-Potential des ersten Feldeffekt-Transistors an die kapazitive Last legt. Spezielle besonders für die Ausführung in monolithischer Technik geeignete Weiterbildungen bestehen darin, daß der Widerstand aus einem hochohmigen vierten Feldeffekt-Transistor besteht. Dabei erweist es sich als vorteilhaft, Gate und Drain des vierten Feldeffekt-Tran-

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sistors an die Betriebsspannung zu legen.

Vorteilhafte Weiterbildungen bestehen darin, daß der Inverter als NOR-Schaltkreis ausgebildet ist, indem parallel zum zweiten Feldeffekt-Transistor weitere, entsprechend steuerbare Feldeffekt-Transistoren angeordnet sind, oder daß der Inverter als NAND-Schaltkreis ausgebildet ist, indem parallel zur kapazitiven Last mehrere in Reihe geschaltete und entsprechend steuerbare zweite Feieffekt-Transistoren angeordnet sind.

Die Erfindung wird im folgenden anhand der in der Zeichnung dargestellten Ausführungs- und Anwendungsbeispiele näher erläutert. Es zeigen:

Fig. 1 einen in bekannter Weise mittels eines ebenso

bekannten Inverters, von dem der erfindungsgemäße Inverter ausgeht, aufgebauten NOR-Schaltkreis;

Fig. 2 die Schaltung eines Ausführungsbeispiels des erfindungsgemäßen Inverters;

Fig. 3 einen mittels des erfindungsgemäßen Inverters

gemäß Fig. 2 aufgebauten NOR-Schaltkreis;

Fig. 4 als Blockschaltbild einen Ausschnitt aus einer

Speichermatrix, die über NOR-Schaltkreise als Decoder adressiert wird;

Fig. 5 die Zeitfolge der einzelnen Adressen und die

Zeitfolge der in den NOR-Schaltkreisen daraus gewonnenen Selektionsimpulse und Lesesignale;

Fig. 6 einen mittels des erfindungsgemäßen Inverters

gemäß Fig. 2 aufgebauten NAND-Schaltkreis und

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Fig. 7 ein weiteres Ausführungsbeispiel eines erfin

dungsgemäßen NOR-Schaltkreises für dynamischen

Betrieb.

Die in Fig. 2 gezeigte, erfindungsgemäße logisch gesteuerte Inverterstufe besteht im wesentlichen nur aus Feldeffekt-Transistoren. An eine Betriebsspannungsquelle V ist über einen Lastwiderstand R die Reihenschaltung zweier Transistoren TD und TA mit dem Gegenpol, im betrachteten Beispiel also mit Massepotential, verbunden. An den aus Source von Transistor TD und Drain von Transistor TA bestehenden Verbindungspunkt beider Transistoren ist die Source eines weiteren Transistors TX angeschlossen, dessen Drain mit dem Gate des Transistors TD verbunden ist. Die steuerbaren Eingänge der Inverterstufe sind mit A und D bezeichnet. Der Eingang D liegt am Gate des Transistors TD, während der Eingang A mit dem Gate des Transistors TA verbunden ist. Das Gate des Transistors TX ist mit der Drain des Transistors TD verbunden. Der gemeinsame Verbindungspunkt der beiden Transistoren TD und TA bildet den Ausgang 0 der Inverterstufe. Die über den Ausgang 0 zu betreibende kapazitive Last ist mit CL bezeichnet. Von dem bekannten und gebräuchlichsten Inverter unterscheidet sich diese erfindungsgemäße Schaltung durch den die Transistoren TD, TX und den Widerstand R enthaltenden Schaltungsteil Y, der in Fig. 2 gestrichelt eingerahmt ist und in den weiteren Ausführungsbeispielen entsprechend bezeichnet ist. Anstelle des Schaltungsteils Y enthält der genannte bekannte Inverter im wesentlichen lediglich einen zum Transistor TA in Reihe geschalteten Feldeffekt-Transistor, dessen Gate ebenfalls an den Steuereingang D angeschlossen ist.

Die Potentiale und Polaritäten der Betriebs- und Steuerspannungen sind unter Berücksichtigung der Art der verwendeten Feldeffekt-Transistoren so festgelegt, daß im Ausgangszustand, bei dem also keine Signale an den Eingängen A und D anliegen, die Transistoren T und T gesperrt und der Transistor T leitend ist. In diesem Zustand wird demnach über den Transistor T das

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am Eingang D herrschende definierte Pontential an den Ausgang 0 gelegt. Ein Signal am Eingang D bewirkt, daß Transistor TD leitend und Transistor TX gesperrt wird. Das bedeutet, daß die Kapazität CL am Ausgang 0 über den Transistor TD auf das Potential der Betriebsspannungsquelle V aufgeladen wird. Ein Signal am
Eingang A bringt den Transistor TA in den leitenden Zustand und die Kapazität CL am Ausgang 0 wird über diesen Transistor nach
Masse entladen.

Diese Funktionsweise wird nunmehr anhand des in Fig. 3 dargestellten, mittels der erfindungsgemäßen Inverterstufe gemäß Fig. 2
aufgebauten NOR-Schaltkreises näher betrachtet. Demnach besteht dieser NOR-Schaltkreis aus der erfindungsgemäßen Inverterstufe, bei der parallel zum Transistor TA mit dem Eingang A beispielsweise zwei weitere Transistoren TB und TC mit den Eingängen B
und C angeordnet sind. Der NOR-Schaltkreis diene beispielsweise der Verwirklichung der logischen Funktion o = d+a + b + c
oder in anderer Darstellung ο = d · a · b · c. Dabei sind die
den mit Großbuchstaben gekennzeichneten Eingängen zuzuführenden Signale mit entsprechenden Kleinbuchstaben bezeichnet. Der erfindungsgemäße NOR-Schaltkreis liefert demnach ein Ausgangssignal ο nur, wenn bei vorhandenem Signal d keines der Signale a, b und c vorhanden ist. Das Signal d ist somit übergeordnet.

Ein Anwendungsbeispiel für diesen NOR-Schaltkreis als Decoder zur Ansteuerung monolithischer Speicher wird anschließend noch näher erläutert.

Die Wirkungsweise des NOR-Schaltkreises sei nun anhand der möglichen, unterschiedlichen Schaltzustände, d. h. unter Berücksichtigung der verschiedenen Eingangsbedingungen betrachtet.

Liegt am Eingang D ein Signal d, dann ist Transistor TD leitend und damit Transistor TX gesperrt. Das Signal d am Eingang D bedeutet, daß Transistor TD gesperrt und Transistor TX leitend
ist. Bezüglich der den Eingängen A, B und C zugeführten Signale

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gilt, daß Signale a, b, c die betreffenden Transistoren TA, TB, TC in den leitenden Zustand und die negierten Signale a, b, c die betreffenden Transistoren in den sperrenden Zustand bringen.

Ausgegangen sei von einem ersten Fall, bei dem die Signale d, "a, b und c vorhanden sind. Am Ausgang erscheint demnach Signal ö". Es ist also Transistor TD gesperrt und damit Transistor TX leitend? außerdem sind die Transistoren TA, TB und TC gesperrt. Es wird demnach, ein kurszeitiger Endladestrom von der kapazitiven Last CL über Transistor TX zum Eingang D fließen. Da keine Widerstände in diesem Stromweg liegen, ist die Entladezeit extrem kurz. Nach der Entladung findet kein weiterer Stromfluß statt, d. h. der Leistungsverbrauch der Schaltung ist in diesem Schaltzustand minimal.

Im zweiten Fall wird angenommen, es seien die Signale d, a, b und c vorhanden, d„ h., am Ausgang liegt wiederum Signal o. Dieser Fall schließt entsprechend der NOR-Funktion der Schaltung ein, daß auch nur eines oder zwei der Signale a, b und c auftreten. Es ist wiederum Transistor TD gesperrt und Transistor TX leitend, aber es sind zusätzlich die Transistoren TA, TB und TC oder wenigstens einer oder zwei davon leitend. Hierbei fließt ein kurzzeitiger Entladestrom über den Transistor TX und außerdem über den oder die leitenden Transistoren TA, TB und TC- Auch für diesen Fall gilt entsprechend, daß die Entladezeit und der Leistungsverbrauch minimal sind.

In einem Fall 3 seien die Signale d, a, b und c vorhanden, d. h. am Ausgang erscheint wiederum das Signal o. Hierbei sind die Transistoren TD, TA, TB und TC leitend. Dieser Fall schließt wieder entsprechend der logischen Funktion ein, daß nur eines der Signale a, b oder c vorhanden ist und damit nur einer der Transistoren TA, TB oder TC leitend ist. Auch in diesem Fall fließt ein kurzzeitiger Entladestrom über die kapazitive Last CL und den bzw. die.leitenden Transistoren TA, TB und TC. Dieser Entladestrom fließt, da keine wesentlichen Widerstände im Stromweg

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liegen, nur kurzzeitig. Es fließt aber während dieses Schaltzustandes ein ständiger Gleichstrom von der Spannungsquelle V über den Widerstand R, den Transistor TD und über die oder den leitenden Transistor aus der Gruppe TA, TB und TC nach Masse. Mit diesem Schaltzustand ist demnach ein geringer Leistungsverbrauch verbunden, der im wesentlichen von der Betriebsspannung V und dem Widerstand R bestimmt wird.

Im vierten zu betrachtenden Fall, der dem einzigen Schaltzustand entspricht, bei dem am Ausgang das Signal ο auftritt, liegen die Signale d, ä, b und c" an den entsprechenden Eingängen an. Es ist somit lediglich Transistor TD leitend und es fließt ein Ladestrom von der Betriebsspannungsquelle V über den Widerstand R und den Transistor TD zur kapazitiven Last CL. Da es sich auch hierbei um einen kurzzeitigen Ladestrom handelt, ist der damit verbundene Leistungsverbrauch gering.

Dieser Zusammenstellung ist zu entnehmen, daß lediglich in dem dem Fall 3 entsprechenden Schaltzustand ein ständiger Leistungsverbrauch durch den dort fließenden Gleichstrom festzustellen ist. Außerdem ist festzustellen, daß dieser erfindungsgemäße Schaltkreis extrem kurze Schaltzeiten aufweisen kann.

Im folgenden wird eine Anwendung des erfindungsgemäßen NOR-Schaltkreises zur Speicheradressierung beschrieben und seine Vorteile anhand der Fign. 4 und 5 gegenüber dem bekannten NOR-Schaltkreis gemäß Fig. 1 herausgestellt.

Der in Fig. 1 dargestellte einfache, gleichstromstabile NOR-Decoder besteht aus einer an eine Betriebsspannungsquelle V angelegten Reihenschaltung eines Transistors TD und der Parallelschaltung aus den Transistoren TA, TB und TC. Parallel zu den Transistoren TA, TB und TC ist die kapazitive Last CL mit einem Parallelwiderstand RL angeschlossen. Die Ausgangsklemme ist mit O¹ bezeichnet. An den an die Gate-Elektroden geführten Eingängen A bis D werden die Adreßsignale angelegt, wobei d eine Adresse

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höherer Ordnung ist und z. B. bei monolithischen Speicherchips für die Chip-Auswahl verantwortlich ist. Das Ausgangssignal ο¹ selektiert ζ. B. eine Wortleitung einer Speichermatrix. Ein Ausschnitt aus einer derartigen Speichermatrix ist. in Fig. 4 dargestellt. Die beiden mit "0" und "1" bezeichneten Speicherzellen liegen jeweils an einer Wortleitung WLl bzw. WL2, die jeweils mit dem Ausgang 01 bzw. 02 eines NOR-Decoders verbunden sind. An die beiden Speicherzellen sind außerdem die Bitleitungen BIT und BIT 1 angeschlossen, die schließlich an die Eingänge eines als Leseverstärker RA verwendeten Differentialverstärkers angelegt sind. Es sei angenommen, daß die Selektion der beiden in Fig. 4 dargestellten Speicherzellen entgegengesetzten Informationsinhalts direkt nacheinander erfolge. Dies ist durch die Zeitfolge der Adressen al, bl, el des ersten und a2, b2, c2 des zweiten Decoders in Fig. 5 angedeutet. Es ist angenommen, daß die übergeordnete Adresse d beiden ansteuernden Decodern gemeinsam zugeführt wird, daß also dl = d2 = d ist. Es sei zunächst die Ansteuerung der Speicherzellen betrachtet, wenn zwei der Fig. 1 entsprechende, bekannte Decoder verwendet werden. Dabei erscheinen auf den Wortleitungen WLl und WL2 die von den Decoderausgängen 01· und 02' gelieferten Signale öl' und o2'. Man erkennt aus Fig. 5, daß die Aufladung des Ausganges 01' durch die höhere Adresse d veranlaßt wird, was über den zugeordneten Transistor TD erfolgt. Dabei müssen die Transistoren TA, TB und TC des ersten Decoders nichtleitend sein. Der nicht selektierende Ausgang 02' wird über die entsprechenden Transistoren TA, TB und TC des zweiten Decoders entladen, was durch die Adressen a2, b2 und c2 verursacht wird. Dabei tritt eine erhöhte Verlustleistung auf, da alle Transistoren des zweiten Decoders leitend sind. Schwanken die Adressen a, b und c in ihrer Zeitfolge relativ zur höheren Adresse d, wie es durch die Flanken 1,2 und 3 angedeutet ist, so ergibt sich ein verfrühtes oder verspätetes Entladen des nicht selektierenden Ausganges 02'. Beim Lesen erhält man am Ausgang des Leseverstärkers RA einen Strom I'_DIFp = H - 12. Es zeigt sich, daß ein relativ zu d verfrühtes Auftreten der Adressen a, b und c zu keiner Fehlinformation beim Lesen der selektierten

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Zelle führt. Eine Fehlinformation beim Lesen der selektierten Zelle kann aber bei einem verspäteten Auftreten die Folge sein. An die Adressenzeitfolge ist daher die Forderung zu stellen, daß nur Flanken zwischen 1 und 2, jedoch nicht zwischen 2 und 3 zugelassen sind. Dies ist aus dem dargestellten Verlauf für den Strom I¹^t₁₇,- zu ersehen.

Es sei nun ein entsprechender Selektionsvorgang betrachtet, wenn anstelle der bekannten, in Fig. 1 dargestellten Decoder erfindungsgeraäße Decoder gemäß Fig. 3 zur Ansteuerung der Speicherzellen gemäß Fig. 4 verwendet wurden. Die Ausgangssignale der beiden Decoder sind mit öl und o2 und der Differenzstrom am Ausgang des Leseverstärkers EA mit I_DIPP bezeichnet. Die■Selektion und das Auslesen der beiden Speicherzellen erfolgt durch die beiden erfindungsgemäßen NOR-Decoder wiederum direkt nacheinander. Die ansteuernden Adressen al, bl, el bzw. a2, b2, c2 liegen an den Gate-Elektroden der parallel geschalteten Transistoren TA, TB und TC der beiden Decoder. Die höhere Adresse dl = d2 = d wird den Transistoren TD zugeführt. Die Aufladung der Ausgänge 01 bzw. der beiden Decoder erfolgt im Falle nichtleitender Transistoren TA, TB und TC über die leitenden Transistoren TD. Es ergibt sich folgende Wirkungsweise. Eine höhere Adresse d wird eingeschaltet. Dadurch werden die Transistoren TD leitend und damit die Transistoren TX nichtleitend. Liegen die Adressen äT, ET und el an, so daß die Transistoren TA, TB und TC des ersten Decoders nichtleitend sind, so kann sich der selektierende Ausgang 01 über den zugehörigen Transistor TD aufladen. D. h., am Ausgang 01 liegt das Signal öl an. Werden die Transistoren TA, TB oder TC des zweiten Decoders durch Adressen a2, b2 oder c2 leitend, so kann sich der Ausgang 02 nicht aufladen, und zwar unabhängig davon, ob das Einschalten dieser Adressen vor dem Einschalten der höheren Adresse d (Flanken 1 bis 2), oder nachher erfolgt (Flanken 2 bis 3). Daraus ist zu ersehen, daß in keinem Fall eine Fehlinformation ausgelesen wird. Es werden also bei Verwendung erfindungsgemäßer NOR-Decoder keine besonderen Anforderungen an den Zeitablauf der Impulse gestellt.

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Der nicht selektierende Decoder hat zwar nur leitende Transistoren (mit Ausnahme von Transistor TX), doch bleibt die Verlustleistung wegen der Hochohmigkeit von Widerstand R klein.

Ein weiterer Vorteil des erfindungsgemäßen NOR-Decoders gegenüber dem bekannten Decoder besteht offensichtlich darin, daß am Ausgang 0, also beim betrachteten Anwendungsbeispiel auf der angeschlossenen Wort leitung WL, bei fehlendem Ausx^ahl-Signal am Eingang D, also bei Anlegen der Adresse d, über den dann leitenden Transistor TX ein definierter Pegel eingestellt ist, nämlich der der Adresse d. Das bedeutet, daß bei Anlegen der Adressen ~ä, b und c und Erscheinen der Adresse d von diesem definierten Pegel auf den dem Ausgangssignal ο entsprechenden Pegel umgeschaltet wird. Damit erreicht man in jedem Fall eine vom vorausgegangenen Schaltzustand unabhängige Schaltzeit. Dies trifft beim bekannten Decoder gemäß Fig. 1 nicht zu. Der Pegel am Ausgang O¹ ist beim Erscheinen der Adresse d nicht definiert, da sich die kapazitive Last in Abhängigkeit vom vorausgegangenen Schaltzustand über den stets vorhandenen Leckwiderstand RL zeitabhängig entlädt.

Fig. 6 zeigt ein weiteres Anwendungsbeispiel der logisch gesteuerten Inverterstufe gemäß Fig. 2. Der wesentliche, die erfindungsgemäße Inverterstufe kennzeichnende Schaltungsteil Y entsprechend Fig. 2 ist hier lediglich angedeutet. Die Anwendung betrifft einen NAND-Schaltkreis, bei dem zu dem Schaltungsteil Y im betrachteten Beispiel drei Feldeffekt-Transistoren TA, TB und TC in Reihe geschaltet sind. Am Ausgang 0 liegt hier parallel zu diesen drei Transistoren die kapazitive Last CL. Die logischen Eingänge sind wiederum mit A bis D gekennzeichnet.

Fig. 7 zeigt im Gegensatz zu Fig. 2 bzw. Fig«, 3 eine erfindungsgemäße Inverterstufe bzw«, einen damit aufgebauten NOR-Schaltkreis für dynamischen Betrieb» Der wesentliche,, die Erfindung kennzeichnende Schaltungsteil Y' entspricht prinzipiell dem Schaltungsteil Y in Fig. 2. Ein schaltungsmäßiger Unterschied besteht bei Schaltungsteil Y¹ der Fig. 7 darin, daß bewußt eine Gate-Source-Kapa-

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zität C am Feldeffekt-Transistor TX eingefügt ist. Diese zusätzliche Kapazität bewirkt, daß ein Selektionsvorgang, wie er in Verbindung mit Fig. 3 beschrieben wurde, extrem schnell erfolgen kann. Beim NOR-Schaltkreis gemäß Fig. 7 sind beispielsweise lediglich zwei Adreßeingänge A und B mit zugeordneten Transistoren TA, TB und ein Eingang D für eine übergeordnete Adresse vorgesehen.

Angenommen, am Ausgang 0 werde das Signal ο (Selektion) erzeugt, d. h. also, es liegen an den entsprechenden Eingängen die Adressen a, b und d an, dann sind die Transistoren TA und TB gesperrt. Der Transistor TD ist infolge seiner durch den hohen Ausgangspegel entsprechend Signal ο hohen Schwellenspannung nur schwach leitend. Die Kapazität C hält den Transistor TX so lange leitend, bis sie langsam über den Transistor TD entladen ist. Das bedeutet, daß der vor der Selektion bereits leitende Transistor TX während des Selektionsvorganges zunächst leitend bleibt und eine Beschleunigung des Vorganges bewirkt, da der Ausgang 0 nicht nur über den Widerstand R aus der Betriebsspannungsquelle V, sondern auch direkt aus der Signalquelle D über den Transistor TX aufgeladen wird.

Angenommen am Ausgang 0 werde das Signal ο (keine Selektion) erzeugt, d. h. also, es liegen an den entsprechenden Eingängen die Adressen a, b und d an, dann sind die Transistoren TA und TB leitend. Der Transistor TD ist infolge seiner durch den niedrigen Ausgangspegel entsprechend Signal ο niedrigen Schwellenspannung stark leitend. Die Kapazität C wird somit schnell über den Transistor TD entladen, so daß der Transistor TX schnell gesperrt wird.

Beim Ausführungsbeispiel gemäß Fig. 7 ist der im Ausführungsbeispiel gemäß Fig. 2 als Ohm¹scher Widerstand R dargestellte Widerstand durch einen hochohmigen Feldeffekt-Transistor TR ersetzt. Dieser Transistor kann beispielsweise mit dünnem Gate-Oxyd, d.h. niedriger Schwellenspannung und hoher Steilheit, dabei aber

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schmal und lang ausgeführt werden. Es besteht aber auch die Möglichkeit, bei kleinem Platzbedarf das dicke Oxyd über einer monolithischen Schaltung als Gate-Oxyd zu verwenden, das sich durch eine hohe Schwellenspannung und niedrige Steilheit auszeichnet.

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Claims

Neue Seite 15 25. August 1971 - 15 - PATENTANSPRÜCHE

1. Logisch gesteuerte Inverterstufe bestehend aus einem ersten in Reihe und einem zweiten parallel zu einer kapazitiven Last geschalteten Feldeffekt-Transistor, wobei durch Anlegen geeigneter Gate-Potentiale über den ersten Feldeffekt-Transistor die Aufladung und über den zweiten Feldeffekt-Transistor die Entladung der kapazitiven Last erfolgt, dadurch gekennzeichnet, daß in Reihe zur kapazitiven Last (CL) ein dritter Feldeffekt-Transistor (TX) angeordnet ist, dessen Gate-Potential an einem den ersten Feldeffekt-Transistor (TD) mit der Betriebsspannung (V) verbindenden Widerstand (R) abgegriffen wird und der bei gesperrtem ersten Feldeffekt-Transistor leitend ist und damit ein ihm zugeführtes, definiertes Potential an die kapazitive Last (CL) legt.

2. Inverterstufe nach A.nspruch 1, dadurch gekennzeichnet, daß zum dynamischen Betrieb der Inverterstufe parallel zum ersten Feldeffekt-Transistor (TD) eine Kapazität (C) angeordnet ist.

3. Inverterstufe nach A.nspruch 1 und 2, dadurch gekennzeichnet, daß

der dritte Feldeffekt-Transistor (TX) das Gate-Potential des ersten Feldeffekt- T ran äs to rs (TD) an die kapazitive Last (CL) legt.

4. Inverterstufe nach A.nspruch 1, dadurch gekennzeichnet, daß der Widerstand (R) aus einem hochohmigen vierten Feldeffekt-Transistor (TR) besteht.

5. Inverterstufe nach Anspruch 4, dadurch gekennzeichnet, daß Gate und Drain des vierten Feldeffekt-Transistors (TR) an die Betriebsspannung (V) gelegt sind.

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ORIGINAL INSPECTED

6. Inverterstufe nach Anspruch 1 bis 5, dadurch gekennzeichnet, daß sie als NOR-Schaltkreis ausgebildet ist, indem parallel zum zweiten Feldeffekt-Transistor (TA) weitere, entsprechend steuerbare Feldeffekt-Transistoren (TB, TC) angeordnet sind.

7. Inverterstufe nach Anspruch 1 bis 5, dadurch gekennzeichnet, daß sie als NAND-Schaltkreis ausgebildet ist, indem parallel zur kapazitiven Last (CL) mehrere in Reihe geschaltete und entsprechend steuerbare zweite Feldeffekt-Transistoren (TA, TB, TC) angeordnet sind.

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