DE2031038C3 - Schaltungsanordnung zur Auswahl jeweils einer von 2" Adressenleitungen eines Speichersystems - Google Patents

Schaltungsanordnung zur Auswahl jeweils einer von 2" Adressenleitungen eines Speichersystems

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Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Auswahl jeweils einer von 2" Adressenleitungen eines Speichersystems mit jeweils η Bits enthaltenden Adressensignalen, die mit ihren η Bits und mit daraus mit zu den Potentialen der η Bits inversen Potentialen abgeleiteten ή Bits in einem Decoder zur Bildung von die einzelnen Adressenleitungen bezeichnenden Ausgangssignalen herangezogen werden.
Eine Schaltungsanordnung der vorstehend genannten Art ist bereits bekannt (»Electronics« vom 6.2.67, Seiten 93 bis 67). Zur Ansteuerung des Decoders bei dieser bekannten Schaltungsanordnung erfolgt jeweils die Aktivierung eines Zcilenleilers und eines Spaltenleiters, wozu jeweils nil Adressensignalbits pro Zeilenrichtung und pro Spaltenrichtung verwendet werden. Dabei werden zwar aus den η Bits jedes Adressensignals die dazu invertierten Bits abgeleitet und zusammen mit den η Bits dem Decoder zugeführt. Diese Maßnahme dient dabei jedoch lediglich dazu, jeweils nur eine Zeilenleitung und nur eine Spaltcnleitung zu aktivieren. Bei dieser Art der Ansteuerung eines Speichers kann eine Mehrfachadressierung auftreten, und zwar dadurch, daß zu einem Zeitpunkt mehr als ein Zeilenleiler bzw. Spaltenleiter des vorgesehenen Decoders aktiviert wird. Dabei kann sich eine derartige Mehrfachadressierung insbesondere dadurch ergeben, daß die aus den einzelnen Adressensignalbits abgeleiteten invertierten
Adressensignalbits gegenüber den in iiiehtinveriierler Form weitergcleileten Adressensignalbils etwas verzögert auftreten.
Es ist ferner eine Schaltungsanordnung /ur Auswahl jeweils einer von 2" Adressenleitungen eines Speichersysiems mit jeweils /) Bits enthaltenden Adressensignalen bekannt, die in einem Decoder /ur bildung von die einzelnen Adressenleitungen bezeichneten Ausgangssignalen herangezogen werden (»Klectronics engineering edition« vom 17.1.58, Seiten 66 bis 70). Hei dieser bekannten Schaltungsanordnung kann es vorkommen, daß bei der aufeinanderfolgenden Zuführung von Adressensignalen nicht nur die durch diese Adressensignale bezeichneten Adressenleitungen des Speichersystems angesteuert werden, sondern dall während der Zeitspanne des Übergangs von einem Adressensignal zu dem nächsten Adressensignal eine noch weitere, an sich nicht anzusteuernde Adressenlcitung des betreffenden Speichersystems angesteuert wird. Dies kann sich dadurch ergeben, daß ein neues Adressensignal sich bereits auswirkt, obwohl das zuvor zugelUhrtc Adressensignal noch die Ansteuerung der dadurch bezeichneten Adressenleitung bewirkt. Damit treten auch bei dieser bekannten Schaltungsanordnung Schwierigkeiten auf, wie sie im Zusammenhang mit der eingangs betrachteten bekannten Schaltungsanordnung aufgezeigt worden sind.
Die vorstehend geschilderten Schwierigkeilen sind nun nicht nur unerwünscht, sondern sie führen zuweilen auch zu einer Zerstörung von abgespeicherten Daten, was von besonderem Nachteil ist.
Zur Lösung des vorstehend aufgezeigten Problems könnte zwar so vorgegangen werden, daß Sperrtaktimpulse während der Adressenänderungsintervalle bereitgestellt werden, um während dieser Intervalle die Auswahl irgendeiner Adressenleitung zu verhindern. Abgesehen davon, daß diese Maßnahme relativ aufwendig ist, bringt sie noch den Nachteil einer erforderlichen Synchronisierung der Adressenänderung und der Sperrung der Ansteuerung des Speichersystems mit sich.
Der Erfindung liegt demgemäß die Aufgabe zugrunde, einen Weg zu zeigen, wie bei einer Schaltungsanordnung der eingangs genannten Art auf relativ einfache Weise sichergestellt werden kann, daß jeweils nur eine der vorgesehenen Adressenleitungen des Speichersystems angesteuert und damit ausgewählt wird.
Gelöst wird die: vorstehend aufgezeigte Aufgabe bei einer Schaltungsanordnung der eingangs genannten Art erfindungsgemäß dadurch, daß dem Decoder derart ausgebildete Steuerschaltungen vorgeschaltet sind, daß jede Steuerschaltung aus einem ihr zugeführten Adressensignalbit für den Decoder zwei solch·; Steuerbits bildet, daß das eine Steuerbit eine geringere Breite besitzt als das andere Steuerbit und innerhalb der Dauer des Auftretens des anderen Steuerbits mit einem anderen Pegel auftritt als das andere Steuerbit, wobei die beiden unterschiedlichen Pegel den zueinander komplementären Binärwerten entsprechen.
Die Erfindung bringt den Vorteil mit sich, daß eine Mehrfachadressierung des Speichersystems vermieden ist, indem jeweils nur eine der vorgesehenen Adressenleitungen angesteuert und ausgewählt wird. Dies bedeutet, daß durch die vorliegende Erfindung Schwierigkeiten beseitigt sind, wie sie bei bisher bekannten Schaltungsanordnungen zur Auswahl jeweils einer von 2" Adressenleitungen eines Speichersystems haben auftreten können.
Zweckmäßige Ausgestaltungen des Gegenstands der Erfindung ergeben sich aus den Unteransprüchen.
Anhand von Zeichnungen wird die Erfindung nachstehend beispielsweise näher erläutert.
Fig. la und Ib zeigen eine bekannte Auswahlschaltung bzw. einen bekannten Dekoder;
Fig. Ic bis 11 zeigen zeitliche Zusammenhänge bei den in F i g. la und Ib gezeigten Schaltungen;
F i g. 2a zeigt eine bevorzugte Ausführungsform der erfindungsgemäßen Auswahlschaltung;
Fig. 2b zeigt Signalfolgen, die bei der erfindungsgemäßen Auswahlschaltung auftreten;
F i g. J zeigt ein Speichersystem, das die erfindungsgemäße Auswahlschaltung verwendet.
Bevor die erfindungsgemäße Schaltung oder Schaltungsanordnung, wie sie in F i g. 2a, 2b und i veranschaulicht ist, näher erläutert wird, erscheint es zweckmäßig, eine bekannte Auswahlschaltung näher zu betrachten und einige der dieser Schaltung anhaftenden Nachteile aufzuzeigen. Eine derartige bekannte Schaltung ist in Fig. la gezeigt; sie enthält in Reihe geschaltete Inverter 5 und 6. Wie bei der erfindungsgemäßen Auswahlschaltung, so sind auch die Schaltungen gemäß Fig. la zwischen Eingangsdatenleilungen und Speicherdekoderschaltungen angeschlossen. Die Speicherdekoderschaltung, die Dekodergatter 7 umfaßt, sind in Fig. Ib gezeigt. Die verschiedenen zeillichen Zusammenhänge sind in F i g. Ic bis 11 veranschaulicht.
Der Einfachheit halber sind hier nur zwei Dateneingangssignale verwendet. Diese Signale sind in Fig. Ic und If angedeutet; sie dienen für eine bestimmte Adressenfolge. Die betreffenden Signale sind verknüpfungsmäßig mit Ai und B1 bezeichnet, jede Auswahlschaltung liefert zwei komplementäre Ausgangssignale, die mit -4a Ad und Bo, Bd bezeichnet sind. Die folgende Wertetabelle bezeichnet die binären Eingangssignale, die zu vier eindeutigen Adressen (ADDX bis ADDA) durch die Schaltung gemäß Fig. Ib dekodiert werden:
Ai B1
ADDX ADD 2 ADDi A DD 4
Bezugnehmend auf die zeitlichen Beziehungen, wie sie aus F i g. Ic bis 11 hervorgehen, sei bemerkt, daß die Zeitspannen Pi, Pi und Pi Adressenintervalle festlegen, innerhalb welcher eine eindeutige Adresse ausgewählt wird. Zum Zwecke der Darstellung wird dabei während der Zeitspannen Pi und P) die Adresse 4 ausgewählt; während der Zeitspanne Pj wird die Adresse 1 ausgewählt.
In Fi g. lc, Id und Ie sind die Verknüpfungs-Signalfolgen Ai, Ao und Ao veranschaulicht. Es ist von Bedeutung, darauf hinzuweisen, daß beide Flanken des Signals An' gegenüber den Flanken des Signals A, verzögert sind und daß beide Flanken des Signals Ao gegenüber den Flanken des Signals Ao verzögert sind. In Fig. If, Ig und lh sind die Verknüpfungssignalzüge Bj, Bd und Bo gezeigt. Wie bei den 4-Signalen so sind auch hier beide F'lanken des ßo'-Signals gegenüber den Flanl'en des ß,-Signals verzögert, und außerdem sind beide Flanken des Signals Bo gegenüber den Flanken des Signals Bd verzögert.
In Fig. Ii, 1j, Ik und 11 sind vier Verknüpfungsausgangssignale der Dekodergatter 7 gezeigt. Diese
Ausgangssignalc sind den Adrcssenlcilungen ADD I his ADD4 gemii 1.1 Ii g. II' zugehörig. Von der dargestellten Adressenlolge soll dabei lediglich die Adresse h/n. Adressenleitiing ADD 1 oder Al)I)A ausgewählt werden (hoher Wert) l-'ig. Ii zeigt das Auftreten eines Aiiswahlpegels während der Zcilspiinne Py, l'ig. 11 zeigt dagegen das Aiiltrelen eines Auswahlpegcls während der Zeitspanne /' und /Ί (im Kahmen der vorliegenden Beschreibung wird ein hoher Aiiswalilpegel als Verkiiiipfiingspegel »eins« betrachtet). Darüber hinaus zeigen jedoch auch die (iatler 7 mit den Hingängen bzw. Hingangssignalen Aa und H1/ bzw. Ao' und Mi eine ausgewählte Periode, und zwar auf Grund der Überlappung der Verknüpfungspegel.
!'ig. 2a zeig! min eine bevorzugte Ausfiihrungsfurm der erfindiingsgemäßen Auswahlschaltung, die das Auftreten einer niclirlaehcn Adressenauswahl zii verhindern imstande ist. l'ig. 2b zeigt dabei in einem Zeildiagramm Hingangs- und Ausgangsimpulsc, wie sie in der Schaltung gemäß l'ig. 2a auftreten. Das Eingangssignal 8 ist in l'ig. 2a als positiver Impuls dargestellt, der der I iingangskiemme 12 zugeführt wird. Die komplementären Ausgangssignale sind durch ein positives Signal 51 an der Ausgangsklemme 50 und durch ein negatives Ausgangssignal 53 an der Ausgangskleininc 52 gebildet. Heide Signale 51, 53 sind gegenüber dem Eingangssignal 8 verzögert (die Impulsdauer des Impulses 53 ist dabei langer als die des Impulses 51). llieiaul wird weiter unten noch näher eingegangen werden.
Bei der in Ii g. 2a dargestellten Auswahlschaltung isl eine Diode 14 mit ihrer Anode geerdet und mit ihrer Kathode an den limitier eines Transistors 11 angeschlossen. Die liasis lies Transistors 11 isl über einen Widerstund 16 an eine Speisespannungsklemmc + l'i angeschlossen. Der Kollektor des Transistors II ist mit der Basis 20/) eines Transistors 20 verbunden. Der Kollektor 2Or des Transistors 20 isl über einen Widerstand 18 an die Speisespannungsklemme + V, angeschlossen. Der Transistor 20 weist ferner zwei limitier 20.-i.20i/aul. die an einen Widerstand 22 bzw. an den Kollektor eines T ransislors 40 angeschlossen sind. Das andere linde des Widerstands 22 ist dabei in der Schaltung gemäß I' i g. 2a geerdet. Hei einer praktischen Ausführungsform der HiTindung besitzt der Widersland 18 einen Nennwert von 3 kOhm. während der Widerstand 22 einen Widerstandswert von 2 kOhm und der Widerstand 16 einen Nennwert von 4 kOhm besitzt.
Im folgenden sei allein die Betriebsweise der Transistoren 11 und 20 näher betrachtet, und zwar für den Tall, daß das Eingangssignal 8 Null Volt bclrägt: dieses Hingangssignal wird im folgenden als »0«-Signal bezeichnet. Mit Auftreten eines solchen »(!«-Signals ist der Transistor 11 leitend, wodurch die Ansteuerung der Basis des Transistors 20 verhindert ist, der damit im nicht leitenden Zustand verbleibt. Die Diode 14 wirkt als Klemmdiodc, die verhindert, daß an der Hingangsklemine 12 eine übermäßig hohe Induktionsschwingung auftritt. Bei nicht leitendem Transistor 20 führt dessen Kollcktorclcktrodc 20c das höhere Potential von zwei möglichen Potentialen, d. h. der Hmitter 20a dieses Transistors führt im wesentlichen Hrdpolcntial. Wenn das Kingangssignal 8 seinen positiveren Pegel annimmt (z.B. +3V). wird die Basis-Hmiitcr-I.citfähigkcit des Transistors 11 beendet, und der dabei in Durchlaßrichtung vorgespannter Basis zum Kollektor des Transistors 11 hin fließende Strom schaltet den Transistor 20 in den leitenden Zustand. Die Spannung an den Hmittcrn der Transistoren 20 steigt damit an, während die Spannung am kollektor dieses Transistors absinkt.
Der übrige Sclialiungstcil isl an tue· Kollektor- mn Hmilterelektroden des Transistors 20 angeschlossen Die Dioden 23 und 24 sind dabei mil ihren Anodei gemeinsam an den Kollektor 20c des Transistors 2( angeschlossen; sie führen zur liasis bzw. zum Koliektoi des Transistors 30 hin. Zwei Dioden 42 und 44 sind ii entsprechender Weise mit ihren Anoden verbunden um mil ihren Kathoden an den Kollektor bzw. an die liasi ilcs Transistors 30 angeschlossen. Hin Widerstand 3f verbindet die Anoden der Dioden 42 und 44 mil den Kollektor des Transistors 40. Heiner sind noch /.we weitere Dioden 46 und 48 vorgesehen, deren Anodei miteinander verbunden sind und deren Kathoden mi der Basis bzw. mit dem Kollektor lies Transistors 4( verbunden sind. Hin Widerstand 38 verbindet dabei dk miteinander verbundenen Anoden der Dioden 46 und 4} mit dem Kollektor des Transistors 30 Die Hmitter de beiden Transistoren 30 und 40 sind geerdet. Dk Widerstände 32 und 34 sind /wischen dem Kollektor de Transistors 30 bzw. 40 und der Spcisespannungsklemnu -I l'i angeschlossen. Die Ausgänge 50 und 52 sind mi den Kollektoren der Transistoren 50,40 verbunden.
Wie oben erwähnt, isl der Transistor 20 nicht leitend w enn das Eingangssignal 8 mit einer Spannung von NuI Voll auflritl. Der Widersland 18 und die Dioden 23 um 24 werden jedoch von einem Strom durchflossen. Diesel Strom reicht aus, um den T lansisloi }() in den leitendet Zustand überzuführen. Damit sinkt das Kollektorpolen tial des Transistors 30 im wesentlichen aiii Hrdpotenlial Bei im leitenden Zustand befindlichem Transistor 2( wird der Transistor 40, dessen Basis im wesentlichen au Hrdpotential liegt, von dem Transistor 20 nicht in dei !eilenden Zustand übergelührt.
Damit ist der Transistor 30 leitend, und die Dioden 4( und 48 sind in Sperrichlting vorgespannt; der T ransish 40 kann durch die Dioden 46, 48 nicht in den Icilcndei Zustand übergeführt werden. Damit verbleibt dci Kollektor des Transistors 40 etwa auf einem Potentia von + 3.5 V. Dieses Potential bzw. diese Spannung is hauptsächlich durch die Spannung an der Spannungs klemme + Vt und durch die Werte der Widerstände 36 und 34 festgelegt. Zusammenfassend ergibt sich somit daß in dem lall, daß das Hingangssignal 8 eine Spannung von Null Voll besitzt, an der Ausgangskleininc 50 in wesentlichen Hrdpotential auftritt und an der Ausgangs klemme 52 eine Spannung von etwa +3.5 V liegt. Diese Anfangspcgel sind in Hig. 2b zum Zeilpunkt /, veranschaulicht.
Von icdcm Diodenpaar in der Schaltung gcmäl. H i g. 2a ist jeweils eine Diode mit ihrer Kathode an dei Kollektor des Transistors 30 bzw. des Transistors 4( angeschlossen. Diese Dioden (24, 42 und 48) bewirker eine Sättigungsverhülung ihres zugehörigen Transi slors, wenn dieser in den leitenden Zustand gelangt Wird z. B. der Transistor 20 in den nicht leitender Zustand übergeführt, so führt der Kollektor 2Of diese« Transistors den höheren Spannungswcrl von zwc möglichen Spannungswerten, wie dies oben bereit! erwähnt worden ist. Damit sind die Dioden 23 und 2' leitend. Die Diode 24 halt dabei den Transistor 30 au· dem Sättigungsbercich heraus, und zwar auf Grund dci Talaschc. daß sie dessen Vorwärisspannungsabfal begrenzt. In entsprechender Weise isl der Hmitter 20c mil dem Kollektor des Transistors 40 verbunden wodurch verhindert wird, daß der Transistor 40 in die Sättigung gelangt, wenn der Transistor 20 sich in
leitenden Zustund befindet.
Im folgenden sei angenommen, daß das Eingangserregungssignul seinen positiveren Wert oder eine Spannung von etwa + 3 Volt annimmt. Dieser Zustand ist in lrig. 2b als etwa zum Zeitpunkt t\ auftretend r, dargestellt. Das sich zu positiven Werten hin ändernde Signal sperrt den Basis-Emiltcr-Strom des Transistors 11 und ermöglicht das Fließen eines Basis-Kollektor-Stroms durch den Widerstand 16 zur Basis des Transistors 20 hin, wodurch dieser Transistor 20 in den leitenden Zustand gelangt. Der Emitter 20;( des Transistors 20 nimmt relativ rasch ein positives Potential an, wodurch der Transistor 40 in den leitenden Zustand gelangt. Der Kollektor des Transistors 40, mit dem die Ausgangsklemmc 52 verbunden ist. nimmt damit /um Zeitpunkt 0 im wesentlichen etwa Erdpotenlial an (F i g. 2b). Beim Kollektor 2Oc- des Transistors 20 tritt eine relativ kleine Spannungsüberschwingung auf. Wenn der Transistor 20 jedoch in den leitenden Zustand gelangt ist, nimmt das Kolleklorpotcntial dieses Transistors 20 jedoch von dem vorhergehenden Wert wieder etwas ab. Wenn der Transistor 40 sich im leitenden Zustand befindet und dessen Kollektor von einem Wert von etwa + 3,5 Volt ausgehend, eine sich zu Null Volt hin ändernde Spannung annimmt, hört bei einer Spannung von etwa +2,8 Volt das Leitendsein über die Dioden 42 und 44 auf, wodurch dem Transistor 30 ermöglicht ist, in den nicht leitenden Zustand zu gelangen. Der Der 2,8-Voll-Pegel ist dabei hauptsächlich durch den Wert der Widerstände 26 und 36 w festgelegt. Der Übergang des Transistors 30 in den nicht leitenden Zustand ist in Fig. 2b zum Zeitpunkt ti angedeutet. Zu diesem Zeitpunkt nimmt nämlich der Signalzug 51 seinen positivsten Wert an, womit angezeigt ist, daß der Transistor 30 in den nicht leitenden Zustand gelangt ist. Dieser positive Wert beträgt etwa +3.5 Volt; er ist durch den Wert der Widerstände 32 und 38 festgelegt.
Es sei ferner angenommen, daß während des Betriebs der in Fig. 2a dargestellten Schaltung zum Zeitpunkt u *o der Erregungsimpuls 8 auf dem Pegel zurückkehrt, den er zum Zeitpunkt i(1 besaß, d. h. im wesentlichen Erdpotential (siehe F i g. 2b). Die Zeitspanne zwischen den Zeitpunkten Γι und u (Fig. 2b) besitzt dabei einen willkürlichen Wert. Diese Zeitspanne kann als ein Adressenintervall definiert werden, während dessen lediglich eine Speicheradresse ausgewählt wird. Wäre der Impuls 8 so ausgelegt, daß er für mehr als ein Adressenintervall auf positivem Wert verbliebe, so würden die Rückflanken der Impulse 8, 51 und 53 nach rechts in dem Zeitdiagramm verschoben werden.
Die Rückkehr des Impulses 8 auf Erdpotential bewirkt, daß die folgenden Vorgänge auftreten. Der Transistor 11 ist leitend, und der den Widerstand 16 durchfließende Strom, der zuvor in die Basis des Transistors 20 geflossen ist, wird nunmehr durch den Transistor 11 hindurchgeleitet. Bei abgespaltetem Transistor 20 steigt gleichzeitig die Kollektorspannung des Transistors 20 an, während die Spannung am Emitter 20a dieses Transistors Null Volt annimmt. Der bo Transistor 40 wird dabei jedoch nicht sofort in den nicht leitenden Zustand übergeführt, da der die Dioden 46,48 und den Widerstand 38 vom Kollektor des Transistors 30 her durchfließende Strom den Transistor 40 noch leitend hält. Die erhähte Kollektorspannung des ·*■> Transistors 20 führt über die Diode 23 den Transistor 30 zunächst in den leitenden Zustand über. Die Kollektorspannung des Transistors 30. die bei + 3.5 Voll lag.
ander! sich dann zu Null Voll hin. Dieser Vorgang ist in F i g. 2b zum Zeitpunkt (<-, des Ausgangsimpulses 51 (Klemme 50) veranschaulicht. Wenn die Kollektorspannung des Transistors 30 etwa +2,8VoIt erreicht, hört die Stromführung durch die Dioden 46 und 48 auf, und der Transistor 40 kann in den nicht leitenden Zustand übergeführt werden. Die Kolleklorspannung des Transistors 40 steigt damit auf +3,5 Volt an. Dieser Zustand tritt, wie F i g. 2b erkennen läßt, zum Zeitpunkt ib des Impulses 53 (Klemme 52) auf. Es sei darauf hingewiesen, daß beide Impulse 51 und 53 gleichzeitig nicht positiv sind bzw. nicht ein Potential besitzen, das dem Potential des jeweiligen Auswahlzustandes entspräche. Auf diese Weise wird eine mehrfache Adressenauswahl verhindert, wie dies weiter unten noch näher erläutert werden wird.
Bei dem in Fig. 3 dargestellten Speichersystem sind die Prinzipien der vorliegenden Erfindung angewandt. Das Speichersystem enthält im wesentlichen Auswahlschaltungen 104,10ß, lOCund IOD, einen Dekoder 100, eine Auslöse- bzw. Freigabeschaltung 110, Adressen- und Datenleitungen, Speicherzellen (-elemente) 80 und Ziffern/Abtast-Schaltungen 88.
In Fig. 3 ist eine weitere Ausführungsform der Auswahlschaltung dargestellt. Obwohl die in F i g. 3 dargestellte Auswahlschaltung im Aufbau von der in Fig. 2a gezeigten Auswahlschaltung etwas abweicht, sind entsprechende Bauelemente mit entsprechenden Bezugszeichen bezeichnet. Die Betriebsweise der Auswahlschaltung gemäß Fig. 3 wird im folgenden generell erläutert werden: sie stimmt weilgehend mit der aus F i g. 2b ersichtlichen Betriebsweise überein.
Wenn die Eingangsklemme 12 auf Erdpoleniial liegt, sind die Transistoren 20 und 40 nicht leitend, während der Transistor 30 leitend ist. An der Ausgangsklemmc 50 liegt Erdpotential, und an der Ausgangsklemme 52 liegt ein positives Potential oder ein »!«-Signal. Wenn die Eingangsklemme 12 positives Potential annimmt, wird der Transistor 20 leitend und folglich werden der Transistor 40 leitend und der Transistor 30 nicht leitend. Bezugnehmend auf Fig. 2b sei bemerkt, daß der Transistor 40 zum Zeitpunkt !2 wieder in den leitenden Zustand gelangt und daß der Transistor 30 zum Zeitpunkt ts aufhört leitend zu sein. Wenn an der Eingangsklemme 12 das Potential sich zum Erdpotential hin ändert, wird der Transistor 20 in den nicht leitenden Zustand übergeführt. Folglich wird der Transistor 30 leitend, (Zeitpunkt (5), während der Transistor 40 dann in den nicht leitenden Zustand gelangt (Zeitpunkt tb). Die Ausgangssignale an den Ausgangsklemmen 50 und 52 entsprechen den Signalzügen 51 und 53, wie sie in F i g. 2b dargestellt sind.
Die in F i g. 3 dargestellten vier Auswahlschaltungen besitzen jeweils gesonderte Eingangsklemmen 12, denen die mit /4„ Bi, C, bzw. D1 bezeichneten Signalfolgen zugeführt werden. Jede Auswahlschaltung 10 weist zwei komplementäre Ausgangsklemmen 50,52 auf, von denen Signalfolgen abgegeben werden, die mit Aa Ad bzw. Ba Bd bzw. Ca Cd bzw. Da Dd bezeichnet sind.
Die Freigabe- bzw. Auslöseschaltung 110 ist zwischen einer Auslöse-Eingangsklemme 111 und Ausgangsklemmen 50, 52 der Auswahlschaltung 10/4 angeschlossen; sie vermag eine Auswahl irgendeiner Adressenleitung zu verhindern, bis an der Klemme 111 ein Frcigabesignal auftritt. Bei der Ausführungsform gemäß Fig.3 bildet ein an der Eingangsklemme 111 auftretendes Erdpotential einen »Freigabew-Pcgcl. Dieses Potential
bewirkt, wenn es zum Emitter des Transistors 112 hin gelangt, daß der Transistor 112 in den leitenden Zustand gelangt. Die Basis des Transistors 112 ist über den Widerstand 114 an die Speisespannungsklemme -h Vi angeschlossen. Der Kollektor des Transistors 112 ist mit der Basis des Transistors 116 verbunden, während der Kollektor des Transistors 116 über den Widerstand 118 an der Speisespannungsklemme +· V1 liegt. Der Emitter des Transistors 116 ist mit den Basiselektroden der Transistoren 122 und 124 verbunden, und darüber hinaus ist der Emitter des Transistors 116 über einen Widerstand 120 geerdet. Die Emitter der Transistoren 122 und 124 sind geerdet, während die Kollektorelek iroden dieser Transistoren mit den Ausgangsklemmen 50 bzw. 52 verbunden sind.
Wird während des Betriebs ein Erd-(Freigabe)-Sij;nal an die Freigabe-Eingangsklemme 111 angelegt, so führt der Transistor 112 Strom, der von der Speisespannungsklemme + Vi durch den Widerstand 114 fließt. Ohne einen Basissteuerstrom für den Transistor 116 v/ird dieser Transistor im nicht leitenden Zustand gehalten. Damit fließt weder durch den Widerstand 118 noch durch den Widerstand 120 noch durch die Transistoren 122 und 124 ein Strom, womit diese Transistoren im nicht leitenden Zustand verbleiben. Damit treten an den Ausgangsklemmen 50 und 52 nicht die bestimmten komplementären Signalpegel auf. Besteht hingegen der Wunsch, eine Adressierung vollständig zu verhindern, so nimmt das an der Eingangsklemme 111 auftretende Signal einen positiven Wert an. Das Fließen des Basis-Emitter-Stroms des Transistors 112 hört damit auf, und statt dessen fließt ein Basis-Kollektor-Strom, der den Transistor 116 in den leitenden Zustand überführt. Der Kollektorstrom des Transistors 116 fließt von der Speisespannungsklemme + Vi durch den Widerstand 118. Der im Emitter des Transistors 116 fließende Strom bewirkt, daß die Transistoren 122 und 124 in den leitenden Zustand gelangen. An den Kollektoren dieser beiden Ausgangstransistoren tritt somit im wesentlichen Erdpotential auf, womit auch die Ausgangsklemmen 50 und 52 der Auswahlschaltung 10,4 auf Erdpotential festgehalten sind. Auf diese Weise ist jegliche Dekodierung durch Gatter 104 und jegliche Auswahl einer Speicheradressenleitung verhindert. Bei an den beiden Ausgängen Ao und Ad auftretendem Erdpotential ist kein Dekodierungsgatter 104 ausgewählt.
Der Dekoder 100 enthält eine Vielzahl von Dekodierungsgattern 104; er vermag aus vier Adressenbits (und deren Komplementwerte) sechszehn Adressenleitungen durch Dekodierung festzulegen (in der Zeichnung sind nur drei derartige Adressenleitungen dargestellt). Die vier Adressenbits sind die Verknüpfungsausgangssignale der Auswahlschaltungen; sie sind mit Ao, Bo, Cound Dobezeichnet. Die Komplementwerte dieser Ausgangssignale sind mit Ad, Bd, Cd bzw. Dd bezeichnet. Ein Dekodiergatter 104 ist dabei im einzelnen dargestellt; es enthält einen Mehrfachemitter-Transistor 101 und einen Widerstand 102. Der in F i g. 3 dargestellte Mehrfachemitter-Transistor 101 weist vier Emitter auf, deren jeder ein Adressensignal (Ad, Bd, Co', Dd) aufzunehmen vermag. Die übrigen fünfzehn Gatter 104 nehmen entsprechende Eingangssignale unter Zugrundelegung aller anderen möglichen Binärkombinationen auf. Der Widerstand 102 liegt zwischen der Basis des Transistors 101 und der Speisespannungsklemme + Vi. Der Kollektor des Transistors 101 stellt den eigentlichen Ausgang des Dekodiergatters 104 dar.
Die sechzehn Kollektoren bilden diejenigen Ausgänge des Dekoders 100, die mit den Spciehcradressenleitungen verbunden sind, welche in F i g. i als Adressenleitungen 82, 84 bzw. 86 bezeichnet sind. Besitzen sämtliche Eingangssignal eines Gatters 104 jeweils einen positiven Wert, so gelangt der Transistor 101 in seinen nicht leitenden Zustand, und die dem betreffenden Dekodiergaller oder Dekodierungsgatter 104 zugehörige Adressenleitung ist ausgewählt. Eine Aus-
H) wahl erfolgt bei der Ausführungsform gemäß F i g. 3 jeweils dann, wenn kein Strom die ausgewählte Adressenleitung durchfließt. Dies ermöglicht dann, Daten in eine der jeweils ausgewählten Adressenleitung zugehörige Speicherzellenreihe einzuschreiben bzw. aus dieser Reihe auszulesen.
Die Speicherschaltung selbst umlaßt Speicherzellen 80, Datenleitungen 90 bis 97, Adressenleitungen, deren tatsächliche Anzahl 16 beträgt (wovon die Adressenleitungen 82, 84 und 86 dargestellt sind) und eine Ziffernabtastschaltung 88. Die erste Speicherzelle (Bit) jeder Adresse besitzt ein entsprechend angeschlossenes Datenleitungspaar 90, 91. Die übrigen Speicherzellen jeder Adresse weisen jeweils zwei Datenleitungen 92, 93 bzw. 94, 95 bzw. 96, 97 auf, die in entsprechender Weise geschaltet sind. Jedes Datenleitungspaar ist ferner mit einer Ziffern/Abtastschaltung 88 verbunden, die ein Einschreiben von Daten in die dem Datenleitungspaar und der ausgewählten Adresse zugehörige Speicherzelle ermöglicht und die im übrigen aus dieser
Jf Speicherzelle Daten auszulesen gestattet. Die Schaltung der Speicherzelle 80 ist dabei näher dargestellt.
Bei der in Fig. 3 näher dargestellten Speicherstelle sind zwei Mehrfachemitter-Transistoren 81,83 vorgesehen, die Kollektorwiderstände 85 bzw. 87 und
J5 Emitterelektroden 81a, 816 bzw. 83a, 836 aufweisen. Die Emitter 816 und 836 sind an die Adressenleitung 82 angeschlossen, während die Basis- und Kollektorelektroden der Transistoren 81 und 83 kreuzweise miteinander verbunden sind.
Wie oben bereits ausgeführt, wird eine Adressenleitungsauswahl dann bewirkt, wenn die betreffende Adressenleitung keinen Strom führt. Ist in einem solchen Fall der Transistor 83 zuvor leitend und der Transistor 81 zuvor nicht leitend gewesen, so führt die Datenleitung 90 einen Strom, und zwar über den Emitter 83a, wenn die Adressenleitung 82 ausgewählt wird. Dieser Strom wird festgestellt, um den Zustand des betreffenden Speicherelements zu bestimmen.
Wenn darüber hinaus benachbarte Speicherzellen einen Abtaststrom führen, um die Leitung 90 abzutasten, und zwar auf Grund einer fehlerhaften mehrfachen Adressierung, so steigt die Spannung der Abtastleitung 90 an, und bei einem bestimmten Pegel bewirkt diese positive Spannung, daß die in F i g. 3 näher dargestellte Speicherzelle ihren Zustand ändert. Der Kollektor des Transistors 83 nimmt ein hinreichend positives Potential an, auf das hin der Transistor 81 in den leitenden Zustand gelangt. Dadurch wird der Transistor 83 in den nicht leitenden Zustand übergeführt. Angesichts dieser Tatsache ist es auch möglich, daß eine Datenzerstörung in dem Datenleitungspaar 90, 91 zugehörigen anderen Speicherzellen auftritt. Die in Fig. 3 dargestellte Auswahlschaltung verhindert jedoch diese mehrfache Auswahl von Adressenleitungen, wodurch in der nachstehend noch näher ersichtlich werdenden Weise die entsprechende Datenzerstörung verhindert ist.
Zurückkommend auf Fig. 2b sei bemerkt, daß unter der Annahme, daß der hohe Signalpegel der Auswahl-
pegel ist, /u keinen Zeitpunkt die Signalzüge 51 und 53 beide mit hohem Signal-(Auswahl)-Pegel auftreten. Sogar dann, wenn der Impuls 8 wieder seinen hohen Pegel annimmt, würde der Impuls 53 einen niedrigen Wert annehmen, bevor der Impuls 51 einen hohen Wert "> annimmt. In entsprechender Weise zeigen alle übrigen Signalzüge, die dem Dekoder 100 (Fig. 3) zugeführt werden, eine Verzögerung der Vorder- und Rückflanken, wie dies F i g. 2b erkennen läßt. Werden dem Dekoder 100 somit während einer Adressenänderung κι Sijnalzüge bzw. Signale zugeführt, so tritt tatsächlich ein dritter (keiner Adresse zugehöriger) Zustand auf, in welchem keine Adressierung erfolgt. Die kurzen Auswahlzeitspannen, wie sie in Fig. Ij und Ik veranschaulicht sind, treten dann nicht langer auf. ir>
Aus Vorstehendem dürfte somit ersichtlich sein, daß durch die erfindungsgemäße Auswahlschaltung eine mehrfache Auswahl von Speicheradressenleitungen verhindert ist. Dabei handelt es sich um eine der Auswahlschaltung anhaftende Eigenschaft, ohne daß 2t) dazu eine komplizierte zusätzliche Schaltung erforderlich ist. Durch Einsatz der erfindungsgemäßen Auswahlschaltung ist darüber hinaus eine erhöhte Speichergeschwindigkeit erzielbar, ohne daß zusätzliche Sporteinrichtungen verwendet werden müssen.
Obwohl die Erfindung im Vorstehenden unter Bezugnahme auf bestimmte dargestellte Ausführungsfornien erläutert worden ist, dürfte einzusehen sein, daß im Rahmen der Erfindung liegende Modifikationen vorgenommen werden können. So können z. B. die Spannungswerte- und -polaritäten von den in Fig. 2a und 3 angegebenen Spannungswerten und -polaritäten abweichen. Darüber hinaus braucht der Auswahlpegel nicht ein hoher positiver Spannungspegel zu sein; vielmehr könnte er auch ein negativer, niedriger Spannungspegel sein. In entsprechender Weise ist die Erfindung nicht auf eine spezielle Speicherzelle beschränkt; sie kann vielmehr in Verbindung mit einer Anzahl von bekannten Schaltungen betrieben werden.
Hierzu 3 Blatt Zeichnuneen

Claims (11)

Patentansprüche:
1. Schaltungsanordnung zur Auswahl jeweils einer von 2" Adressenleitungen eines .Speichersystem.1, mit jeweils /; Bits enthaltenden Adressensignalen, die mit ihren η Bits und mit daraus mit zu den Potentialen der /i Bits inversen Potentialen abgeleiteten /7 Bits in einem Decoder zur Bildung von die einzelnen Adressenleitungen bezeichnenden Adressensignalen herangezogen werden, dadurch gekennzeichnet, daß dem Decoder (100) derart ausgebildete .Steuerschaltungen (10) vorgeschaltet sind, daU jede Steuerschaltung (10) aus einem ihr angeführten Adressensignalbit (8) für den Decoder (100) zwei solche Steuerbits (51, 53) bildet, daß das eine Steuerbit (51) eine geringere Breite besitzt als das andere .Steuerbit (5J) und innerhalb der Dauer des Auftretens des anderen .Steuerbits (53) mit einem anderen Pegel auftritt als das andere Sleuerbit (53), wobei die beiden unterschiedlichen Pegel den zueinander komplementären Binärwerten entsprechen.
2. Schaltungsanordnung nach Anspruch !,dadurch gekennzeichnet, daß jede Steuerschaltung eine erste Binärschaltung (40), die auf das Auftreten der Vorderflanke eines ihr zugeführten Adressensignalbits (8) hin ein erstes Steuerbit (53) zu erzeugen vermag, dessen Vorderflanke gegenüber der Vorderflanke des Adressensignalbits (8) verzögert ist, und eine zweite Binärschaltung (30) umfaßt, die auf das Auftreten der Vorderflanke des ersten Steuerbits (53) hin ein zweites Steuerbit (51) abzugeben vermag, dessen Vorderflanke gegenüber der Vorderflanke des ersten Steuerbits (5.3) verzögen ist, und die auf das Auftreten der Rückflanke des Adressensignalbits (8) hin die Rückflanke des /weiten Steuerbits (51) hervorzurufen imstande ist, gegenüber dessen Rückflanke die Rückflanke des ersten Steuerbits (53) verzögert auftritt.
3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß ein erstes Widerstandselenient (36) zwischen dem Ausgangsanschluß der ersten Binärschaltung (40) und dem Eingangsanschluß der /weiten Binärschaltung (30) vorgesehen ist und daß ein zweites Widerstandselenient (.38) zwischen dem Ausgangsanschluß der zweiten Binärschaltung (30) und dem Eingangsanschluß der ersten Binärschal-Hing (40) vorgesehen ist.
4. Schaltungsanordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß jede Steuerschaltung (10) neben einem in Basisgrundschaltung betriebenen Transistor (11) einen weiteren Transistor (20) enthält, über den die Binärschaltungen der betreffenden Steuerschaltung (10) ansteuerbar sind.
5. Schaltungsanordnung nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß die Hinärschallungen durch aktive Halbleiterelemtnte (30,40) gebildet sind.
6. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß mit dem die Binärschaltungen (40, 30) bildenden Transistoren Sättigungsverhütungsschaltmittcl verbunden sind.
7. Schaltungsanordnung nach einem der Ansprüche I bis 6, dadurch gekennzeichnet, daß den Steuerschaltungen (10) ausgangsseitig jeweils aus einem Transistor mit einer Vielzahl von Eminem bestehende Decoderschaltungen (104) derart nachgeschaltet sind, daß die limitier dieser Transistoren (101) als Decodereingünge ausgenutzt sind und dall die Kollektoren dieser Transistoren (101) mit den Adressenleilungen verbunden sind.
8 Schaltungsanordnung nach einem der Ansprüche I bis 7, dadurch gekennzeichnet, daß eine Freigabeschaltung (110) vorgesehen isi, die ein mit einem Auswahl-Pegel oder eiüem Nichtauswahl-Pegel auftretendes Erregungssignal aufzunehmen vermag und die mit den Binärschaltungen einer Steuerschaltung (10) derart verbunden ist, daß mit Übergang eines Erregungssignals vom Nichtauswahl-Pegel zum Auswahl-Pegel die betreffende Steuerschaltung (10) ausgangsseitig Steuerbits auf ein ihr eingangsseitig zugeführles Adressensignalbit hin abzugeben vermag.
9. Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, daß die Freigabeschaltung (110) einen ersten Transistor (112) enthält, dessen Emitter das Erregungssignal zufiibrbar ist, daß die Basis des ersten Transistors (112) auf einem bestimmten Potential liegt und daß ein zweiter Transistor (116) vorgesehen ist, der mit seiner Basis am Kollektor des ersten Transistors (112) angeschlossen ist und der die Binärschaltungen (40, 30) der zugehörigen Steuerschaltung (10) steuert.
10. Schaltungsanordnung nach Anspruch 9, dadurch gekennzeichnet, daß die Freigabeschaltung (110) zwei weitere Transistoren (122, 124) enthält, über die der zweite Transistor (116) der Freigabeschallung (110) die Binärschaltungen (40, 30) der zugehörigen Steuerschaltung (10) steuert.
11. Schaltungsanordnung nach Anspruch 10, dadurch gekennzeichnet, daß die Binärschaltungen (40, 30) der Steuerschaltung (10) eingangsseitig mit den Ausgängen der Freigabeschaltung (110) verbunden sind.
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