JP3135255B2 - デコーダ回路及び半導体記憶装置 - Google Patents
デコーダ回路及び半導体記憶装置Info
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- JP3135255B2 JP3135255B2 JP02309852A JP30985290A JP3135255B2 JP 3135255 B2 JP3135255 B2 JP 3135255B2 JP 02309852 A JP02309852 A JP 02309852A JP 30985290 A JP30985290 A JP 30985290A JP 3135255 B2 JP3135255 B2 JP 3135255B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は高速性を必要とするデコーダ回路及び半導体
記憶装置に関するものである。
記憶装置に関するものである。
従来の技術 第13図は従来のNOR型デコード回路の回路図を示すも
のである。第13図において、201はデコード出力線、204
はPチャンネルトランジスタでプリチャージ動作のクロ
ックΦSがゲート信号として入力する。202,203はドラ
イバー、211,212は入力信号デコード線A0、及びA0の反
転信号を伝達する入力信号デコード線(アドレス信号
線)▲▼、221,222は入力信号デコード線AN,▲
▼、231,232はデコード用Nチャンネルトランジスタで
ある。
のである。第13図において、201はデコード出力線、204
はPチャンネルトランジスタでプリチャージ動作のクロ
ックΦSがゲート信号として入力する。202,203はドラ
イバー、211,212は入力信号デコード線A0、及びA0の反
転信号を伝達する入力信号デコード線(アドレス信号
線)▲▼、221,222は入力信号デコード線AN,▲
▼、231,232はデコード用Nチャンネルトランジスタで
ある。
以上のように構成された従来のデコーダ回路におい
て、以下その動作を説明する。
て、以下その動作を説明する。
まず、クロック信号ΦSがLレベルとなり、Pチャン
ネルトランジスタ204が0Nとなり、デコード出力線201が
電源レベルにプリチャージされる。入力信号デコード線
▲▼212と、入力信号デコード線AN221が選択される
とLレベルの入力信号デコード信号が送られる。そのた
めNチャンネルトランジスタ231と232がOFFとなり、デ
コード出力線201はディスチャージされない。従ってバ
ッファとして機能するドライバー202,203によりデコー
ドされた結果としてHレベルの信号が出力される。
ネルトランジスタ204が0Nとなり、デコード出力線201が
電源レベルにプリチャージされる。入力信号デコード線
▲▼212と、入力信号デコード線AN221が選択される
とLレベルの入力信号デコード信号が送られる。そのた
めNチャンネルトランジスタ231と232がOFFとなり、デ
コード出力線201はディスチャージされない。従ってバ
ッファとして機能するドライバー202,203によりデコー
ドされた結果としてHレベルの信号が出力される。
反対に、この従来例において、非選択の場合は入力信
号デコード線▲▼212と、入力信号デコード線AN221
のどちらか、あるいは両方にHレベルの入力信号デコー
ド信号が送られる。そのためNチャンネルトランジスタ
231と232のどちらか、あるいは両方がONとなり、デコー
ド出力線201がディスチャージされLレベルとなる。バ
ッファとして機能するドライバー202,203によりデコー
ドされた結果としてLレベルの信号が出力される。
号デコード線▲▼212と、入力信号デコード線AN221
のどちらか、あるいは両方にHレベルの入力信号デコー
ド信号が送られる。そのためNチャンネルトランジスタ
231と232のどちらか、あるいは両方がONとなり、デコー
ド出力線201がディスチャージされLレベルとなる。バ
ッファとして機能するドライバー202,203によりデコー
ドされた結果としてLレベルの信号が出力される。
発明が解決しようとする課題 しかしながら前記のような構成では、NOR型デコード
回路においてデコード出力線201が完全にディスチャー
ジされないと確実に動作しないため高速化が困難である
という問題点を有している。さらに、プルダウン用のト
ランジスタの駆動能力が大きくなければならないので、
プルダウン用のトランジスタの面積が大きくなり回路面
積が大きくなるという問題を有していた。
回路においてデコード出力線201が完全にディスチャー
ジされないと確実に動作しないため高速化が困難である
という問題点を有している。さらに、プルダウン用のト
ランジスタの駆動能力が大きくなければならないので、
プルダウン用のトランジスタの面積が大きくなり回路面
積が大きくなるという問題を有していた。
さらに、プルダウン用のトランジスタの面積が大きく
なると、ゲート容量が大きくなり、そのため、入力信号
デコード線A0,0,AN,Nの配線容量が大きくなり高速
化が困難である。また入力信号デコード線の配線容量が
大きいため入力信号デコード線A0,A0,AN,Nを駆動
するドライバのドライブ能力が大きいことが必要とな
り、回路面積が大きくなるという問題点を有していた。
なると、ゲート容量が大きくなり、そのため、入力信号
デコード線A0,0,AN,Nの配線容量が大きくなり高速
化が困難である。また入力信号デコード線の配線容量が
大きいため入力信号デコード線A0,A0,AN,Nを駆動
するドライバのドライブ能力が大きいことが必要とな
り、回路面積が大きくなるという問題点を有していた。
また大容量の半導体記憶装置においては配線長が長く
なり入力信号の遅延時間が問題となっていた。ワード線
につながるメモリの数も増大し、ワード線の配線容量が
大きいため特にロウアドレスのデコードの高速化を図ら
なければアクセスタイムが大きくなるという問題点を有
していた。さらに入力信号の桁数が大きいためアドレス
デコード回路の面積増加も問題となっていた。
なり入力信号の遅延時間が問題となっていた。ワード線
につながるメモリの数も増大し、ワード線の配線容量が
大きいため特にロウアドレスのデコードの高速化を図ら
なければアクセスタイムが大きくなるという問題点を有
していた。さらに入力信号の桁数が大きいためアドレス
デコード回路の面積増加も問題となっていた。
本発明はかかる点に鑑み、デコードの高速化と回路面
積の縮小とのトレードオフ問題を解決するデコーダ回路
を提供することを目的とする。また、本発明は前記デコ
ーダ回路を用いた半導体記憶装置を提供することを目的
とする。
積の縮小とのトレードオフ問題を解決するデコーダ回路
を提供することを目的とする。また、本発明は前記デコ
ーダ回路を用いた半導体記憶装置を提供することを目的
とする。
課題を解決するための手段 請求項1に係る本発明のデコード回路は、入力信号の
数に対応する入力信号線と反転入力信号線と、 対をなす前記入力信号線と反転入力信号線のどちらか
一方にゲートが接続され、ソースが接地されたNチャネ
ルトランジスタと、 このNチャネルトランジスタのドレインが一方に接続
され、他方に容量が接続された一対の差動増幅線と、 この一対の差動増幅線が接続された差動増幅器と、 前記差動増幅線の差動増幅器に接続していない端の間
に直列に接続され、クロック信号をゲート信号とする2
個のPチャネルトランジスタと、 この2個のPチャネルトランジスタの接続部に接続さ
れた電源とを備えたものである。
数に対応する入力信号線と反転入力信号線と、 対をなす前記入力信号線と反転入力信号線のどちらか
一方にゲートが接続され、ソースが接地されたNチャネ
ルトランジスタと、 このNチャネルトランジスタのドレインが一方に接続
され、他方に容量が接続された一対の差動増幅線と、 この一対の差動増幅線が接続された差動増幅器と、 前記差動増幅線の差動増幅器に接続していない端の間
に直列に接続され、クロック信号をゲート信号とする2
個のPチャネルトランジスタと、 この2個のPチャネルトランジスタの接続部に接続さ
れた電源とを備えたものである。
請求項2に係る本発明のデコード回路は、入力信号の
に対応する入力信号線と反転入力信号線と、 対をなす前記入力信号線と反転入力信号線のどちらか
一方にゲートが接続され、ソースが接地されたNチャネ
ルトランジスタと、 このNチャネルトランジスタのドレインが一方に接続
された一対の差動増幅線と、 前記差動増幅線の他方に一端が接続され、他端が接地
され、接続していない前記入力信号線と反転入力信号線
をゲート信号とする直列の2個のNチャネルトランジス
タと、 この1対の差動増幅線が接続された接続された差動増
幅器と、 前記差動増幅線の差動増幅器に接続していない端の間
に直列に接続され、クロック信号をゲート信号とする2
個のPチャネルトランジスタと、 この2個のPチャネルトランジスタの接続部に接続さ
れた電源とを備えたものである。
に対応する入力信号線と反転入力信号線と、 対をなす前記入力信号線と反転入力信号線のどちらか
一方にゲートが接続され、ソースが接地されたNチャネ
ルトランジスタと、 このNチャネルトランジスタのドレインが一方に接続
された一対の差動増幅線と、 前記差動増幅線の他方に一端が接続され、他端が接地
され、接続していない前記入力信号線と反転入力信号線
をゲート信号とする直列の2個のNチャネルトランジス
タと、 この1対の差動増幅線が接続された接続された差動増
幅器と、 前記差動増幅線の差動増幅器に接続していない端の間
に直列に接続され、クロック信号をゲート信号とする2
個のPチャネルトランジスタと、 この2個のPチャネルトランジスタの接続部に接続さ
れた電源とを備えたものである。
作用 本発明のデコード回路は、前記した構成により、デコ
ード回路における検知増幅線のデコード信号を差動増幅
して出力するため、検知増幅線の電位が完全に変化(例
えば、ディスチャージまたはチャージ)されない時点で
デコード結果を出力することができ、デコードの高速化
が可能である。そのため、検知増幅線の電位を変動させ
る手段(例えば、ディスチャージ手段またはプルアップ
手段)の駆動能力を小さく設計すれば、プルダウン用ま
たはプルアップ用のトランジスタの面積が小さくなりデ
コーダ回路の回路面積が小さくなり得る。
ード回路における検知増幅線のデコード信号を差動増幅
して出力するため、検知増幅線の電位が完全に変化(例
えば、ディスチャージまたはチャージ)されない時点で
デコード結果を出力することができ、デコードの高速化
が可能である。そのため、検知増幅線の電位を変動させ
る手段(例えば、ディスチャージ手段またはプルアップ
手段)の駆動能力を小さく設計すれば、プルダウン用ま
たはプルアップ用のトランジスタの面積が小さくなりデ
コーダ回路の回路面積が小さくなり得る。
また、検知増幅線の電位を変動させる手段(例えば、
ディスチャージ手段またはプルアップ手段)の駆動能力
を小さく設計すれば、検知増幅線の電位を変動させる手
段に接続している入力アドレス信号線の配線容量が小さ
くなり、入力アドレス信号線を駆動するためのドライバ
ーの駆動能力が小さくてよい。従って、入力アドレス信
号線を駆動するためのドライバーの占有面積が減り、回
路面積の縮小化が可能となり得る。
ディスチャージ手段またはプルアップ手段)の駆動能力
を小さく設計すれば、検知増幅線の電位を変動させる手
段に接続している入力アドレス信号線の配線容量が小さ
くなり、入力アドレス信号線を駆動するためのドライバ
ーの駆動能力が小さくてよい。従って、入力アドレス信
号線を駆動するためのドライバーの占有面積が減り、回
路面積の縮小化が可能となり得る。
実施例 (実施例1) 第1図は本発明の第1の実施例におけるデコード回路
の回路図を示すものである。第1図において、1は差動
増幅器、4はクロック入力端子でありプリチャージ動作
のクロックφPRが入力する。5,6は差動増幅線であり従
来例においてはデコード出力線にあたり、本発明におい
ては差動増幅線あるいは検知増幅線と呼んでいる。7,8
はΦPRをゲート信号とするPチャンネルトランジスタ、
9はドライバ、11,12は入力信号デコード線A0,0、2
1,22は入力信号デコード線AN,N、31,32はデコード用
Nチャンネルトランジスタである。
の回路図を示すものである。第1図において、1は差動
増幅器、4はクロック入力端子でありプリチャージ動作
のクロックφPRが入力する。5,6は差動増幅線であり従
来例においてはデコード出力線にあたり、本発明におい
ては差動増幅線あるいは検知増幅線と呼んでいる。7,8
はΦPRをゲート信号とするPチャンネルトランジスタ、
9はドライバ、11,12は入力信号デコード線A0,0、2
1,22は入力信号デコード線AN,N、31,32はデコード用
Nチャンネルトランジスタである。
第2図は本発明の第1の実施例における差動増幅器1
の回路図の一例を示すものである。第2図において、31
2,313はNチャンネルトランジスタ、310,311,314はPチ
ャンネルトランジスタ、303はクロック入力端子、309は
出力端子である。305,306は差動増幅線であり、差動増
幅線305,306の電位差が増幅されて出力端子309に出力さ
れる。
の回路図の一例を示すものである。第2図において、31
2,313はNチャンネルトランジスタ、310,311,314はPチ
ャンネルトランジスタ、303はクロック入力端子、309は
出力端子である。305,306は差動増幅線であり、差動増
幅線305,306の電位差が増幅されて出力端子309に出力さ
れる。
以上のように構成されたこの実施例のデコード回路に
おいて、以下その動作を説明する。
おいて、以下その動作を説明する。
まず、クロック信号ΦPRがLレベルとなり、Pチャン
ネルトランジスタ7,8がONとなり、差動増幅線5と6が
電源レベルにプリチャージされる。
ネルトランジスタ7,8がONとなり、差動増幅線5と6が
電源レベルにプリチャージされる。
入力信号デコード線▲▼12と、入力信号デコード
線AN21が選択されるとLレベルの入力信号デコード信号
が送られる。そのため、Nチャンネルトランジスタ31と
32がOFFとなり、差動増幅器5はディスチャージされな
い。差動増幅線5と6の電位差を差動増幅器1が増幅
し、バッファとして機能するドライバー9によりデコー
ドされた結果が出力される。
線AN21が選択されるとLレベルの入力信号デコード信号
が送られる。そのため、Nチャンネルトランジスタ31と
32がOFFとなり、差動増幅器5はディスチャージされな
い。差動増幅線5と6の電位差を差動増幅器1が増幅
し、バッファとして機能するドライバー9によりデコー
ドされた結果が出力される。
反対に、この実施例において、非選択の場合は入力信
号デコード線▲▼12と、入力信号デコード線AN21の
どちらか、あるいは両方にHレベルの入力信号デコード
信号が送られる。そのため、Nチャンネルトランジスタ
31と32のどちらか、あるいは両方がONとなり、差動増幅
線5がディスチャージされる。差動増幅線5が、差動増
幅線6よりも低電位となりその差動増幅線5と6の電位
差を差動増幅器1が増幅し、バッファとして機能するド
ライバー9によりデコードされた結果が出力される。
号デコード線▲▼12と、入力信号デコード線AN21の
どちらか、あるいは両方にHレベルの入力信号デコード
信号が送られる。そのため、Nチャンネルトランジスタ
31と32のどちらか、あるいは両方がONとなり、差動増幅
線5がディスチャージされる。差動増幅線5が、差動増
幅線6よりも低電位となりその差動増幅線5と6の電位
差を差動増幅器1が増幅し、バッファとして機能するド
ライバー9によりデコードされた結果が出力される。
以上のようにこの実施例によれば、差動増幅線5と6
の電位差を差動増幅器1により増幅することにより、差
動増幅線5が完全にディスチャージされない時点でデコ
ード結果を出力することができるため、高速化が容易で
さらに小面積であるデコーダ回路を実現することができ
る。
の電位差を差動増幅器1により増幅することにより、差
動増幅線5が完全にディスチャージされない時点でデコ
ード結果を出力することができるため、高速化が容易で
さらに小面積であるデコーダ回路を実現することができ
る。
(実施例2) 第3図は本発明の第2の実施例におけるデコード回路
の回路図を示すものである。第1図と第3図において、
同一の符号を付加したものは、同一の機能を有するた
め、その説明を省略する。
の回路図を示すものである。第1図と第3図において、
同一の符号を付加したものは、同一の機能を有するた
め、その説明を省略する。
ただし本実施例における差動増幅器1は、差動増幅線
5と差動増幅線6が同電位の時は、差動増幅線6の方が
低電位と判定する。本実施例では、第1の実施例の構成
に加えてNチャンネルトランジスタ2を設けた。3は一
定電位である。このトランジスタ2は、トランジスタ3
1,32のドレイン容量の和と同じ容量値をもつキャパシタ
を形成し、そのため差動増幅線6は差動増幅線5と等し
い配線容量をもつ。
5と差動増幅線6が同電位の時は、差動増幅線6の方が
低電位と判定する。本実施例では、第1の実施例の構成
に加えてNチャンネルトランジスタ2を設けた。3は一
定電位である。このトランジスタ2は、トランジスタ3
1,32のドレイン容量の和と同じ容量値をもつキャパシタ
を形成し、そのため差動増幅線6は差動増幅線5と等し
い配線容量をもつ。
第4図(a)は、本実施例のデコード回路の選択時の
差動増幅線5,6の動作波形図の一例である。第4図
(b)は、本実施例のデコード回路の非選択時の差動増
幅線5,6の動作波形図の一例である。以上のように構成
されたこの実施例のデコーダ回路の動作を以下第3図と
第4図を用いて説明する。
差動増幅線5,6の動作波形図の一例である。第4図
(b)は、本実施例のデコード回路の非選択時の差動増
幅線5,6の動作波形図の一例である。以上のように構成
されたこの実施例のデコーダ回路の動作を以下第3図と
第4図を用いて説明する。
まず、クロック信号ΦPRがLレベルとなり、Pチャン
ネルトランジスタ7,8がONとなり、差動増幅線5と6が
電源レベルにプリチャージされる。
ネルトランジスタ7,8がONとなり、差動増幅線5と6が
電源レベルにプリチャージされる。
入力信号デコード線▲▼12と、入力信号デコード
線AN,21が選択されるとLレベルの入力信号デコード信
号が送られる。そのため、Nチャンネルトランジスタ31
と32がOFFとなり、差動増幅線5はディスチャージされ
ない。差動増幅線5と6の電位差が無いので、差動増幅
器1は差動増幅線6の方が低電位と判定し、その結果を
差動増幅器1が増幅し、バッファとして機能するドライ
バー9によりデコードされた結果が出力される。この時
の差動増幅線5と6の動作を第4図(a)に示す。
線AN,21が選択されるとLレベルの入力信号デコード信
号が送られる。そのため、Nチャンネルトランジスタ31
と32がOFFとなり、差動増幅線5はディスチャージされ
ない。差動増幅線5と6の電位差が無いので、差動増幅
器1は差動増幅線6の方が低電位と判定し、その結果を
差動増幅器1が増幅し、バッファとして機能するドライ
バー9によりデコードされた結果が出力される。この時
の差動増幅線5と6の動作を第4図(a)に示す。
反対に、この実施例において、第4図(b)に示すよ
うに、非選択の場合は入力信号デコード線▲▼12
と、入力信号デコード線AN21のどちらか、あるいは両方
にHレベルの入力信号デコード信号が送られる。そのた
め、Nチャンネルトランジスタ31と32のどちらか、ある
いは両方がONとなり、差動増幅線5がディスチャージさ
れる。差動増幅線5が差動増幅線6よりも低電位とな
り、その差動増幅線5と6の電位差を差動増幅器1が増
幅し、バッファとして機能するドライバー9によりデコ
ードされた結果が出力される。
うに、非選択の場合は入力信号デコード線▲▼12
と、入力信号デコード線AN21のどちらか、あるいは両方
にHレベルの入力信号デコード信号が送られる。そのた
め、Nチャンネルトランジスタ31と32のどちらか、ある
いは両方がONとなり、差動増幅線5がディスチャージさ
れる。差動増幅線5が差動増幅線6よりも低電位とな
り、その差動増幅線5と6の電位差を差動増幅器1が増
幅し、バッファとして機能するドライバー9によりデコ
ードされた結果が出力される。
以上のようにこの実施例によれば、差動増幅線5と6
の電位差を差動増幅器1により増幅するので、高速化が
容易でさらに小面積であるデコーダ回路を実現すること
ができる。更にトランジスタ2を差動増幅線6に接続す
ることにより、差動増幅線5と6の配線容量を等しくす
ることができるため、高速化が可能であり、誤動作を防
ぐことが可能である。
の電位差を差動増幅器1により増幅するので、高速化が
容易でさらに小面積であるデコーダ回路を実現すること
ができる。更にトランジスタ2を差動増幅線6に接続す
ることにより、差動増幅線5と6の配線容量を等しくす
ることができるため、高速化が可能であり、誤動作を防
ぐことが可能である。
(実施例3) 第5図は本発明の第3の実施例におけるデコーダ回路
の回路図を示すものである。第1図と第5図において、
同一の符号を付加したものは、同一の機能を有するた
め、その説明を省略する。
の回路図を示すものである。第1図と第5図において、
同一の符号を付加したものは、同一の機能を有するた
め、その説明を省略する。
本実施例では第1の実施例の構成に加えて、Nチャン
ネルトランジスタ41,42を設けた。このNチャンネルト
ランジスタは、各々ゲートを非選択となる入力信号デコ
ード線と接続している。また全てのNチャンネルトラン
ジスタが直列に接続しており、一方の端が差動増幅線6
に他端がVSSに接続している。
ネルトランジスタ41,42を設けた。このNチャンネルト
ランジスタは、各々ゲートを非選択となる入力信号デコ
ード線と接続している。また全てのNチャンネルトラン
ジスタが直列に接続しており、一方の端が差動増幅線6
に他端がVSSに接続している。
以上のように構成されたこの実施例のデコーダ回路に
おいて、以下その動作を説明する。
おいて、以下その動作を説明する。
まず、クロック信号ΦPRがLレベルとなり、Pチャン
ネルトランジスタ7,8がONとなり、差動増幅線5と6が
電源レベルにプリチャージされる。入力信号デコード線
▲▼12と、入力信号デコード線21ANが選択されると
Lレベルの入力信号デコード信号が送られる。Nチャン
ネルトランジスタ31と32がOFFとなり、差動増幅線5は
ディスチャージされない。差動増幅線5と6の電位差を
差動増幅器1が増幅し、バッファとして機能するドライ
バー9によりデコードされた結果が出力される。この時
Nチャンネルトランジスタ41,42はA0,▲▼のHレベ
ルの信号により、ONとなり、差動増幅線6はグランドレ
ベルとなる。差動増幅線5と6の電位差が早く大きくな
るため高速化が可能である。さらに、誤動作もなくな
る。
ネルトランジスタ7,8がONとなり、差動増幅線5と6が
電源レベルにプリチャージされる。入力信号デコード線
▲▼12と、入力信号デコード線21ANが選択されると
Lレベルの入力信号デコード信号が送られる。Nチャン
ネルトランジスタ31と32がOFFとなり、差動増幅線5は
ディスチャージされない。差動増幅線5と6の電位差を
差動増幅器1が増幅し、バッファとして機能するドライ
バー9によりデコードされた結果が出力される。この時
Nチャンネルトランジスタ41,42はA0,▲▼のHレベ
ルの信号により、ONとなり、差動増幅線6はグランドレ
ベルとなる。差動増幅線5と6の電位差が早く大きくな
るため高速化が可能である。さらに、誤動作もなくな
る。
反対に、この実施例において、非選択の場合は入力信
号デコード線▲▼12と、入力信号デコード線21ANの
どちらか、あるいは両方にHレベルの入力信号デコード
信号が送られる。Nチャンネルトランジスタ31と32のど
ちらか、あるいは両方がONとなり、差動増幅線5がディ
スチャージされる。差動増幅線5と6の電位差を差動増
幅器1が増幅し、バッファとして機能するドライバー9
によりデコードされた結果が出力される。この時Nチャ
ンネルトランジスタ41,42はいずれか、あるいは全部がO
FF状態となるので、差動増幅線6は、グランドレベルと
はならない。
号デコード線▲▼12と、入力信号デコード線21ANの
どちらか、あるいは両方にHレベルの入力信号デコード
信号が送られる。Nチャンネルトランジスタ31と32のど
ちらか、あるいは両方がONとなり、差動増幅線5がディ
スチャージされる。差動増幅線5と6の電位差を差動増
幅器1が増幅し、バッファとして機能するドライバー9
によりデコードされた結果が出力される。この時Nチャ
ンネルトランジスタ41,42はいずれか、あるいは全部がO
FF状態となるので、差動増幅線6は、グランドレベルと
はならない。
以上のようにこの実施例によれば、差動増幅線5と6
の電位差を差動増幅器1により増幅することにより、高
速化が容易かつ回路面積の小さいデコーダ回路を実現す
ることができる。さらにNチャンネルトランジスタ41,4
2を設けたことにより差動増幅線6のディスチャージを
おこなうので、誤動作の減少が可能であり、さらに高速
化をおこなうことができる。
の電位差を差動増幅器1により増幅することにより、高
速化が容易かつ回路面積の小さいデコーダ回路を実現す
ることができる。さらにNチャンネルトランジスタ41,4
2を設けたことにより差動増幅線6のディスチャージを
おこなうので、誤動作の減少が可能であり、さらに高速
化をおこなうことができる。
(実施例4) 第6図は本発明の第4の実施例におけるデコーダ回路
の回路図を示すものである。第6図において、第3図と
同一の符号を付加したものは、同一の機能を有するた
め、その説明を省略する。
の回路図を示すものである。第6図において、第3図と
同一の符号を付加したものは、同一の機能を有するた
め、その説明を省略する。
第2の実施例の構成と異なり、118はクロック信号線
でクロックΦSが入力する。112はΦSをゲート信号と
するPチャンネルトランジスタ、113,114はΦSをゲー
ト信号とするNチャンネルトランジスタ、115は、電源
をゲート信号とするNチャンネルトランジスタ、107,10
8,116,117はNチャンネルトランジスタである。Pチャ
ンネルトランジスタ110,111、Nチャンネルトランジス
タ107,108がフリップフロップ型センスアンプ130を構成
している。Nチャンネルトランジスタ115,116,117でド
ライバ部131を構成している。119はデコード信号出力端
子、120はデコード出力電源でV1が入力する。
でクロックΦSが入力する。112はΦSをゲート信号と
するPチャンネルトランジスタ、113,114はΦSをゲー
ト信号とするNチャンネルトランジスタ、115は、電源
をゲート信号とするNチャンネルトランジスタ、107,10
8,116,117はNチャンネルトランジスタである。Pチャ
ンネルトランジスタ110,111、Nチャンネルトランジス
タ107,108がフリップフロップ型センスアンプ130を構成
している。Nチャンネルトランジスタ115,116,117でド
ライバ部131を構成している。119はデコード信号出力端
子、120はデコード出力電源でV1が入力する。
またNチャンネルトランジスタ2は、トランジスタ3
1,32のドレイン容量の和よりも大きい容量値をもつキャ
パシタを形成し、従ってNチャンネルトランジスタ2に
よるキャパシタを含む差動増幅線6は、差動増幅線5よ
り大きい配線容量をもつとする。
1,32のドレイン容量の和よりも大きい容量値をもつキャ
パシタを形成し、従ってNチャンネルトランジスタ2に
よるキャパシタを含む差動増幅線6は、差動増幅線5よ
り大きい配線容量をもつとする。
第7図(a)は、本実施例のデコード回路の選択時の
差動増幅線5,6の動作波形図である。第7図(b)は、
本実施例のデコード回路の非選択時の差動増幅線5,6の
動作波形図である。以上のように構成されたこの実施例
のデコーダ回路の動作を、以下第6図と第7図を用いて
説明する。
差動増幅線5,6の動作波形図である。第7図(b)は、
本実施例のデコード回路の非選択時の差動増幅線5,6の
動作波形図である。以上のように構成されたこの実施例
のデコーダ回路の動作を、以下第6図と第7図を用いて
説明する。
まず、選択時の動作について説明する。クロック信号
ΦSがHレベルとなり、Nチャンネルトランジスタ113,
114がONとなり、差動増幅線5と6がグランドレベルに
なる。続いてクロック信号ΦSがLレベルとなる。この
時、Pチャンネルトランジスタ110,111を介して差動増
幅線5と6に電流が供給される。しかし差動増幅線5と
6では、差動増幅線5の方が配線容量が小さいため、差
動増幅線5の方が電位上昇がはやく差動増幅線5と6の
電位差が生じ、さらにこの電位差がフリップフロップ型
増幅回路を形成しているNチャンネルトランジスタ107,
108、Pチャンネルトランジスタ110,111により、増幅さ
れる。このとき、選択時には入力信号デコード線▲
▼12と、入力信号デコード線AN21にLレベルの入力信号
デコード信号が送られる。Nチャンネルトランジスタ31
と32がOFFとなり、差動増幅器5はディスチャージされ
ず、Hレベルのままである。この時の差動増幅線5と6
の動作を第7図(a)に示す。そしてバッファとして機
能する前記ドライバ131によりデコードされた結果が出
力される。
ΦSがHレベルとなり、Nチャンネルトランジスタ113,
114がONとなり、差動増幅線5と6がグランドレベルに
なる。続いてクロック信号ΦSがLレベルとなる。この
時、Pチャンネルトランジスタ110,111を介して差動増
幅線5と6に電流が供給される。しかし差動増幅線5と
6では、差動増幅線5の方が配線容量が小さいため、差
動増幅線5の方が電位上昇がはやく差動増幅線5と6の
電位差が生じ、さらにこの電位差がフリップフロップ型
増幅回路を形成しているNチャンネルトランジスタ107,
108、Pチャンネルトランジスタ110,111により、増幅さ
れる。このとき、選択時には入力信号デコード線▲
▼12と、入力信号デコード線AN21にLレベルの入力信号
デコード信号が送られる。Nチャンネルトランジスタ31
と32がOFFとなり、差動増幅器5はディスチャージされ
ず、Hレベルのままである。この時の差動増幅線5と6
の動作を第7図(a)に示す。そしてバッファとして機
能する前記ドライバ131によりデコードされた結果が出
力される。
反対に非選択の場合は、第7図(b)に示すように、
入力信号デコード線▲▼12と、入力信号デコード線
AN21のどちらか、あるいは両方にHレベルの入力信号デ
コード信号が送られる。Nチャンネルトランジスタ31と
32のどちらか、あるいは両方がONとなり、差動増幅線5
がディスチャージされる。差動増幅線5と6の電位差が
フリップフロップ型増幅回路を形成しているNチャンネ
ルトランジスタ107,108、Pチャンネルトランジスタ11
0,111により増幅され、差動増幅線5がグランドレベル
に、差動増幅線6はHレベルになり、バッファとして機
能するドライバー131によりデコードされた結果が出力
される。
入力信号デコード線▲▼12と、入力信号デコード線
AN21のどちらか、あるいは両方にHレベルの入力信号デ
コード信号が送られる。Nチャンネルトランジスタ31と
32のどちらか、あるいは両方がONとなり、差動増幅線5
がディスチャージされる。差動増幅線5と6の電位差が
フリップフロップ型増幅回路を形成しているNチャンネ
ルトランジスタ107,108、Pチャンネルトランジスタ11
0,111により増幅され、差動増幅線5がグランドレベル
に、差動増幅線6はHレベルになり、バッファとして機
能するドライバー131によりデコードされた結果が出力
される。
第7図(c)は、本実施例の選択時のデコード回路の
シュミレーション結果の動作波形図である。クロック信
号ΦS、差動増幅線5,6、デコード出力電源V1、デコー
ド信号出力端子119の動作波形を示す。回路シュミレー
ションをSPICEにより行った結果である。
シュミレーション結果の動作波形図である。クロック信
号ΦS、差動増幅線5,6、デコード出力電源V1、デコー
ド信号出力端子119の動作波形を示す。回路シュミレー
ションをSPICEにより行った結果である。
以上のようにこの実施例によれば、差動増幅線5と6
の電位差が小さい時点でアンプによる増幅でデコード結
果を得ることができるため、高速化が可能である。さら
に差動増幅線5を完全にディスチャージしなくてよいの
で、プルダウンのためのNチャンネルトランジスタの駆
動能力が小さくてよく、小面積であるデコーダ回路を実
現することができる。
の電位差が小さい時点でアンプによる増幅でデコード結
果を得ることができるため、高速化が可能である。さら
に差動増幅線5を完全にディスチャージしなくてよいの
で、プルダウンのためのNチャンネルトランジスタの駆
動能力が小さくてよく、小面積であるデコーダ回路を実
現することができる。
なお本実施例において、差動増幅線5の配線容量より
も大きい容量値をもつキャパシタを、Nチャンネルトラ
ンジスタ2により形成したが、フリップフロップ型増幅
回路を形成しているPチャンネルトランジスタ110,111
のゲート容量に差をつけるか、またはPチャンネルトラ
ンジスタ110,111のゲート長及びゲート幅に差をつける
ことによって行ってもよい。
も大きい容量値をもつキャパシタを、Nチャンネルトラ
ンジスタ2により形成したが、フリップフロップ型増幅
回路を形成しているPチャンネルトランジスタ110,111
のゲート容量に差をつけるか、またはPチャンネルトラ
ンジスタ110,111のゲート長及びゲート幅に差をつける
ことによって行ってもよい。
(実施例5) 第8図は本発明の第5の実施例におけるデコーダ回路
の回路図を示すものである。第8図において、以下の構
成については第4の実施例と同様である。つまり第6図
と第8図において、同一の符号を付加したものは、同一
の機能を有するため、その説明を省略する。
の回路図を示すものである。第8図において、以下の構
成については第4の実施例と同様である。つまり第6図
と第8図において、同一の符号を付加したものは、同一
の機能を有するため、その説明を省略する。
第4の実施例の構成に加えてNチャンネルトランジス
タ41,42を設けた。このNチャンネルトランジスタはゲ
ートを、非選択となる入力信号デコード線と接続してい
る。
タ41,42を設けた。このNチャンネルトランジスタはゲ
ートを、非選択となる入力信号デコード線と接続してい
る。
以上のように構成されたこの実施例のデコーダ回路に
おいて、以下その動作を説明する。
おいて、以下その動作を説明する。
先に選択時の動作について説明する。クロック信号Φ
SがHレベルとなり、Nチャンネルトランジスタ113,11
4がONとなり、差動増幅線5と6がグランドレベルにな
る。続いてクロック信号ΦSがLレベルとなる。この
時、Pチャンネルトランジスタ110,111を介して差動増
幅線5と6に電流が供給される。しかし差動増幅線5と
6では、差動増幅線5の方が配線容量が小さいため差動
増幅線5の方が電位上昇がはやく差動増幅線5と6の電
位差が生じ、さらにこの電位差がフリップフロップ型増
幅回路を形成しているNチャンネルトランジスタ107,10
8、Pチャンネルトランジスタ110,111により、増幅され
る。このとき、入力信号デコード線▲▼12と、入力
信号デコード線AN21が選択されるとLレベルの入力信号
デコード信号が送られる。Nチャンネルトランジスタ31
と32がOFFとなり、差動増幅器5はディスチャージされ
ず、Hレベルのままである。そしてバッファとして機能
する前記ドライバによりデコードされた結果が出力され
る。
SがHレベルとなり、Nチャンネルトランジスタ113,11
4がONとなり、差動増幅線5と6がグランドレベルにな
る。続いてクロック信号ΦSがLレベルとなる。この
時、Pチャンネルトランジスタ110,111を介して差動増
幅線5と6に電流が供給される。しかし差動増幅線5と
6では、差動増幅線5の方が配線容量が小さいため差動
増幅線5の方が電位上昇がはやく差動増幅線5と6の電
位差が生じ、さらにこの電位差がフリップフロップ型増
幅回路を形成しているNチャンネルトランジスタ107,10
8、Pチャンネルトランジスタ110,111により、増幅され
る。このとき、入力信号デコード線▲▼12と、入力
信号デコード線AN21が選択されるとLレベルの入力信号
デコード信号が送られる。Nチャンネルトランジスタ31
と32がOFFとなり、差動増幅器5はディスチャージされ
ず、Hレベルのままである。そしてバッファとして機能
する前記ドライバによりデコードされた結果が出力され
る。
この時Nチャンネルトランジスタ41,42はA0,AのH
レベルの信号により、ONとなり、差動増幅線6はグラン
ドレベルとなる。差動増幅線5と6の電位差が早く大き
くなるため高速化が可能である。さらに、誤動作もなく
なる。
レベルの信号により、ONとなり、差動増幅線6はグラン
ドレベルとなる。差動増幅線5と6の電位差が早く大き
くなるため高速化が可能である。さらに、誤動作もなく
なる。
反対に、非選択の場合は、入力信号デコード線▲
▼12と、入力信号デコード線AN21のどちらか、あるいは
両方にHレベルの入力信号デコード信号が送られる。N
チャンネルトランジスタ31と32のどちらか、あるいは両
方がONとなり、差動増幅線5がディスチャージされる。
▼12と、入力信号デコード線AN21のどちらか、あるいは
両方にHレベルの入力信号デコード信号が送られる。N
チャンネルトランジスタ31と32のどちらか、あるいは両
方がONとなり、差動増幅線5がディスチャージされる。
差動増幅線5と6の電位差がNチャンネルトランジス
タ107,108、Pチャンネルトランジスタ110,111により増
幅され、バッファとして機能するドライバー部106によ
りデコードされた結果が出力される。この時Nチャンネ
ルトランジスタ41,42はいずれか、あるいは全部がOFF状
態となるので、差動増幅線6は、グランドレベルとはな
らない。
タ107,108、Pチャンネルトランジスタ110,111により増
幅され、バッファとして機能するドライバー部106によ
りデコードされた結果が出力される。この時Nチャンネ
ルトランジスタ41,42はいずれか、あるいは全部がOFF状
態となるので、差動増幅線6は、グランドレベルとはな
らない。
以上のような構成をとることにより、差動増幅線5と
6の電位差が小さい時点でアンプによる増幅でデコード
結果を得ることができるため、高速化が可能で、さらに
差動増幅線5を完全にディスチャージしなくてよいの
で、プルダウンのためのNチャンネルトランジスタの駆
動能力が小さくてよく、小面積であるデコーダ回路を実
現することができる。さらにこの実施例によれば、Nチ
ャンネルトランジスタ41,42を設けたことにより誤動作
の減少が可能であり、さらに高速化をおこなうことがで
きる。
6の電位差が小さい時点でアンプによる増幅でデコード
結果を得ることができるため、高速化が可能で、さらに
差動増幅線5を完全にディスチャージしなくてよいの
で、プルダウンのためのNチャンネルトランジスタの駆
動能力が小さくてよく、小面積であるデコーダ回路を実
現することができる。さらにこの実施例によれば、Nチ
ャンネルトランジスタ41,42を設けたことにより誤動作
の減少が可能であり、さらに高速化をおこなうことがで
きる。
なお本実施例においても、第4の実施例と同様に差動
増幅線5の配設容量よりも大きい容量値をもつキャパシ
タを、Nチャンネルトランジスタ2により形成したが、
フリップフロップ型増幅回路を形成しているPチャンネ
ルトランジスタ110,111のゲート容量に差をつけるか、
またはPチャンネルトランジスタ110,111のゲート長に
差をつけることによって行ってもよい。
増幅線5の配設容量よりも大きい容量値をもつキャパシ
タを、Nチャンネルトランジスタ2により形成したが、
フリップフロップ型増幅回路を形成しているPチャンネ
ルトランジスタ110,111のゲート容量に差をつけるか、
またはPチャンネルトランジスタ110,111のゲート長に
差をつけることによって行ってもよい。
(実施例6) 第9図は本発明の第6の実施例におけるデコーダ回路
の回路図を示すものである。第9図において、第1図と
同一の符号を付加したものは、同一の機能を有するの
で、再度の記述は略する。
の回路図を示すものである。第9図において、第1図と
同一の符号を付加したものは、同一の機能を有するの
で、再度の記述は略する。
第1の実施例の構成と異なるのはNチャンネルトラン
ジスタ31,32を電源と接続し、Pチャンネルトランジス
タ7,8の接続部をグランドと接続したことである。
ジスタ31,32を電源と接続し、Pチャンネルトランジス
タ7,8の接続部をグランドと接続したことである。
以上のように構成されたこの実施例のデコーダ回路に
おいて、以下その動作を説明する。
おいて、以下その動作を説明する。
まず、クロック信号ΦPRがLレベルとなり、Pチャン
ネルトランジスタ7,8が0Nとなり、差動増幅線5と6が
グランドレベルレベルにプリチャージされる。入力信号
デコード線▲▼12と、入力信号デコード線21,ANが
選択されるとLレベルの入力信号デコード信号が送られ
る。Nチャンネルトランジスタ31と32がOFFとなり、差
動増幅器5は電源レベルにプルアップされない。差動増
幅線5と6の電位差を差動増幅器1が増幅し、バッファ
として機能するドライバー9によりデコードされた結果
が出力される。
ネルトランジスタ7,8が0Nとなり、差動増幅線5と6が
グランドレベルレベルにプリチャージされる。入力信号
デコード線▲▼12と、入力信号デコード線21,ANが
選択されるとLレベルの入力信号デコード信号が送られ
る。Nチャンネルトランジスタ31と32がOFFとなり、差
動増幅器5は電源レベルにプルアップされない。差動増
幅線5と6の電位差を差動増幅器1が増幅し、バッファ
として機能するドライバー9によりデコードされた結果
が出力される。
反対に非選択の場合は入力信号デコード線▲▼12
と、入力信号デコード線21,ANのどちらか、あるいは両
方にHレベルの入力信号デコード信号が送られる。Nチ
ャンネルトランジスタ31と32のどちらか、あるいは両方
がONとなり、差動増幅線5が電源レベルにプルアップさ
れる。差動増幅線5と6の電位差を差動増幅器1が増幅
し、バッファとして機能するドライバー9によりデコー
ドされた結果が出力される。
と、入力信号デコード線21,ANのどちらか、あるいは両
方にHレベルの入力信号デコード信号が送られる。Nチ
ャンネルトランジスタ31と32のどちらか、あるいは両方
がONとなり、差動増幅線5が電源レベルにプルアップさ
れる。差動増幅線5と6の電位差を差動増幅器1が増幅
し、バッファとして機能するドライバー9によりデコー
ドされた結果が出力される。
(実施例7) 第10図は本発明の第7の実施例におけるデコーダ回路
の回路図を示すものである。第10図において、第3の実
施例と同一の符号を付加したものは、同一の機能を有す
るため、その説明を省略する。
の回路図を示すものである。第10図において、第3の実
施例と同一の符号を付加したものは、同一の機能を有す
るため、その説明を省略する。
第3の実施例の構成と異なるのは、Nチャンネルトラ
ンジスタ31,32,41,42を源と接続し、Pチャンネルトラ
ンジスタ7,8の接続部をグランドと接続したことであ
る。
ンジスタ31,32,41,42を源と接続し、Pチャンネルトラ
ンジスタ7,8の接続部をグランドと接続したことであ
る。
以上のように構成されたこの実施例のデコーダ回路に
おいて、その動作については第6の実施例とほぼ同じで
ある。。
おいて、その動作については第6の実施例とほぼ同じで
ある。。
まず、クロック信号がLレベルとなり、Pチャンネル
トランジスタ7,8が0Nとなり、差動増幅線5と6がグラ
ンドレベルレベルにプリチャージされる。入力信号デコ
ード線▲▼12と、入力信号デコード線21,ANが選択
されるとLレベルの入力信号デコード信号が送られる。
Nチャンネルトランジスタ31と32がOFFとなり、差動増
幅器5は電源レベルにプルアップされない。差動増幅線
5と6の電位差を差動増幅器1が増幅し、バッファとし
て機能するドライバー9によりデコードされた結果が出
力される。この時Nチャンネルトランジスタ41,42はA0,
▲▼のHレベルの信号により、ONとなり、差動増幅
線6は電源レベルとなる。差動増幅線5と6の電位差が
早く大きくなるため高速化が可能である。さらに、誤動
作もなくなる。
トランジスタ7,8が0Nとなり、差動増幅線5と6がグラ
ンドレベルレベルにプリチャージされる。入力信号デコ
ード線▲▼12と、入力信号デコード線21,ANが選択
されるとLレベルの入力信号デコード信号が送られる。
Nチャンネルトランジスタ31と32がOFFとなり、差動増
幅器5は電源レベルにプルアップされない。差動増幅線
5と6の電位差を差動増幅器1が増幅し、バッファとし
て機能するドライバー9によりデコードされた結果が出
力される。この時Nチャンネルトランジスタ41,42はA0,
▲▼のHレベルの信号により、ONとなり、差動増幅
線6は電源レベルとなる。差動増幅線5と6の電位差が
早く大きくなるため高速化が可能である。さらに、誤動
作もなくなる。
反対に、非選択の場合は、入力信号デコード線▲
▼12と、入力信号デコード線AN,21のどちらか、あるい
は両方にHレベルの入力信号デコード信号が送られる。
Nチャンネルトランジスタ31と32のどちらか、あるいは
両方がONとなり、差動増幅線5がプルアップされる。差
動増幅線5と6の電位差を差動増幅器1により、増幅さ
れバッファとして機能するドライバー部9によりデコー
ドされた結果が出力される。この時Nチャンネルトラン
ジスタ41,42はいずれか、あるいは全部がOFF状態となる
ので、差動増幅線6は電源レベルとはならない。
▼12と、入力信号デコード線AN,21のどちらか、あるい
は両方にHレベルの入力信号デコード信号が送られる。
Nチャンネルトランジスタ31と32のどちらか、あるいは
両方がONとなり、差動増幅線5がプルアップされる。差
動増幅線5と6の電位差を差動増幅器1により、増幅さ
れバッファとして機能するドライバー部9によりデコー
ドされた結果が出力される。この時Nチャンネルトラン
ジスタ41,42はいずれか、あるいは全部がOFF状態となる
ので、差動増幅線6は電源レベルとはならない。
以上のようにこの実施例によれば、高速化が容易でさ
らに小面積であるデコーダ回路を実現することができ
る。さらにNチャンネルトランジスタ41,42を設けたこ
とにより誤動作の減少が可能であり、さらに高速化をお
こなうことができる。
らに小面積であるデコーダ回路を実現することができ
る。さらにNチャンネルトランジスタ41,42を設けたこ
とにより誤動作の減少が可能であり、さらに高速化をお
こなうことができる。
なお、本発明において、それぞれの実施例においては
入力信号デコード線A0,A(11,12)、入力信号デコー
ド線21,22(AN,▲▼)の入力信号デコード信号はH
レベルを電源(VCC)レベル、Lレベルをグランドレベ
ルとしたが、Hレベルを1/2VCCレベル、Lレベルをグラ
ンドレベルとしてもよい。あるいはHレベルを(VCC−V
t)レベル、Lレベルをグランドレベルとしてもよい。
この場合入力信号デコード信号を駆動するための消費電
力を少なくすることが可能であると言う利点がある。
入力信号デコード線A0,A(11,12)、入力信号デコー
ド線21,22(AN,▲▼)の入力信号デコード信号はH
レベルを電源(VCC)レベル、Lレベルをグランドレベ
ルとしたが、Hレベルを1/2VCCレベル、Lレベルをグラ
ンドレベルとしてもよい。あるいはHレベルを(VCC−V
t)レベル、Lレベルをグランドレベルとしてもよい。
この場合入力信号デコード信号を駆動するための消費電
力を少なくすることが可能であると言う利点がある。
(実施例8) 第11図は本発明の第8の実施例における半導体記憶装
置のブロック図を示すものである。401はアドレス入力
回路、402はロウデコーダ、403はワード線、404はメモ
リセルアレイ、405はビット線、406はデータ入出力回
路、407はデータ入出力端子、408はセンスアンプ、409
はコラムデコーダ、410,412はアドレス信号線である。4
11はアドレス入力端子である。
置のブロック図を示すものである。401はアドレス入力
回路、402はロウデコーダ、403はワード線、404はメモ
リセルアレイ、405はビット線、406はデータ入出力回
路、407はデータ入出力端子、408はセンスアンプ、409
はコラムデコーダ、410,412はアドレス信号線である。4
11はアドレス入力端子である。
第12図は本発明の第8の実施例における半導体記憶装
置のロウデコーダ402を示すものである。
置のロウデコーダ402を示すものである。
第12図において、第1の実施例と同一の符号を付加し
たものは、同一の機能を有するため、その説明を省略す
る。421,422,423はそれぞれ本発明の第2の実施例のデ
コード回路である。本発明のデコード回路が複数個でア
ドレスデコード回路402を構成する。403はワード線、41
0はアドレス信号線であり、第11図と同じである。
たものは、同一の機能を有するため、その説明を省略す
る。421,422,423はそれぞれ本発明の第2の実施例のデ
コード回路である。本発明のデコード回路が複数個でア
ドレスデコード回路402を構成する。403はワード線、41
0はアドレス信号線であり、第11図と同じである。
以上のように構成されたこの実施例のデコーダ回路に
おいて、以下その動作を説明する。アドレス入力端子41
1より入力したアドレスは、アドレス入力回路401でロウ
アドレスとコラムアドレスに分かれ、それぞれアドレス
信号線410および412を介してロウデコーダ402、コラム
デコーダ409に送られる。送られたアドレスによりワー
ド線403の中から1本が選択される。例えばアドレス信
号線▲▼12と、アドレス信号線AN21にLレベルのロ
ウアドレスが送られており、アドレス信号線A011と、ア
ドレス信号線▲▼22にHレベルのロウアドレスが送
られているとすると、デコード回路421,423における差
動増幅線5はディスチャージされ、デコード回路422に
おける差動増幅線5だけはディスチャージされない。し
たがって実施例1で記述した動作によりデコード回路42
2に接続するワード線403が選択される。
おいて、以下その動作を説明する。アドレス入力端子41
1より入力したアドレスは、アドレス入力回路401でロウ
アドレスとコラムアドレスに分かれ、それぞれアドレス
信号線410および412を介してロウデコーダ402、コラム
デコーダ409に送られる。送られたアドレスによりワー
ド線403の中から1本が選択される。例えばアドレス信
号線▲▼12と、アドレス信号線AN21にLレベルのロ
ウアドレスが送られており、アドレス信号線A011と、ア
ドレス信号線▲▼22にHレベルのロウアドレスが送
られているとすると、デコード回路421,423における差
動増幅線5はディスチャージされ、デコード回路422に
おける差動増幅線5だけはディスチャージされない。し
たがって実施例1で記述した動作によりデコード回路42
2に接続するワード線403が選択される。
ロウデコーダ402において検知増幅線の電位差を差動
増幅して出力し、ワード線を選択するため検知増幅線の
ディスチャージ手段の駆動能力が小さくてよいため、プ
ルダウン用のNチャンネルトランジスタ31,32の面積が
小さくてよいので回路面積が小さくなる。また、Nチャ
ンネルトランジスタ31,32の駆動能力が小さくてよいの
で、ゲート容量も小さく、そのためアドレス信号線410
の配線容量が小さくなる。従ってアドレス信号410を駆
動するためのドライバーの駆動能力が小さくてよいの
で、アドレス入力回路401の占有面積が減り、回路面積
の縮小化が可能である。
増幅して出力し、ワード線を選択するため検知増幅線の
ディスチャージ手段の駆動能力が小さくてよいため、プ
ルダウン用のNチャンネルトランジスタ31,32の面積が
小さくてよいので回路面積が小さくなる。また、Nチャ
ンネルトランジスタ31,32の駆動能力が小さくてよいの
で、ゲート容量も小さく、そのためアドレス信号線410
の配線容量が小さくなる。従ってアドレス信号410を駆
動するためのドライバーの駆動能力が小さくてよいの
で、アドレス入力回路401の占有面積が減り、回路面積
の縮小化が可能である。
このように本発明のデコード回路を、アドレスデコー
ド回路として搭載した半導体記憶装置は、大幅なロウデ
コーダおよびアドレス入力回路の小面積化が可能であ
る。特に大容量の半導体記憶装置においては、ロウアド
レスが10bit以上となるため、アドレス信号線は20本を
超えプルダウンのためのNチャンネルトランジスタも10
個以上になるため、アドレス信号線を駆動するドライバ
を小さくし、さらにプルダウンのためのNチャンネルト
ランジスタを小さくすることが可能な本発明によりロウ
アドレスデコード回路の大幅な小面積化が実現できる。
またアドレス線の論理振幅を小さくすることが、高速化
が犠牲にすることなく行え、その結果低消費電力化が可
能である。また多ビットの信号をデコードする際に高速
化のために必要であったアドレスプリデコード回路を大
幅に削減するか、なくすことが可能となる。そのために
配線数を減らすことが可能である。また本発明のデコー
ド回路をコラムアドレスデコード回路として搭載するこ
とによっても、半導体記憶装置はデコード回路の小面積
化が可能である。つまり、高速化、低消費電力化、小面
積化のバランスを図った半導体記憶装置が実現できる。
ド回路として搭載した半導体記憶装置は、大幅なロウデ
コーダおよびアドレス入力回路の小面積化が可能であ
る。特に大容量の半導体記憶装置においては、ロウアド
レスが10bit以上となるため、アドレス信号線は20本を
超えプルダウンのためのNチャンネルトランジスタも10
個以上になるため、アドレス信号線を駆動するドライバ
を小さくし、さらにプルダウンのためのNチャンネルト
ランジスタを小さくすることが可能な本発明によりロウ
アドレスデコード回路の大幅な小面積化が実現できる。
またアドレス線の論理振幅を小さくすることが、高速化
が犠牲にすることなく行え、その結果低消費電力化が可
能である。また多ビットの信号をデコードする際に高速
化のために必要であったアドレスプリデコード回路を大
幅に削減するか、なくすことが可能となる。そのために
配線数を減らすことが可能である。また本発明のデコー
ド回路をコラムアドレスデコード回路として搭載するこ
とによっても、半導体記憶装置はデコード回路の小面積
化が可能である。つまり、高速化、低消費電力化、小面
積化のバランスを図った半導体記憶装置が実現できる。
発明の効果 以上説明したように、本発明のデコーダ回路によれ
ば、 デコードの高速化が可能である、 プルダウン用またはプルアップ用のトランジスタの駆
動能力が小さくてもよいため、回路面積を小さくでき
る、 入力アドレス信号線を駆動するためのドライバーが小
さくてもよいため、回路面積を小さくできる、というデ
コーダ回路などを実現することができ、デコードの高速
化と回路面積の縮小とのトレードオフ問題を解決するデ
コーダ回路を提供することができ、その実用的効果は大
きい。
ば、 デコードの高速化が可能である、 プルダウン用またはプルアップ用のトランジスタの駆
動能力が小さくてもよいため、回路面積を小さくでき
る、 入力アドレス信号線を駆動するためのドライバーが小
さくてもよいため、回路面積を小さくできる、というデ
コーダ回路などを実現することができ、デコードの高速
化と回路面積の縮小とのトレードオフ問題を解決するデ
コーダ回路を提供することができ、その実用的効果は大
きい。
第1図は本発明の第1の実施例におけるデコード回路の
回路図、第2図は同実施例の差動増幅器の回路図、第3
図は本発明の第2の実施例におけるデコード回路の回路
図、第4図は同実施例の動作波形図、第5図は本発明の
第3の実施例におけるデコード回路の回路図、第6図は
本発明の第4の実施例におけるデコード回路の回路図、
第7図は同実施例の動作波形図、第8図は本発明の第5
の実施例におけるデコード回路の回路図、第9図は本発
明の第6の実施例におけるデコード回路の回路図、第10
図は本発明の第7の実施例におけるデコード回路の回路
図、第11図は本発明の第8の実施例における半導体記憶
装置のブロック図、第12図は同実施例における半導体記
憶装置のロウアドレスデコーダの回路図、第13図は従来
のデコード回路の回路図である。 1……差動増幅器、2……Nチャンネルトランジスタ、
3……一定電位、4……クロック入力端子、5,6……差
動増幅線、7,8……Pチャンネルトランジスタ、9……
ドライバー、11,12……入力信号デコード線A0,0、2
1,22……入力信号デコード線AN,N、31,32……デコー
ド用Nチャンネルトランジスタ。
回路図、第2図は同実施例の差動増幅器の回路図、第3
図は本発明の第2の実施例におけるデコード回路の回路
図、第4図は同実施例の動作波形図、第5図は本発明の
第3の実施例におけるデコード回路の回路図、第6図は
本発明の第4の実施例におけるデコード回路の回路図、
第7図は同実施例の動作波形図、第8図は本発明の第5
の実施例におけるデコード回路の回路図、第9図は本発
明の第6の実施例におけるデコード回路の回路図、第10
図は本発明の第7の実施例におけるデコード回路の回路
図、第11図は本発明の第8の実施例における半導体記憶
装置のブロック図、第12図は同実施例における半導体記
憶装置のロウアドレスデコーダの回路図、第13図は従来
のデコード回路の回路図である。 1……差動増幅器、2……Nチャンネルトランジスタ、
3……一定電位、4……クロック入力端子、5,6……差
動増幅線、7,8……Pチャンネルトランジスタ、9……
ドライバー、11,12……入力信号デコード線A0,0、2
1,22……入力信号デコード線AN,N、31,32……デコー
ド用Nチャンネルトランジスタ。
フロントページの続き (56)参考文献 特開 昭61−16094(JP,A) 特開 平2−226590(JP,A) 特開 昭58−222486(JP,A)
Claims (2)
- 【請求項1】入力信号の数に対応する入力信号線と反転
入力信号線と、 対をなす前記入力信号線と反転入力信号線のどちらか一
方にゲートが接続され、ソースが接地されたNチャネル
トランジスタと、 このNチャネルトランジスタのドレインが一方に接続さ
れ、他方に容量が接続された一対の差動増幅線と、 この一対の差動増幅線が接続された差動増幅器と、 前記差動増幅線の差動増幅器に接続していない端の間に
直列に接続され、クロック信号をゲート信号とする2個
のPチャネルトランジスタと、 この2個のPチャネルトランジスタの接続部に接続され
た電源とを備えたデコード回路。 - 【請求項2】入力信号の数に対応する入力信号線と反転
入力信号線と、 対をなす前記入力信号線と反転入力信号線のどちらか一
方にゲートが接続され、ソースが接地されたNチャネル
トランジスタと、 このNチャネルトランジスタのドレインが一方に接続さ
れた一対の差動増幅線と、 前記差動増幅線の他方に一端が接続され、他端が接地さ
れ、接続していない前記入力信号線と反転入力信号線を
ゲート信号とする直列の2個のNチャネルトランジスタ
と、 この1対の差動増幅線が接続された接続された差動増幅
器と、 前記差動増幅線の差動増幅器に接続していない端の間に
直列に接続され、クロック信号をゲート信号とする2個
のPチャネルトランジスタと、 この2個のPチャネルトランジスタの接続部に接続され
た電源とを備えたデコード回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02309852A JP3135255B2 (ja) | 1990-11-14 | 1990-11-14 | デコーダ回路及び半導体記憶装置 |
US07/791,256 US5237217A (en) | 1990-11-14 | 1991-11-13 | Decoder circuit with a differential amplifier and applications thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02309852A JP3135255B2 (ja) | 1990-11-14 | 1990-11-14 | デコーダ回路及び半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04178997A JPH04178997A (ja) | 1992-06-25 |
JP3135255B2 true JP3135255B2 (ja) | 2001-02-13 |
Family
ID=17998065
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP02309852A Expired - Fee Related JP3135255B2 (ja) | 1990-11-14 | 1990-11-14 | デコーダ回路及び半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3135255B2 (ja) |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5828676A (ja) * | 1981-08-14 | 1983-02-19 | Hitachi Ltd | 超音波振動子の送受信切替回路 |
JPS6116094A (ja) * | 1984-07-02 | 1986-01-24 | Fujitsu Ltd | 半導体記憶装置 |
US4926387A (en) * | 1988-12-27 | 1990-05-15 | Intel Corporation | Memory timing circuit employing scaled-down models of bit lines using reduced number of memory cells |
-
1990
- 1990-11-14 JP JP02309852A patent/JP3135255B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH04178997A (ja) | 1992-06-25 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |