JP3135255B2 - デコーダ回路及び半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は高速性を必要とするデコーダ回路及び半導体
記憶装置に関するものである。

従来の技術 第13図は従来のNOR型デコード回路の回路図を示すも
のである。第13図において、201はデコード出力線、204
はＰチャンネルトランジスタでプリチャージ動作のクロ
ックΦＳがゲート信号として入力する。202,203はドラ
イバー、211,212は入力信号デコード線A0、及びA0の反
転信号を伝達する入力信号デコード線（アドレス信号
線）▲▼、221,222は入力信号デコード線AN,▲
▼、231,232はデコード用Ｎチャンネルトランジスタで
ある。

以上のように構成された従来のデコーダ回路におい
て、以下その動作を説明する。

まず、クロック信号ΦＳがＬレベルとなり、Ｐチャン
ネルトランジスタ204が0Nとなり、デコード出力線201が
電源レベルにプリチャージされる。入力信号デコード線
▲▼212と、入力信号デコード線AN221が選択される
とＬレベルの入力信号デコード信号が送られる。そのた
めＮチャンネルトランジスタ231と232がOFFとなり、デ
コード出力線201はディスチャージされない。従ってバ
ッファとして機能するドライバー202,203によりデコー
ドされた結果としてＨレベルの信号が出力される。

反対に、この従来例において、非選択の場合は入力信
号デコード線▲▼212と、入力信号デコード線AN221
のどちらか、あるいは両方にＨレベルの入力信号デコー
ド信号が送られる。そのためＮチャンネルトランジスタ
231と232のどちらか、あるいは両方がONとなり、デコー
ド出力線201がディスチャージされＬレベルとなる。バ
ッファとして機能するドライバー202,203によりデコー
ドされた結果としてＬレベルの信号が出力される。

発明が解決しようとする課題 しかしながら前記のような構成では、NOR型デコード
回路においてデコード出力線201が完全にディスチャー
ジされないと確実に動作しないため高速化が困難である
という問題点を有している。さらに、プルダウン用のト
ランジスタの駆動能力が大きくなければならないので、
プルダウン用のトランジスタの面積が大きくなり回路面
積が大きくなるという問題を有していた。

さらに、プルダウン用のトランジスタの面積が大きく
なると、ゲート容量が大きくなり、そのため、入力信号
デコード線A0,0,AN,Ｎの配線容量が大きくなり高速
化が困難である。また入力信号デコード線の配線容量が
大きいため入力信号デコード線A0,A0,AN,Ｎを駆動
するドライバのドライブ能力が大きいことが必要とな
り、回路面積が大きくなるという問題点を有していた。

また大容量の半導体記憶装置においては配線長が長く
なり入力信号の遅延時間が問題となっていた。ワード線
につながるメモリの数も増大し、ワード線の配線容量が
大きいため特にロウアドレスのデコードの高速化を図ら
なければアクセスタイムが大きくなるという問題点を有
していた。さらに入力信号の桁数が大きいためアドレス
デコード回路の面積増加も問題となっていた。

本発明はかかる点に鑑み、デコードの高速化と回路面
積の縮小とのトレードオフ問題を解決するデコーダ回路
を提供することを目的とする。また、本発明は前記デコ
ーダ回路を用いた半導体記憶装置を提供することを目的
とする。

課題を解決するための手段 請求項１に係る本発明のデコード回路は、入力信号の
数に対応する入力信号線と反転入力信号線と、 対をなす前記入力信号線と反転入力信号線のどちらか
一方にゲートが接続され、ソースが接地されたＮチャネ
ルトランジスタと、 このＮチャネルトランジスタのドレインが一方に接続
され、他方に容量が接続された一対の差動増幅線と、 この一対の差動増幅線が接続された差動増幅器と、 前記差動増幅線の差動増幅器に接続していない端の間
に直列に接続され、クロック信号をゲート信号とする２
個のＰチャネルトランジスタと、 この２個のＰチャネルトランジスタの接続部に接続さ
れた電源とを備えたものである。

請求項２に係る本発明のデコード回路は、入力信号の
に対応する入力信号線と反転入力信号線と、 対をなす前記入力信号線と反転入力信号線のどちらか
一方にゲートが接続され、ソースが接地されたＮチャネ
ルトランジスタと、 このＮチャネルトランジスタのドレインが一方に接続
された一対の差動増幅線と、 前記差動増幅線の他方に一端が接続され、他端が接地
され、接続していない前記入力信号線と反転入力信号線
をゲート信号とする直列の２個のＮチャネルトランジス
タと、 この１対の差動増幅線が接続された接続された差動増
幅器と、 前記差動増幅線の差動増幅器に接続していない端の間
に直列に接続され、クロック信号をゲート信号とする２
個のＰチャネルトランジスタと、 この２個のＰチャネルトランジスタの接続部に接続さ
れた電源とを備えたものである。

作用 本発明のデコード回路は、前記した構成により、デコ
ード回路における検知増幅線のデコード信号を差動増幅
して出力するため、検知増幅線の電位が完全に変化（例
えば、ディスチャージまたはチャージ）されない時点で
デコード結果を出力することができ、デコードの高速化
が可能である。そのため、検知増幅線の電位を変動させ
る手段（例えば、ディスチャージ手段またはプルアップ
手段）の駆動能力を小さく設計すれば、プルダウン用ま
たはプルアップ用のトランジスタの面積が小さくなりデ
コーダ回路の回路面積が小さくなり得る。

また、検知増幅線の電位を変動させる手段（例えば、
ディスチャージ手段またはプルアップ手段）の駆動能力
を小さく設計すれば、検知増幅線の電位を変動させる手
段に接続している入力アドレス信号線の配線容量が小さ
くなり、入力アドレス信号線を駆動するためのドライバ
ーの駆動能力が小さくてよい。従って、入力アドレス信
号線を駆動するためのドライバーの占有面積が減り、回
路面積の縮小化が可能となり得る。

実施例 （実施例１） 第１図は本発明の第１の実施例におけるデコード回路
の回路図を示すものである。第１図において、１は差動
増幅器、４はクロック入力端子でありプリチャージ動作
のクロックφPRが入力する。5,6は差動増幅線であり従
来例においてはデコード出力線にあたり、本発明におい
ては差動増幅線あるいは検知増幅線と呼んでいる。7,8
はΦPRをゲート信号とするＰチャンネルトランジスタ、
９はドライバ、11,12は入力信号デコード線A0,０、2
1,22は入力信号デコード線AN,Ｎ、31,32はデコード用
Ｎチャンネルトランジスタである。

第２図は本発明の第１の実施例における差動増幅器１
の回路図の一例を示すものである。第２図において、31
2,313はＮチャンネルトランジスタ、310,311,314はＰチ
ャンネルトランジスタ、303はクロック入力端子、309は
出力端子である。305,306は差動増幅線であり、差動増
幅線305,306の電位差が増幅されて出力端子309に出力さ
れる。

以上のように構成されたこの実施例のデコード回路に
おいて、以下その動作を説明する。

まず、クロック信号ΦPRがＬレベルとなり、Ｐチャン
ネルトランジスタ7,8がONとなり、差動増幅線５と６が
電源レベルにプリチャージされる。

入力信号デコード線▲▼12と、入力信号デコード
線AN21が選択されるとＬレベルの入力信号デコード信号
が送られる。そのため、Ｎチャンネルトランジスタ31と
32がOFFとなり、差動増幅器５はディスチャージされな
い。差動増幅線５と６の電位差を差動増幅器１が増幅
し、バッファとして機能するドライバー９によりデコー
ドされた結果が出力される。

反対に、この実施例において、非選択の場合は入力信
号デコード線▲▼12と、入力信号デコード線AN21の
どちらか、あるいは両方にＨレベルの入力信号デコード
信号が送られる。そのため、Ｎチャンネルトランジスタ
31と32のどちらか、あるいは両方がONとなり、差動増幅
線５がディスチャージされる。差動増幅線５が、差動増
幅線６よりも低電位となりその差動増幅線５と６の電位
差を差動増幅器１が増幅し、バッファとして機能するド
ライバー９によりデコードされた結果が出力される。

以上のようにこの実施例によれば、差動増幅線５と６
の電位差を差動増幅器１により増幅することにより、差
動増幅線５が完全にディスチャージされない時点でデコ
ード結果を出力することができるため、高速化が容易で
さらに小面積であるデコーダ回路を実現することができ
る。

（実施例２） 第３図は本発明の第２の実施例におけるデコード回路
の回路図を示すものである。第１図と第３図において、
同一の符号を付加したものは、同一の機能を有するた
め、その説明を省略する。

ただし本実施例における差動増幅器１は、差動増幅線
５と差動増幅線６が同電位の時は、差動増幅線６の方が
低電位と判定する。本実施例では、第１の実施例の構成
に加えてＮチャンネルトランジスタ２を設けた。３は一
定電位である。このトランジスタ２は、トランジスタ3
1,32のドレイン容量の和と同じ容量値をもつキャパシタ
を形成し、そのため差動増幅線６は差動増幅線５と等し
い配線容量をもつ。

第４図（ａ）は、本実施例のデコード回路の選択時の
差動増幅線5,6の動作波形図の一例である。第４図
（ｂ）は、本実施例のデコード回路の非選択時の差動増
幅線5,6の動作波形図の一例である。以上のように構成
されたこの実施例のデコーダ回路の動作を以下第３図と
第４図を用いて説明する。

まず、クロック信号ΦPRがＬレベルとなり、Ｐチャン
ネルトランジスタ7,8がONとなり、差動増幅線５と６が
電源レベルにプリチャージされる。

入力信号デコード線▲▼12と、入力信号デコード
線AN,21が選択されるとＬレベルの入力信号デコード信
号が送られる。そのため、Ｎチャンネルトランジスタ31
と32がOFFとなり、差動増幅線５はディスチャージされ
ない。差動増幅線５と６の電位差が無いので、差動増幅
器１は差動増幅線６の方が低電位と判定し、その結果を
差動増幅器１が増幅し、バッファとして機能するドライ
バー９によりデコードされた結果が出力される。この時
の差動増幅線５と６の動作を第４図（ａ）に示す。

反対に、この実施例において、第４図（ｂ）に示すよ
うに、非選択の場合は入力信号デコード線▲▼12
と、入力信号デコード線AN21のどちらか、あるいは両方
にＨレベルの入力信号デコード信号が送られる。そのた
め、Ｎチャンネルトランジスタ31と32のどちらか、ある
いは両方がONとなり、差動増幅線５がディスチャージさ
れる。差動増幅線５が差動増幅線６よりも低電位とな
り、その差動増幅線５と６の電位差を差動増幅器１が増
幅し、バッファとして機能するドライバー９によりデコ
ードされた結果が出力される。

以上のようにこの実施例によれば、差動増幅線５と６
の電位差を差動増幅器１により増幅するので、高速化が
容易でさらに小面積であるデコーダ回路を実現すること
ができる。更にトランジスタ２を差動増幅線６に接続す
ることにより、差動増幅線５と６の配線容量を等しくす
ることができるため、高速化が可能であり、誤動作を防
ぐことが可能である。

（実施例３） 第５図は本発明の第３の実施例におけるデコーダ回路
の回路図を示すものである。第１図と第５図において、
同一の符号を付加したものは、同一の機能を有するた
め、その説明を省略する。

本実施例では第１の実施例の構成に加えて、Ｎチャン
ネルトランジスタ41,42を設けた。このＮチャンネルト
ランジスタは、各々ゲートを非選択となる入力信号デコ
ード線と接続している。また全てのＮチャンネルトラン
ジスタが直列に接続しており、一方の端が差動増幅線６
に他端がVSSに接続している。

以上のように構成されたこの実施例のデコーダ回路に
おいて、以下その動作を説明する。

まず、クロック信号ΦPRがＬレベルとなり、Ｐチャン
ネルトランジスタ7,8がONとなり、差動増幅線５と６が
電源レベルにプリチャージされる。入力信号デコード線
▲▼12と、入力信号デコード線21ANが選択されると
Ｌレベルの入力信号デコード信号が送られる。Ｎチャン
ネルトランジスタ31と32がOFFとなり、差動増幅線５は
ディスチャージされない。差動増幅線５と６の電位差を
差動増幅器１が増幅し、バッファとして機能するドライ
バー９によりデコードされた結果が出力される。この時
Ｎチャンネルトランジスタ41,42はA0,▲▼のＨレベ
ルの信号により、ONとなり、差動増幅線６はグランドレ
ベルとなる。差動増幅線５と６の電位差が早く大きくな
るため高速化が可能である。さらに、誤動作もなくな
る。

反対に、この実施例において、非選択の場合は入力信
号デコード線▲▼12と、入力信号デコード線21ANの
どちらか、あるいは両方にＨレベルの入力信号デコード
信号が送られる。Ｎチャンネルトランジスタ31と32のど
ちらか、あるいは両方がONとなり、差動増幅線５がディ
スチャージされる。差動増幅線５と６の電位差を差動増
幅器１が増幅し、バッファとして機能するドライバー９
によりデコードされた結果が出力される。この時Ｎチャ
ンネルトランジスタ41,42はいずれか、あるいは全部がO
FF状態となるので、差動増幅線６は、グランドレベルと
はならない。

以上のようにこの実施例によれば、差動増幅線５と６
の電位差を差動増幅器１により増幅することにより、高
速化が容易かつ回路面積の小さいデコーダ回路を実現す
ることができる。さらにＮチャンネルトランジスタ41,4
2を設けたことにより差動増幅線６のディスチャージを
おこなうので、誤動作の減少が可能であり、さらに高速
化をおこなうことができる。

（実施例４） 第６図は本発明の第４の実施例におけるデコーダ回路
の回路図を示すものである。第６図において、第３図と
同一の符号を付加したものは、同一の機能を有するた
め、その説明を省略する。

第２の実施例の構成と異なり、118はクロック信号線
でクロックΦＳが入力する。112はΦＳをゲート信号と
するＰチャンネルトランジスタ、113,114はΦＳをゲー
ト信号とするＮチャンネルトランジスタ、115は、電源
をゲート信号とするＮチャンネルトランジスタ、107,10
8,116,117はＮチャンネルトランジスタである。Ｐチャ
ンネルトランジスタ110,111、Ｎチャンネルトランジス
タ107,108がフリップフロップ型センスアンプ130を構成
している。Ｎチャンネルトランジスタ115,116,117でド
ライバ部131を構成している。119はデコード信号出力端
子、120はデコード出力電源でV1が入力する。

またＮチャンネルトランジスタ２は、トランジスタ3
1,32のドレイン容量の和よりも大きい容量値をもつキャ
パシタを形成し、従ってＮチャンネルトランジスタ２に
よるキャパシタを含む差動増幅線６は、差動増幅線５よ
り大きい配線容量をもつとする。

第７図（ａ）は、本実施例のデコード回路の選択時の
差動増幅線5,6の動作波形図である。第７図（ｂ）は、
本実施例のデコード回路の非選択時の差動増幅線5,6の
動作波形図である。以上のように構成されたこの実施例
のデコーダ回路の動作を、以下第６図と第７図を用いて
説明する。

まず、選択時の動作について説明する。クロック信号
ΦＳがＨレベルとなり、Ｎチャンネルトランジスタ113,
114がONとなり、差動増幅線５と６がグランドレベルに
なる。続いてクロック信号ΦＳがＬレベルとなる。この
時、Ｐチャンネルトランジスタ110,111を介して差動増
幅線５と６に電流が供給される。しかし差動増幅線５と
６では、差動増幅線５の方が配線容量が小さいため、差
動増幅線５の方が電位上昇がはやく差動増幅線５と６の
電位差が生じ、さらにこの電位差がフリップフロップ型
増幅回路を形成しているＮチャンネルトランジスタ107,
108、Ｐチャンネルトランジスタ110,111により、増幅さ
れる。このとき、選択時には入力信号デコード線▲
▼12と、入力信号デコード線AN21にＬレベルの入力信号
デコード信号が送られる。Ｎチャンネルトランジスタ31
と32がOFFとなり、差動増幅器５はディスチャージされ
ず、Ｈレベルのままである。この時の差動増幅線５と６
の動作を第７図（ａ）に示す。そしてバッファとして機
能する前記ドライバ131によりデコードされた結果が出
力される。

反対に非選択の場合は、第７図（ｂ）に示すように、
入力信号デコード線▲▼12と、入力信号デコード線
AN21のどちらか、あるいは両方にＨレベルの入力信号デ
コード信号が送られる。Ｎチャンネルトランジスタ31と
32のどちらか、あるいは両方がONとなり、差動増幅線５
がディスチャージされる。差動増幅線５と６の電位差が
フリップフロップ型増幅回路を形成しているＮチャンネ
ルトランジスタ107,108、Ｐチャンネルトランジスタ11
0,111により増幅され、差動増幅線５がグランドレベル
に、差動増幅線６はＨレベルになり、バッファとして機
能するドライバー131によりデコードされた結果が出力
される。

第７図（ｃ）は、本実施例の選択時のデコード回路の
シュミレーション結果の動作波形図である。クロック信
号ΦＳ、差動増幅線5,6、デコード出力電源V1、デコー
ド信号出力端子119の動作波形を示す。回路シュミレー
ションをSPICEにより行った結果である。

以上のようにこの実施例によれば、差動増幅線５と６
の電位差が小さい時点でアンプによる増幅でデコード結
果を得ることができるため、高速化が可能である。さら
に差動増幅線５を完全にディスチャージしなくてよいの
で、プルダウンのためのＮチャンネルトランジスタの駆
動能力が小さくてよく、小面積であるデコーダ回路を実
現することができる。

なお本実施例において、差動増幅線５の配線容量より
も大きい容量値をもつキャパシタを、Ｎチャンネルトラ
ンジスタ２により形成したが、フリップフロップ型増幅
回路を形成しているＰチャンネルトランジスタ110,111
のゲート容量に差をつけるか、またはＰチャンネルトラ
ンジスタ110,111のゲート長及びゲート幅に差をつける
ことによって行ってもよい。

（実施例５） 第８図は本発明の第５の実施例におけるデコーダ回路
の回路図を示すものである。第８図において、以下の構
成については第４の実施例と同様である。つまり第６図
と第８図において、同一の符号を付加したものは、同一
の機能を有するため、その説明を省略する。

第４の実施例の構成に加えてＮチャンネルトランジス
タ41,42を設けた。このＮチャンネルトランジスタはゲ
ートを、非選択となる入力信号デコード線と接続してい
る。

以上のように構成されたこの実施例のデコーダ回路に
おいて、以下その動作を説明する。

先に選択時の動作について説明する。クロック信号Φ
ＳがＨレベルとなり、Ｎチャンネルトランジスタ113,11
4がONとなり、差動増幅線５と６がグランドレベルにな
る。続いてクロック信号ΦＳがＬレベルとなる。この
時、Ｐチャンネルトランジスタ110,111を介して差動増
幅線５と６に電流が供給される。しかし差動増幅線５と
６では、差動増幅線５の方が配線容量が小さいため差動
増幅線５の方が電位上昇がはやく差動増幅線５と６の電
位差が生じ、さらにこの電位差がフリップフロップ型増
幅回路を形成しているＮチャンネルトランジスタ107,10
8、Ｐチャンネルトランジスタ110,111により、増幅され
る。このとき、入力信号デコード線▲▼12と、入力
信号デコード線AN21が選択されるとＬレベルの入力信号
デコード信号が送られる。Ｎチャンネルトランジスタ31
と32がOFFとなり、差動増幅器５はディスチャージされ
ず、Ｈレベルのままである。そしてバッファとして機能
する前記ドライバによりデコードされた結果が出力され
る。

この時Ｎチャンネルトランジスタ41,42はA0,AのＨ
レベルの信号により、ONとなり、差動増幅線６はグラン
ドレベルとなる。差動増幅線５と６の電位差が早く大き
くなるため高速化が可能である。さらに、誤動作もなく
なる。

反対に、非選択の場合は、入力信号デコード線▲
▼12と、入力信号デコード線AN21のどちらか、あるいは
両方にＨレベルの入力信号デコード信号が送られる。Ｎ
チャンネルトランジスタ31と32のどちらか、あるいは両
方がONとなり、差動増幅線５がディスチャージされる。

差動増幅線５と６の電位差がＮチャンネルトランジス
タ107,108、Ｐチャンネルトランジスタ110,111により増
幅され、バッファとして機能するドライバー部106によ
りデコードされた結果が出力される。この時Ｎチャンネ
ルトランジスタ41,42はいずれか、あるいは全部がOFF状
態となるので、差動増幅線６は、グランドレベルとはな
らない。

以上のような構成をとることにより、差動増幅線５と
６の電位差が小さい時点でアンプによる増幅でデコード
結果を得ることができるため、高速化が可能で、さらに
差動増幅線５を完全にディスチャージしなくてよいの
で、プルダウンのためのＮチャンネルトランジスタの駆
動能力が小さくてよく、小面積であるデコーダ回路を実
現することができる。さらにこの実施例によれば、Ｎチ
ャンネルトランジスタ41,42を設けたことにより誤動作
の減少が可能であり、さらに高速化をおこなうことがで
きる。

なお本実施例においても、第４の実施例と同様に差動
増幅線５の配設容量よりも大きい容量値をもつキャパシ
タを、Ｎチャンネルトランジスタ２により形成したが、
フリップフロップ型増幅回路を形成しているＰチャンネ
ルトランジスタ110,111のゲート容量に差をつけるか、
またはＰチャンネルトランジスタ110,111のゲート長に
差をつけることによって行ってもよい。

（実施例６） 第９図は本発明の第６の実施例におけるデコーダ回路
の回路図を示すものである。第９図において、第１図と
同一の符号を付加したものは、同一の機能を有するの
で、再度の記述は略する。

第１の実施例の構成と異なるのはＮチャンネルトラン
ジスタ31,32を電源と接続し、Ｐチャンネルトランジス
タ7,8の接続部をグランドと接続したことである。

以上のように構成されたこの実施例のデコーダ回路に
おいて、以下その動作を説明する。

まず、クロック信号ΦPRがＬレベルとなり、Ｐチャン
ネルトランジスタ7,8が0Nとなり、差動増幅線５と６が
グランドレベルレベルにプリチャージされる。入力信号
デコード線▲▼12と、入力信号デコード線21,ANが
選択されるとＬレベルの入力信号デコード信号が送られ
る。Ｎチャンネルトランジスタ31と32がOFFとなり、差
動増幅器５は電源レベルにプルアップされない。差動増
幅線５と６の電位差を差動増幅器１が増幅し、バッファ
として機能するドライバー９によりデコードされた結果
が出力される。

反対に非選択の場合は入力信号デコード線▲▼12
と、入力信号デコード線21,ANのどちらか、あるいは両
方にＨレベルの入力信号デコード信号が送られる。Ｎチ
ャンネルトランジスタ31と32のどちらか、あるいは両方
がONとなり、差動増幅線５が電源レベルにプルアップさ
れる。差動増幅線５と６の電位差を差動増幅器１が増幅
し、バッファとして機能するドライバー９によりデコー
ドされた結果が出力される。

（実施例７） 第10図は本発明の第７の実施例におけるデコーダ回路
の回路図を示すものである。第10図において、第３の実
施例と同一の符号を付加したものは、同一の機能を有す
るため、その説明を省略する。

第３の実施例の構成と異なるのは、Ｎチャンネルトラ
ンジスタ31,32,41,42を源と接続し、Ｐチャンネルトラ
ンジスタ7,8の接続部をグランドと接続したことであ
る。

以上のように構成されたこの実施例のデコーダ回路に
おいて、その動作については第６の実施例とほぼ同じで
ある。。

まず、クロック信号がＬレベルとなり、Ｐチャンネル
トランジスタ7,8が0Nとなり、差動増幅線５と６がグラ
ンドレベルレベルにプリチャージされる。入力信号デコ
ード線▲▼12と、入力信号デコード線21,ANが選択
されるとＬレベルの入力信号デコード信号が送られる。
Ｎチャンネルトランジスタ31と32がOFFとなり、差動増
幅器５は電源レベルにプルアップされない。差動増幅線
５と６の電位差を差動増幅器１が増幅し、バッファとし
て機能するドライバー９によりデコードされた結果が出
力される。この時Ｎチャンネルトランジスタ41,42はA0,
▲▼のＨレベルの信号により、ONとなり、差動増幅
線６は電源レベルとなる。差動増幅線５と６の電位差が
早く大きくなるため高速化が可能である。さらに、誤動
作もなくなる。

反対に、非選択の場合は、入力信号デコード線▲
▼12と、入力信号デコード線AN,21のどちらか、あるい
は両方にＨレベルの入力信号デコード信号が送られる。
Ｎチャンネルトランジスタ31と32のどちらか、あるいは
両方がONとなり、差動増幅線５がプルアップされる。差
動増幅線５と６の電位差を差動増幅器１により、増幅さ
れバッファとして機能するドライバー部９によりデコー
ドされた結果が出力される。この時Ｎチャンネルトラン
ジスタ41,42はいずれか、あるいは全部がOFF状態となる
ので、差動増幅線６は電源レベルとはならない。

以上のようにこの実施例によれば、高速化が容易でさ
らに小面積であるデコーダ回路を実現することができ
る。さらにＮチャンネルトランジスタ41,42を設けたこ
とにより誤動作の減少が可能であり、さらに高速化をお
こなうことができる。

なお、本発明において、それぞれの実施例においては
入力信号デコード線A0,A（11,12）、入力信号デコー
ド線21,22（AN,▲▼）の入力信号デコード信号はＨ
レベルを電源（VCC）レベル、Ｌレベルをグランドレベ
ルとしたが、Ｈレベルを1/2VCCレベル、Ｌレベルをグラ
ンドレベルとしてもよい。あるいはＨレベルを（VCC−V
t）レベル、Ｌレベルをグランドレベルとしてもよい。
この場合入力信号デコード信号を駆動するための消費電
力を少なくすることが可能であると言う利点がある。

（実施例８） 第11図は本発明の第８の実施例における半導体記憶装
置のブロック図を示すものである。401はアドレス入力
回路、402はロウデコーダ、403はワード線、404はメモ
リセルアレイ、405はビット線、406はデータ入出力回
路、407はデータ入出力端子、408はセンスアンプ、409
はコラムデコーダ、410,412はアドレス信号線である。4
11はアドレス入力端子である。

第12図は本発明の第８の実施例における半導体記憶装
置のロウデコーダ402を示すものである。

第12図において、第１の実施例と同一の符号を付加し
たものは、同一の機能を有するため、その説明を省略す
る。421,422,423はそれぞれ本発明の第２の実施例のデ
コード回路である。本発明のデコード回路が複数個でア
ドレスデコード回路402を構成する。403はワード線、41
0はアドレス信号線であり、第11図と同じである。

以上のように構成されたこの実施例のデコーダ回路に
おいて、以下その動作を説明する。アドレス入力端子41
1より入力したアドレスは、アドレス入力回路401でロウ
アドレスとコラムアドレスに分かれ、それぞれアドレス
信号線410および412を介してロウデコーダ402、コラム
デコーダ409に送られる。送られたアドレスによりワー
ド線403の中から１本が選択される。例えばアドレス信
号線▲▼12と、アドレス信号線AN21にＬレベルのロ
ウアドレスが送られており、アドレス信号線A011と、ア
ドレス信号線▲▼22にＨレベルのロウアドレスが送
られているとすると、デコード回路421,423における差
動増幅線５はディスチャージされ、デコード回路422に
おける差動増幅線５だけはディスチャージされない。し
たがって実施例１で記述した動作によりデコード回路42
2に接続するワード線403が選択される。

ロウデコーダ402において検知増幅線の電位差を差動
増幅して出力し、ワード線を選択するため検知増幅線の
ディスチャージ手段の駆動能力が小さくてよいため、プ
ルダウン用のＮチャンネルトランジスタ31,32の面積が
小さくてよいので回路面積が小さくなる。また、Ｎチャ
ンネルトランジスタ31,32の駆動能力が小さくてよいの
で、ゲート容量も小さく、そのためアドレス信号線410
の配線容量が小さくなる。従ってアドレス信号410を駆
動するためのドライバーの駆動能力が小さくてよいの
で、アドレス入力回路401の占有面積が減り、回路面積
の縮小化が可能である。

このように本発明のデコード回路を、アドレスデコー
ド回路として搭載した半導体記憶装置は、大幅なロウデ
コーダおよびアドレス入力回路の小面積化が可能であ
る。特に大容量の半導体記憶装置においては、ロウアド
レスが10bit以上となるため、アドレス信号線は20本を
超えプルダウンのためのＮチャンネルトランジスタも10
個以上になるため、アドレス信号線を駆動するドライバ
を小さくし、さらにプルダウンのためのＮチャンネルト
ランジスタを小さくすることが可能な本発明によりロウ
アドレスデコード回路の大幅な小面積化が実現できる。
またアドレス線の論理振幅を小さくすることが、高速化
が犠牲にすることなく行え、その結果低消費電力化が可
能である。また多ビットの信号をデコードする際に高速
化のために必要であったアドレスプリデコード回路を大
幅に削減するか、なくすことが可能となる。そのために
配線数を減らすことが可能である。また本発明のデコー
ド回路をコラムアドレスデコード回路として搭載するこ
とによっても、半導体記憶装置はデコード回路の小面積
化が可能である。つまり、高速化、低消費電力化、小面
積化のバランスを図った半導体記憶装置が実現できる。

発明の効果 以上説明したように、本発明のデコーダ回路によれ
ば、 デコードの高速化が可能である、 プルダウン用またはプルアップ用のトランジスタの駆
動能力が小さくてもよいため、回路面積を小さくでき
る、 入力アドレス信号線を駆動するためのドライバーが小
さくてもよいため、回路面積を小さくできる、というデ
コーダ回路などを実現することができ、デコードの高速
化と回路面積の縮小とのトレードオフ問題を解決するデ
コーダ回路を提供することができ、その実用的効果は大
きい。

【図面の簡単な説明】

第１図は本発明の第１の実施例におけるデコード回路の
回路図、第２図は同実施例の差動増幅器の回路図、第３
図は本発明の第２の実施例におけるデコード回路の回路
図、第４図は同実施例の動作波形図、第５図は本発明の
第３の実施例におけるデコード回路の回路図、第６図は
本発明の第４の実施例におけるデコード回路の回路図、
第７図は同実施例の動作波形図、第８図は本発明の第５
の実施例におけるデコード回路の回路図、第９図は本発
明の第６の実施例におけるデコード回路の回路図、第10
図は本発明の第７の実施例におけるデコード回路の回路
図、第11図は本発明の第８の実施例における半導体記憶
装置のブロック図、第12図は同実施例における半導体記
憶装置のロウアドレスデコーダの回路図、第13図は従来
のデコード回路の回路図である。 １……差動増幅器、２……Ｎチャンネルトランジスタ、
３……一定電位、４……クロック入力端子、5,6……差
動増幅線、7,8……Ｐチャンネルトランジスタ、９……
ドライバー、11,12……入力信号デコード線A0,０、2
1,22……入力信号デコード線AN,Ｎ、31,32……デコー
ド用Ｎチャンネルトランジスタ。

フロントページの続き (56)参考文献 特開 昭61−16094（ＪＰ，Ａ) 特開 平２−226590（ＪＰ，Ａ) 特開 昭58−222486（ＪＰ，Ａ)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】入力信号の数に対応する入力信号線と反転
   入力信号線と、 対をなす前記入力信号線と反転入力信号線のどちらか一
   方にゲートが接続され、ソースが接地されたＮチャネル
   トランジスタと、 このＮチャネルトランジスタのドレインが一方に接続さ
   れ、他方に容量が接続された一対の差動増幅線と、 この一対の差動増幅線が接続された差動増幅器と、 前記差動増幅線の差動増幅器に接続していない端の間に
   直列に接続され、クロック信号をゲート信号とする２個
   のＰチャネルトランジスタと、 この２個のＰチャネルトランジスタの接続部に接続され
   た電源とを備えたデコード回路。
2. 【請求項２】入力信号の数に対応する入力信号線と反転
   入力信号線と、 対をなす前記入力信号線と反転入力信号線のどちらか一
   方にゲートが接続され、ソースが接地されたＮチャネル
   トランジスタと、 このＮチャネルトランジスタのドレインが一方に接続さ
   れた一対の差動増幅線と、 前記差動増幅線の他方に一端が接続され、他端が接地さ
   れ、接続していない前記入力信号線と反転入力信号線を
   ゲート信号とする直列の２個のＮチャネルトランジスタ
   と、 この１対の差動増幅線が接続された接続された差動増幅
   器と、 前記差動増幅線の差動増幅器に接続していない端の間に
   直列に接続され、クロック信号をゲート信号とする２個
   のＰチャネルトランジスタと、 この２個のＰチャネルトランジスタの接続部に接続され
   た電源とを備えたデコード回路。