JP2951030B2 - アドレス選択回路及び該回路を用いた半導体記憶装置 - Google Patents

アドレス選択回路及び該回路を用いた半導体記憶装置

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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、ヒューズの切断パター
ンに一致する特定のビットパターンを有するアドレス信
号が入力されたときだけ入力アドレスの選択を示す選択
信号を出力するアドレス選択回路と、該アドレス選択回
路を備え、該回路から出力される選択信号に基づいて主
たるメモリセルアレイから予備メモリセルアレイにアク
セスを切り換える半導体記憶装置とに関するものであ
る。
【0002】
【従来の技術】近年、半導体記憶装置の分野では、高集
積化、大容量化が進んでいるが、微細化に伴って歩留り
の低下が問題となっている。これに対処するため、主た
るメモリセルアレイの不良箇所を予備メモリセルアレイ
に切り換えることが行われている。つまり、不良メモリ
セルアレイのアドレスをアドレス選択回路に記憶させて
おき、この記憶に一致するアドレスが入力された場合に
アドレス選択回路から出力される選択信号に基づいて、
アクセスの対象を主たるメモリセルアレイから予備メモ
リセルアレイに切り換えるのである。
【0003】図11は従来のアドレス選択回路の回路図
を示すものである。同図において、201は1本の選択
検知線であり、202、203は選択検知線201が接
続された出力用のバッファとして機能するドライバーで
ある。204は、選択検知線201をプリチャージする
ためのPチャンネルトランジスタであって、クロック信
号φsがゲート信号として入力される。(N+1)ビッ
トの入力アドレスに対応して、非反転アドレス信号線
(A0〜AN)211、…、221と、非反転アドレス
信号の反転信号を伝達するための反転アドレス信号線
(/A0〜/AN)212、…、222とからなる(N
+1)対のアドレス信号線が設けられている。231、
232、…、241、242は、これらのアドレス信号
線211、212、…、221、222と選択検知線2
01との交点に各々配置されたアドレス選択用Nチャン
ネルトランジスタである。各アドレス選択用Nチャンネ
ルトランジスタ231、232、…、241、242の
ゲートは、アドレス信号線211、212、…、22
1、222の各々に接続されている。251、252、
…、261、262は、選択検知線201に接続された
各アドレス選択用Nチャンネルトランジスタ231、2
32、…、241、242のソース・ドレイン間と接地
との間に各々介在するポリシリコン等で形成されたヒュ
ーズであって、レーザー等の手段で切断可能である。
【0004】以上のように構成された従来のアドレス選
択回路の動作を説明する。ただし、選択しようとするア
ドレスに対応付けて(N+1)本のヒューズが予めある
パターンで切断されるものとする。例えばビット0のア
ドレス信号線対(A0、/A0)211、212に対応
する2本のヒューズ251、252については、非反転
アドレス信号線(A0)211側のヒューズ251が切
断されて非導通状態になっているものとする。また、ビ
ットNのアドレス信号線対(AN、/AN)221、2
22に対応する2本のヒューズ261、262について
は、反転アドレス信号線(/AN)222側のヒューズ
262が切断されて非導通状態になっているものとす
る。
【0005】まず、クロック信号φsがLレベルになる
と、プリチャージ用Pチャンネルトランジスタ204が
オンとなり、このPチャンネルトランジスタ204を通
して選択検知線201が電源レベルにプリチャージされ
る。
【0006】さて、切断されたヒューズ251、…、2
62側の(N+1)個のアドレス選択用Nチャンネルト
ランジスタ231、…、242の全てにHレベルのゲー
ト信号が印加されるようなアドレスが入力される場合に
は、選択検知線201がディスチャージされない。例え
ばビット0のアドレス信号線対(A0、/A0)21
1、212については、非反転アドレス信号線(A0)
211を通してHレベルのアドレス信号が送られてきて
アドレス選択用Nチャンネルトランジスタ231がオン
するけれども、オンしたNチャンネルトランジスタ23
1側のヒューズ251が切断されているので選択検知線
201はディスチャージされない。反対に切断されてい
ないヒューズ252が接続されたアドレス選択用Nチャ
ンネルトランジスタ232のゲートには反転アドレス信
号線(/A0)212を通して非反転アドレス信号線
(A0)211とは逆のLレベルのアドレス信号が印加
されるので、このアドレス選択用Nチャンネルトランジ
スタ232がオンして選択検知線201がディスチャー
ジされることもない。ビットNのアドレス信号線対(A
N、/AN)221、222については、反転アドレス
信号線(/AN)222を通してHレベルのアドレス信
号が送られてきてアドレス選択用Nチャンネルトランジ
スタ241、242のうち反転アドレス信号線(/A
N)222側のNチャンネルトランジスタ242がオン
するけれども、このNチャンネルトランジスタ242側
のヒューズ262が切断されているので、選択検知線2
01がディスチャージされることはない。このようにヒ
ューズ251、252、…、261、262の切断パタ
ーンに一致するビットパターンを有する入力アドレスが
与えられて選択検知線201のディスチャージが行われ
ない場合は、選択検知線201は前記のプリチャージに
よる電源レベルを保持する。この結果、ドライバー20
2、203を通してHレベルの選択信号が出力される。
つまり、(N+1)対のアドレス信号線211、21
2、…、221、222を通して入力されたアドレスが
選択される。
【0007】反対に、切断されていないヒューズ25
2、…、261に接続されているアドレス選択用Nチャ
ンネルトランジスタ232、…、241のいずれかにH
レベルのゲート信号が印加されるようなビットパターン
のアドレス信号が入力される場合には、切断されていな
いヒューズを通して選択検知線201がディスチャージ
されてグランドレベルになる。したがって、ドライバー
202、203を通して出力される選択信号がLレベル
になり、(N+1)対のアドレス信号線211、21
2、…、221、222を通して入力されたアドレスが
非選択となる。
【0008】
【発明が解決しようとする課題】上記のような従来の構
成では、選択検知線201が完全にディスチャージされ
ないと選択信号がLレベルにならないので、アドレス信
号の付与から選択信号の論理レベルが確定するまでの時
間差が大きく、アドレス選択回路の高速化が困難である
という問題点があった。また、選択検知線201を早く
完全にディスチャージするためにはアドレス選択用Nチ
ャンネルトランジスタ231、232、…、241、2
42が大きな駆動能力を備えていなければならなかった
ので、これらアドレス選択用Nチャンネルトランジスタ
の素子面積が大きくなり、ひいてはアドレス選択回路が
大面積化する問題があった。さらに、アドレス選択用N
チャンネルトランジスタ231、232、…、241、
242の素子面積が大きくなると、そのゲート容量値が
大きくなってアドレス信号線211、212、…、22
1、222の配線容量値が大きくなる。このようにアド
レス信号線の配線容量値が大きくなることも、アドレス
選択回路の高速化を阻む要因の1つになっていた。ま
た、アドレス信号線の配線容量値が大きくなると、アド
レス選択回路に対してこれを駆動するドライバーの駆動
能力を高めておく必要も生じ、この意味でも回路面積が
大きくなるという問題点を有していた。
【0009】また、上記従来のアドレス選択回路を備え
た半導体記憶装置では該アドレス選択回路から出力され
る選択信号に基づいてアクセスの対象を主たるメモリセ
ルアレイから予備メモリセルアレイに切り換えるのであ
るが、選択信号が遅延すると、その遅延量だけアクセス
タイムが大きくなる問題があった。さらに、特に大容量
の半導体記憶装置ではアドレスのビット数が多いため、
アドレス選択回路の大面積化、ひいては半導体記憶装置
の大面積化が大きな問題となっていた。
【0010】本発明は、以上の点に鑑みてなされたもの
であって、アドレス選択回路及び該アドレス選択回路を
用いた半導体記憶装置の高速化と小面積化とを図ること
を目的とする。
【0011】
【課題を解決するための手段】上記の課題を解決するた
め、本発明は、従来の1本の選択検知線に代えて1対の
差動検知線を設け、該差動検知線の間の電位差を増幅し
て選択信号を得るアドレス選択回路の構成を採用したも
のである。
【0012】具体的に説明すると、アドレス選択回路に
係る請求項1の発明は、各々非反転アドレス信号線と反
転アドレス信号線とからなるアドレスのビット数と同数
のアドレス信号線対と、第1及び第2の検知線からなる
1対の差動検知線とを備えるとともに、第1及び第2の
検知線の間に接続されて該1対の差動検知線をともにプ
リチャージ又はともにプリディスチャージするための電
位初期化手段と、非反転アドレス信号線及び反転アドレ
ス信号線の各々に接続されて該アドレス信号線対上の信
号に応じてオン・オフするアドレス選択用スイッチング
手段と、第1の検知線に接続された該アドレス選択用ス
イッチング手段を通して第1の検知線のディスチャージ
又はチャージを実行するか否かを設定できるように該ア
ドレス選択用スイッチング手段の各々に接続された切断
可能なヒューズ手段と、第1及び第2の検知線に接続さ
れて該1対の差動検知線の間の電位差を増幅して選択信
号を出力する差動増幅手段とを備えた構成を採用したも
のである。
【0013】請求項2の発明は、上記請求項1の発明に
おいてアドレス選択用スイッチング手段を第1の検知線
に接続したことによる第1及び第2の検知線の間の配線
容量値の不均衡を補正するように第2の検知線に接続さ
れたキャパシタ手段をさらに備えた構成を採用したもの
である。
【0014】アドレス選択回路に係る請求項3の発明
は、各々非反転アドレス信号線と反転アドレス信号線と
からなるアドレスのビット数と同数のアドレス信号線対
と、第1及び第2の検知線からなる1対の差動検知線と
を備えるとともに、ソース・ドレイン間が第1及び第2
の検知線の間に互いに直列に接続され、かつ該接続点が
電源に接続され、かつ各々ゲートがクロック信号線に接
続された2つのプリチャージ用Pチャンネルトランジス
タからなる電位初期化手段と、各々ゲートが非反転アド
レス信号線及び反転アドレス信号線の各々に接続された
アドレス選択用Nチャンネルトランジスタと、第1の検
知線に接続された該アドレス選択用Nチャンネルトラン
ジスタのソース・ドレイン間と接地との間に各々介在す
る切断可能なヒューズ手段と、前記アドレス選択用Nチ
ャンネルトランジスタの各々のドレイン容量値の和に等
しい静電容量値を持ち、かつ第2の検知線に接続された
キャパシタ手段と、第1及び第2の検知線に接続されて
該1対の差動検知線の間の電位差を増幅して選択信号を
出力する差動増幅手段とを備えた構成を採用したもので
ある。
【0015】アドレス選択回路に係る請求項4の発明
は、各々非反転アドレス信号線と反転アドレス信号線と
からなるアドレスのビット数と同数のアドレス信号線対
と、第1及び第2の検知線からなる1対の差動検知線と
を備えるとともに、ソース・ドレイン間が第1及び第2
の検知線の間に互いに直列に接続され、かつ該接続点が
接地され、かつ各々ゲートがクロック信号線に接続され
た2つのプリディスチャージ用Nチャンネルトランジス
タからなる電位初期化手段と、各々ゲートが非反転アド
レス信号線及び反転アドレス信号線の各々に接続された
アドレス選択用Nチャンネルトランジスタと、第1の検
知線に接続された該アドレス選択用Nチャンネルトラン
ジスタのソース・ドレイン間と接地との間に各々介在す
る切断可能なヒューズ手段と、アドレス選択用Nチャン
ネルトランジスタが接続された第1の検知線の配線容量
値より第2の検知線の配線容量値の方が大きくなるよう
に該第2の検知線に接続されたキャパシタ手段と、ゲー
トが前記クロック信号線に接続されたチャージ用Pチャ
ンネルトランジスタと、電源に接続された該チャージ用
Pチャンネルトランジスタのソース・ドレイン間と第1
の検知線との間にソース・ドレイン間が介在し、かつゲ
ートが第2の検知線に接続された第1の増幅用Pチャン
ネルトランジスタ、及び、同チャージ用Pチャンネルト
ランジスタのソース・ドレイン間と第2の検知線との間
にソース・ドレイン間が介在し、かつゲートが第1の検
知線に接続された第2の増幅用Pチャンネルトランジス
タからなる、1対の差動検知線の一方の端部に配置され
た第1の電位変化増幅手段と、ソース・ドレイン間が第
1の検知線と接地との間に接続され、かつゲートが第2
の検知線に接続された第1の増幅用Nチャンネルトラン
ジスタ、及び、ソース・ドレイン間が第2の検知線と接
地との間に接続され、かつゲートが第1の検知線に接続
された第2の増幅用Nチャンネルトランジスタからな
る、1対の差動検知線の他方の端部に配置された第2の
電位変化増幅手段と、第1及び第2の検知線に接続され
て該1対の差動検知線の間の電位差に基づく選択信号を
出力するドライバー手段とを備えた構成を採用したもの
である。
【0016】請求項5の発明は、上記請求項1〜4のい
ずれかの発明に係るアドレス選択回路を用いた半導体記
憶装置であって、主たるメモリセルアレイと、アドレス
選択回路から出力される選択信号により主たるメモリセ
ルアレイに代えてアクセスされる予備メモリセルアレイ
とを備えた構成を採用したものである。
【0017】
【作用】請求項1の発明によれば、選択しようとするア
ドレスに対応付けてビット毎に非反転アドレス信号線側
又は反転アドレス信号線側のヒューズ手段が各々予めあ
るパターンで切断され、まず電位初期化手段によって差
動検知線間の電位差が0に初期化される。一方、ヒュー
ズ手段の切断パターンに一致するビットパターンを有す
るアドレス信号すなわち切断されたヒューズ手段側の全
てのアドレス選択用スイッチング手段がオンするような
アドレス信号が入力される場合には、切断されていない
ヒューズ手段が接続されたアドレス選択用スイッチング
手段はオフしており、しかもオンするアドレス選択用ス
イッチング手段に接続されたヒューズ手段が全て切断さ
れているので、第1の検知線のディスチャージ又はチャ
ージは実行されない。したがって、差動検知線が前記電
位差の初期化状態を保持する。この結果、差動増幅手段
から入力アドレスの選択を示す論理レベルの選択信号が
出力される。
【0018】反対に、切断されていないヒューズ手段に
接続されているアドレス選択用スイッチング手段のいず
れかがオンするようなビットパターンのアドレス信号が
入力される場合には、切断されていないヒューズ手段を
通して第1の検知線のディスチャージ又はチャージが実
行される。この場合には、第1の検知線の電位が変化し
て差動検知線間に電位差が生じ、この電位差が差動増幅
手段によって増幅される。この結果、第1の検知線が完
全にディスチャージ又はチャージされる前に、差動増幅
手段から入力アドレスの非選択を示す論理レベルの選択
信号が出力される。
【0019】請求項2の発明によれば、キャパシタンス
手段を第2の検知線に接続することによって、アドレス
選択用スイッチング手段を第1の検知線に接続したこと
による差動検知線間の配線容量値の不均衡が補正され、
アドレス選択回路がさらに高速化される。
【0020】請求項3の発明によれば、選択しようとす
るアドレスに対応付けてビット毎に非反転アドレス信号
線側又は反転アドレス信号線側のヒューズ手段が各々予
めあるパターンで切断され、まずクロック信号線を通し
て2つのプリチャージ用Pチャンネルトランジスタのゲ
ートに各々クロック信号が与えられる。クロック信号が
与えられたこれら2つのPチャンネルトランジスタはオ
ンとなり、これらのPチャンネルトランジスタを通して
1対の差動検知線がいずれも電源レベルにプリチャージ
される。このようにして第1及び第2の検知線の電位を
各々電源レベルに設定することにより、差動検知線間の
電位差が0に初期化される。一方、ヒューズ手段の切断
パターンに一致するビットパターンを有するアドレス信
号すなわち切断されたヒューズ手段側の全てのアドレス
選択用NチャンネルトランジスタにHレベルのゲート信
号が印加されるようなアドレス信号が入力される場合に
は、切断されていないヒューズ手段が接続されたアドレ
ス選択用Nチャンネルトランジスタはオフしており、し
かもオンするアドレス選択用Nチャンネルトランジスタ
に接続されたヒューズ手段が全て切断されているので、
第1の検知線はディスチャージされない。したがって、
第1及び第2の検知線がいずれも前記のプリチャージに
よる電源レベルを保持する。この結果、第1及び第2の
検知線が同電位を保持し、差動増幅手段から入力アドレ
スの選択を示す論理レベルの選択信号が出力される。
【0021】反対に、切断されていないヒューズ手段に
接続されているアドレス選択用Nチャンネルトランジス
タのいずれかにHレベルのゲート信号が印加されるよう
なビットパターンのアドレス信号が入力される場合に
は、切断されていないヒューズ手段を通して第1の検知
線がディスチャージされる。この場合には、第1の検知
線の電位が第2の検知線に比べて低くなり、この電位差
が差動増幅手段によって増幅される。そして、第1の検
知線が完全にディスチャージされる前に、差動増幅手段
から入力アドレスの非選択を示す論理レベルの選択信号
が出力される。しかも、第2の検知線に接続されたキャ
パシタ手段がアドレス選択用Nチャンネルトランジスタ
の各々のドレイン容量値の和に等しい静電容量値を持つ
ので、アドレス選択用Nチャンネルトランジスタを第1
の検知線に接続したことによる差動検知線間の配線容量
値の不均衡が補正され、アドレス選択回路がさらに高速
化する。
【0022】請求項4の発明によれば、選択しようとす
るアドレスに対応付けてビット毎に非反転アドレス信号
線側又は反転アドレス信号線側のヒューズ手段が各々予
めあるパターンで切断され、クロック信号線を通して2
つのプリディスチャージ用Nチャンネルトランジスタに
与えられるクロック信号がHレベルの間は、これら2つ
のプリディスチャージ用Nチャンネルトランジスタがオ
ンとなり、差動検知線がいずれもグランドレベルにな
る。このようにして第1及び第2の検知線の電位を各々
グランドレベルに設定することにより差動検知線間の電
位差を0に初期化したうえでクロック信号をLレベルに
立ち下げると、チャージ用Pチャンネルトランジスタと
2つの増幅用Pチャンネルトランジスタとがオンするか
ら、第1及び第2の検知線に対して各々電源から電流が
供給される。しかしながら、第1の検知線と第2の検知
線とを比較すると、第2の検知線に接続されたキャパシ
タ手段の作用で第1の検知線の方が配線容量値が小さく
なっているため、第1の検知線の方が電位上昇が速い。
したがって、差動検知線の間に電位差が生じ、各々フリ
ップフロップ型増幅回路を形成する2つの増幅用Pチャ
ンネルトランジスタ(第1の電位変化増幅手段)及び2
つの増幅用Nチャンネルトランジスタ(第2の電位変化
増幅手段)によってこの電位変化が増幅され、第1の検
知線が電源レベルに、第2の検知線がグランドレベルに
なろうとする。一方、ヒューズ手段の切断パターンに一
致するビットパターンを有するアドレス信号すなわち切
断されたヒューズ手段側の全てのアドレス選択用Nチャ
ンネルトランジスタにHレベルのゲート信号が印加され
るようなアドレス信号が入力される場合には、切断され
ていないヒューズ手段が接続されたアドレス選択用Nチ
ャンネルトランジスタはオフしており、しかもオンする
アドレス選択用Nチャンネルトランジスタに接続された
ヒューズ手段が全て切断されているので、第1の検知線
はディスチャージされない。この場合は、チャージ用P
チャンネルトランジスタを通して第1の検知線のチャー
ジが進み、各々フリップフロップ型増幅回路を形成する
第1及び第2の電位変化増幅手段の作用によって第1の
検知線が電源レベルに、第2の検知線がグランドレベル
に、各々の電位が急速に変化する。この結果、ドライバ
ー手段から差動検知線間の電位差に基づく選択信号とし
て、入力アドレスの選択を示す論理レベルの選択信号が
出力される。
【0023】反対に、切断されていないヒューズ手段に
接続されているアドレス選択用Nチャンネルトランジス
タのいずれかにHレベルのゲート信号が印加されるよう
なビットパターンのアドレス信号が入力される場合に
は、切断されていないヒューズ手段を通して第1の検知
線がディスチャージされる。この場合には、各々フリッ
プフロップ型増幅回路を形成する第1及び第2の電位変
化増幅手段の作用によって第1の検知線がグランドレベ
ルに、第2の検知線が電源レベルに、各々の電位が急速
に変化する。この結果、ドライバー手段から差動検知線
間の電位差に基づく選択信号として、入力アドレスの非
選択を示す論理レベルの選択信号が出力される。
【0024】請求項5の発明によれば、アドレス選択回
路においてビット毎に非反転アドレス信号線側又は反転
アドレス信号線側のヒューズ手段が各々予めあるパター
ンで切断される。入力アドレスのビットパターンがヒュ
ーズ手段の切断パターンに一致するかどうかに応じて、
アドレス選択回路から選択信号が高速に出力される。そ
して、この選択信号が入力アドレスの選択を示す場合
に、主たるメモリセルアレイから予備メモリセルアレイ
にアクセスが切り換えられる。
【0025】
【実施例】[実施例1]図1は、本発明の第1の実施例
におけるアドレス選択回路の回路図を示すものである。
同図のアドレス選択回路は、(N+1)ビットのアドレ
スに対応する非反転アドレス信号線(A0〜AN)1
1、…、21と反転アドレス信号線(/A0〜/AN)
12、…、22とからなる(N+1)対のアドレス信号
線を備えるとともに、第1及び第2の検知線5、6から
なる1対の差動検知線を備える。1は、第1及び第2の
検知線5、6に接続されて該1対の差動検知線の間の電
位差を増幅するための差動増幅器である。ただし、この
差動増幅器1は、第1の検知線5の電位が第2の検知線
6に比べて低い場合には、第1の検知線5の電位と第2
の検知線6の電位とを増幅し、第1の検知線5の電位を
Lレベルにし、この結果Lレベルの信号を出力する一
方、第1及び第2の検知線5、6が同電位の場合あるい
は第1の検知線5の電位が第2の検知線6に比べて高い
場合には、第1の検知線5の電位をHレベルにし、この
結果Hレベルの信号を出力するものである。4は、クロ
ック信号線であって、このクロック信号線4を通してプ
リチャージ動作のためのクロック信号φPRが入力され
る。7、8は、第1及び第2の検知線5、6をともにプ
リチャージするためのPチャンネルトランジスタであっ
て、電位初期化手段を構成する。これらのプリチャージ
用Pチャンネルトランジスタ7、8は、ソース・ドレイ
ン間が第1及び第2の検知線5、6の間に互いに直列に
接続され、かつ該接続点が電源に接続され、かつ各々ゲ
ートがクロック信号線4に接続されている。9は、差動
増幅器1の出力を受けて選択信号を出力するバッファの
機能を有するドライバーである。このドライバー9は、
差動増幅器1とともに差動増幅手段を構成する。31、
32、…、41、42は、アドレス信号線11、12、
…、21、22と第1の検知線5との交点に各々配置さ
れたアドレス選択用Nチャンネルトランジスタである。
各アドレス選択用Nチャンネルトランジスタ31、3
2、…、41、42のゲートは、アドレス信号線11、
12、…、21、22の各々に接続されている。51、
52、…、61、62は、第1の検知線5に接続された
各アドレス選択用Nチャンネルトランジスタ31、3
2、…、41、42のソース・ドレイン間と接地との間
に各々介在するポリシリコン等で形成されたヒューズで
あって、レーザー等の手段で切断可能である。
【0026】以上のように構成された第1の実施例のア
ドレス選択回路の動作を説明する。はじめに、いずれの
ヒューズも切断されていない場合の動作について説明す
る。まず、クロック信号φPRがLレベルになると、プリ
チャージ用Pチャンネルトランジスタ7、8がオンとな
り、これらのPチャンネルトランジスタ7、8を通して
差動検知線5、6が電源レベルにプリチャージされる。
【0027】一方、(N+1)ビットの入力アドレスの
ビットパターンが与えられ、例えばビット0のアドレス
信号線対のうちの反転アドレス信号線(/A0)12及
びビットNのアドレス信号線対のうちの非反転アドレス
信号線(AN)21を通してLレベルのアドレス信号が
送られ、反対にビット0のアドレス信号線対のうちの非
反転アドレス信号線(A0)11とビットNのアドレス
信号線対のうちの反転アドレス信号線(/AN)22と
にHレベルのアドレス信号が送られてくるものとする。
この場合には、アドレス選択用Nチャンネルトランジス
タ31、32、…、41、42のうちLレベルのアドレ
ス信号がゲートに印加されたNチャンネルトランジスタ
32、41はオフとなるが、Hレベルのアドレス信号が
ゲートに印加されたNチャンネルトランジスタ31、4
2はオンし、切断されていないヒューズ51、62を通
して第1の検知線5がディスチャージされる。したがっ
て、第1の検知線5の電位が第2の検知線6に比べて低
くなり、この電位差が差動増幅器1によって増幅され、
第1の検知線5が完全にディスチャージされる前にドラ
イバー9を通してLレベルの選択信号が出力される。つ
まり、(N+1)対のアドレス信号線11、12、…、
21、22を通して入力されたアドレスの非選択が早い
時点で確定する。
【0028】以上の説明からわかるように、いずれのヒ
ューズも切断されていない場合は、アドレス信号線1
1、12、…、21、22を通していかなる入力アドレ
スが与えられても、アドレス選択用Nチャンネルトラン
ジスタ31、32、…、41、42のいずれかと、これ
に接続された切断されていないヒューズとを通して第1
の検知線5がディスチャージされるので、該入力アドレ
スが選択されてドライバー9からHレベルの選択信号が
出力されることはない。しかも、選択信号の論理レベル
が早い時点でLレベルに確定する。
【0029】次に、選択しようとするアドレスに対応付
けて(N+1)本のヒューズが予めあるパターンで切断
されている場合について説明する。例えばビット0のア
ドレス信号線対(A0、/A0)11、12に対応する
2本のヒューズ51、52については、非反転アドレス
信号線(A0)11側のヒューズ51が切断されている
ものとする。また、ビットNのアドレス信号線対(A
N、/AN)21、22に対応する2本のヒューズ6
1、62については、反転アドレス信号線(/AN)2
2側のヒューズ62が切断されているものとする。
【0030】まず、クロック信号φPRがLレベルになる
と、プリチャージ用Pチャンネルトランジスタ7、8を
通して差動検知線5、6が電源レベルにプリチャージさ
れる点は、前記のいずれのヒューズも切断されていない
場合と同様である。
【0031】一方、切断されたヒューズ51、…、62
側の(N+1)個のアドレス選択用Nチャンネルトラン
ジスタ31、…、42の全てにHレベルのゲート信号が
印加されるようなアドレス信号が入力される場合には、
第1の検知線5がディスチャージされない。例えばビッ
ト0のアドレス信号線対(A0、/A0)11、12に
ついては、非反転アドレス信号線(A0)11を通して
Hレベルのアドレス信号が送られてきてアドレス選択用
Nチャンネルトランジスタ31がオンするけれども、オ
ンしたNチャンネルトランジスタ31側のヒューズ51
が切断されているので第1の検知線5はディスチャージ
されない。反対に切断されていないヒューズ52が接続
されたアドレス選択用Nチャンネルトランジスタ32の
ゲートには反転アドレス信号線(/A0)12を通して
Lレベルのアドレス信号が印加されるので、このアドレ
ス選択用Nチャンネルトランジスタ32がオンして第1
の検知線5がディスチャージされることもない。ビット
Nのアドレス信号線対(AN、/AN)21、22につ
いては、反転アドレス信号線(/AN)22を通してH
レベルのアドレス信号が送られてきてアドレス選択用N
チャンネルトランジスタ41、42のうち反転アドレス
信号線(/AN)22側のNチャンネルトランジスタ4
2がオンするけれども、このNチャンネルトランジスタ
42側のヒューズ62が切断されているので、第1の検
知線5がディスチャージされることはない。
【0032】このようにヒューズ51、52、…、6
1、62の切断パターンに一致するビットパターンを有
する入力アドレスが与えられて第1の検知線5のディス
チャージが行われない場合は、第1及び第2の検知線
5、6がいずれも前記のプリチャージによる電源レベル
を保持する。この結果、第1及び第2の検知線5、6が
同電位を保持するので、差動増幅器1の出力がHレベル
になり、ドライバー9を通してHレベルの選択信号が出
力される。つまり、アドレス信号線11、12、…、2
1、22を通して入力されたアドレスが選択される。
【0033】反対に、切断されていないヒューズ52、
…、61に接続されているアドレス選択用Nチャンネル
トランジスタ32、…、41のいずれかにHレベルのゲ
ート信号が印加されるようなビットパターンのアドレス
信号が入力される場合には、切断されていないヒューズ
を通して第1の検知線5がディスチャージされる。この
場合には、第1の検知線5の電位が第2の検知線6に比
べて低くなり、この電位差が差動増幅器1によって増幅
され、第1の検知線5が完全にディスチャージされる前
にドライバー9を通してLレベルの選択信号が出力され
る。つまり、アドレス信号線11、12、…、21、2
2を通して入力されたアドレスの非選択が早い時点で確
定する。
【0034】以上のように本実施例では従来の1本の選
択検知線に代えて1対の差動検知線5、6を設け、該差
動検知線5、6の間の電位差を増幅して選択信号を得る
ために差動増幅器1を設けた構成を採用したので、差動
検知線5、6の間の電位差が小さい時点で選択信号の論
理レベルを確定させることができ、アドレス選択回路の
高速化を図ることができる。また、アドレス選択用Nチ
ャンネルトランジスタ31、32、…、41、42で第
1の検知線5を完全にディスチャージする必要がないの
で、これらアドレス選択用Nチャンネルトランジスタの
駆動能力を低減することができ、アドレス選択回路の小
面積化が図れる。
【0035】図2は、上記第1の実施例における差動増
幅器1の構成例を示す回路図である。同図において、3
12、313はNチャンネルトランジスタ、310、3
11、314はPチャンネルトランジスタ、303は差
動増幅器1のためのクロック信号線、309は出力線で
ある。305、306は、図1中の5、6に相当する差
動検知線である。出力線309は、前記のドライバー9
に接続される。クロック信号線303を通して与えられ
るクロック信号によってPチャンネルトランジスタ31
4がオンした状態で、差動検知線305、306の間の
電位差が増幅されて出力線309に出力される。
【0036】[実施例2]図3は、本発明の第2の実施
例におけるアドレス選択回路の回路図を示すものであ
る。同図において図1と同一の符号を付けたものについ
ては、前記第1の実施例と同様であるので説明は省略す
る。2は、ソース・ドレイン間が第2の検知線6に並列
接続され、ゲートに端子3から一定の電位が与えられた
容量補正用Nチャンネルトランジスタであって、アドレ
ス選択用Nチャンネルトランジスタ31、32、…、4
1、42を第1の検知線5に接続したことによる差動検
知線5、6の間の配線容量値の不均衡を補正するための
キャパシタ手段を構成する。このキャパシタ手段として
のNチャンネルトランジスタ2は、アドレス選択用Nチ
ャンネルトランジスタ31、32、…、41、42の各
々のドレイン容量値の和に等しい静電容量値を持つもの
である。したがって、第2の検知線6は、第1の検知線
5と等しい配線容量値を持つ。
【0037】図4(a)及び同図(b)は、以上のよう
に構成された本実施例のアドレス選択回路の差動検知線
5、6の電位変化を示す波形図であって、(a)はアド
レス信号線11、12、…、21、22を通して入力さ
れた(N+1)ビットの入力アドレスが選択された場合
を、(b)は該入力アドレスが選択されなかった場合を
各々示す。
【0038】この実施例の動作は実施例1の場合と同様
である。つまり、入力アドレスが選択された場合は図4
(a)に示されるように、第1及び第2の検知線5、6
は同電位なので差動増幅器1により第2の検知線6がH
レベルに増幅され、この結果差動増幅器1からHレベル
の信号が出力される。一方、該入力アドレスが選択され
なかった場合は同図(b)に示されるように、第1の検
知線5がディスチャージされて第1の検知線5の電位が
第2の検知線6に比べて低くなるので、第1の検知線5
の電位と第2の検知線6の電位とが増幅され、第1の検
知線5の電位がLレベルとなり、この結果差動増幅器1
からLレベルの信号が出力される。ただし、本実施例に
よれば、容量補正用Nチャンネルトランジスタ2を第2
の検知線6に接続しているので、アドレス選択用Nチャ
ンネルトランジスタ31、32、…、41、42を第1
の検知線5に接続したことによる差動検知線5、6の間
の配線容量値の不均衡を補正することができ、アドレス
選択回路がさらに高速化する。
【0039】[実施例3]図5は、本発明の第3の実施
例におけるアドレス選択回路の回路図を示すものであ
る。同図において図3と同一の符号を付けたものについ
ては、前記第2の実施例と同様であるので再度の説明は
避ける。118はクロック信号線であって、この信号線
を通してクロック信号φsが入力する。112は、この
クロック信号φsをゲート信号とする差動検知線5、6
のためのチャージ用Pチャンネルトランジスタである。
113、114は、ソース・ドレイン間が第1及び第2
の検知線5、6の間に互いに直列に接続され、かつ該接
続点が接地され、かつ各々ゲートがクロック信号線11
8に接続されたプリディスチャージ用Nチャンネルトラ
ンジスタであって、差動検知線5、6のための電位初期
化手段を構成する。110、111は、フリップフロッ
プ型増幅回路を形成するように差動検知線5、6の一方
の端部に配置されて第1の電位変化増幅手段を構成する
増幅用Pチャンネルトランジスタである。すなわち、第
1の増幅用Pチャンネルトランジスタ110は、電源に
接続されたチャージ用Pチャンネルトランジスタ112
のソース・ドレイン間と第1の検知線5との間にソース
・ドレイン間が介在し、かつゲートが第2の検知線6に
接続されており、第2の増幅用Pチャンネルトランジス
タ111は、チャージ用Pチャンネルトランジスタ11
2のソース・ドレイン間と第2の検知線6との間にソー
ス・ドレイン間が介在し、かつゲートが第1の検知線5
に接続されている。107、108は、差動検知線5、
6の他方の端部に配置されて第2の電位変化増幅手段を
構成する増幅用Nチャンネルトランジスタであって、同
様にフリップフロップ型増幅回路を形成する。すなわ
ち、第1の増幅用Nチャンネルトランジスタ107は、
ソース・ドレイン間が第1の検知線5と接地との間に接
続され、かつゲートが第2の検知線6に接続されてお
り、第2の増幅用Nチャンネルトランジスタ108は、
ソース・ドレイン間が第2の検知線6と接地との間に接
続され、かつゲートが第1の検知線5に接続されてい
る。115、116、117は、差動検知線5、6の間
の電位差に基づく選択信号を出力するためのドライバー
9を構成する駆動用Nチャンネルトランジスタであっ
て、第1の検知線5はゲートが電源に接続された第1の
駆動用Nチャンネルトランジスタ115を介して第2の
駆動用Nチャンネルトランジスタ116のゲートに接続
され、第2の検知線6は第3の駆動用Nチャンネルトラ
ンジスタ117のゲートに接続されている。119は選
択信号出力線である。120は選択信号電源ラインであ
って、電圧V1が入力する。第2の検知線6に接続され
てキャパシタ手段を構成する容量補正用Nチャンネルト
ランジスタ2は、本実施例ではアドレス選択用Nチャン
ネルトランジスタ31、32、…、41、42のドレイ
ン容量値の和よりも大きい静電容量値を有する。つま
り、第2の検知線6は、第1の検知線5より大きい配線
容量値を持つ。
【0040】以上のように構成された第3の実施例のア
ドレス選択回路の動作を、図6及び図7を参照しながら
説明する。図6(a)及び同図(b)は本実施例のアド
レス選択回路の差動検知線5、6の電位変化を示す波形
図であって、(a)はアドレス信号線11、12、…、
21、22を通して入力された(N+1)ビットの入力
アドレスが選択された場合を、(b)は該入力アドレス
が選択されなかった場合を各々示す。図7(a)〜
(e)は、入力アドレスが選択された場合の本実施例の
シミュレーション結果を示す波形図であって、各々クロ
ック信号φs、差動検知線5、6の電位、選択信号電源
ライン120の電圧V1、選択信号出力線119の電圧
V(119)の波形を示す。
【0041】はじめに、いずれのヒューズも切断されて
いない場合の動作について説明する。クロック信号φs
がHレベルの間は、プリディスチャージ用Nチャンネル
トランジスタ113、114がオンとなり、差動検知線
5、6がいずれもグランドレベルになる。クロック信号
φsがLレベルに立ち下がると、チャージ用Pチャンネ
ルトランジスタ112及び増幅用Pチャンネルトランジ
スタ110、111がオンするから、これらのPチャン
ネルトランジスタ112、110、111を通して第1
及び第2の検知線5、6に各々電源から電流が供給され
る。しかしながら、第1の検知線5と第2の検知線6と
を比較すると、容量補正用Nチャンネルトランジスタ2
の作用で第1の検知線5の方が配線容量値が小さくなっ
ているため、第1の検知線5の方が電位上昇が速い。し
たがって、差動検知線5、6の間に電位差が生じ、各々
フリップフロップ型増幅回路を形成する増幅用Nチャン
ネルトランジスタ107、108及び増幅用Pチャンネ
ルトランジスタ110、111によってこの電位変化が
増幅され、第1の検知線5の電位が電源レベルに、第2
の検知線6の電位がグランドレベルになろうとする。
【0042】一方、(N+1)ビットの入力アドレスの
ビットパターンが与えられ、例えばビット0のアドレス
信号線対のうちの反転アドレス信号線(/A0)12及
びビットNのアドレス信号線対のうちの非反転アドレス
信号線(AN)21を通してLレベルのアドレス信号が
送られ、反対にビット0のアドレス信号線対のうちの非
反転アドレス信号線(A0)11とビットNのアドレス
信号線対のうちの反転アドレス信号線(/AN)22と
にHレベルのアドレス信号が送られてくるものとする。
この場合には、アドレス選択用Nチャンネルトランジス
タ31、32、…、41、42のうちLレベルのアドレ
ス信号がゲートに印加されたNチャンネルトランジスタ
32、41はオフとなるが、Hレベルのアドレス信号が
ゲートに印加されたNチャンネルトランジスタ31、4
2はオンし、切断されていないヒューズ51、62を通
して第1の検知線5がディスチャージされる。
【0043】このようにして第1の検知線5がディスチ
ャージされると、第2の検知線6のチャージが進み、こ
の電位変化が増幅用Nチャンネルトランジスタ107、
108及び増幅用Pチャンネルトランジスタ110、1
11により増幅され、図6(b)に示すように急速に第
1の検知線5の電位がグランドレベルに、第2の検知線
6の電位が電源レベルになる。この結果、ドライバー9
を構成する3つの駆動用Nチャンネルトランジスタ11
5、116、117のうち第1の検知線5の電位がゲー
トに印加された第2の駆動用Nチャンネルトランジスタ
116がオフし、第2の検知線6の電位がゲートに印加
された第3の駆動用Nチャンネルトランジスタ117が
オンする。したがって、選択信号電源ライン120の電
圧V1にかかわりなく選択信号出力線119がLレベル
になる。つまり、アドレス信号線11、12、…、2
1、22を通して入力されたアドレスは選択されない。
【0044】以上の説明からわかるように、いずれのヒ
ューズも切断されていない場合は、アドレス信号線1
1、12、…、21、22を通していかなる入力アドレ
スが与えられても、アドレス選択用Nチャンネルトラン
ジスタ31、32、…、41、42のいずれかと、これ
に接続された切断されていないヒューズとを通して第1
の検知線5がディスチャージされるので、該入力アドレ
スが選択されて選択信号出力線119がHレベルになる
ことはない。
【0045】次に、選択しようとするアドレスに対応付
けて(N+1)本のヒューズが予めあるパターンで切断
されている場合について説明する。例えばビット0のア
ドレス信号線対(A0、/A0)11、12に対応する
2本のヒューズ51、52については、非反転アドレス
信号線(A0)11側のヒューズ51が切断されている
ものとする。また、ビットNのアドレス信号線対(A
N、/AN)21、22に対応する2本のヒューズ6
1、62については、反転アドレス信号線(/AN)2
2側のヒューズ62が切断されているものとする。
【0046】クロック信号φsがHレベルの間は、1対
の差動検知線5、6がいずれもプリディスチャージによ
りグランドレベルになっているが、クロック信号φsが
Lレベルに立ち下がると第1の検知線5が電源レベル
に、第2の検知線6がグランドレベルになろうとする点
は、前記のいずれのヒューズも切断されていない場合と
同様である(図7(a)〜(c)参照)。
【0047】一方、切断されたヒューズ51、…、62
側の(N+1)個のアドレス選択用Nチャンネルトラン
ジスタ31、…、42の全てにHレベルのゲート信号が
印加されるようなアドレス信号が入力される場合には、
第1の検知線5がディスチャージされない。例えばビッ
ト0のアドレス信号線対(A0、/A0)11、12に
ついては、非反転アドレス信号線(A0)11を通して
Hレベルのアドレス信号が送られてきてアドレス選択用
Nチャンネルトランジスタ31がオンするけれども、オ
ンしたNチャンネルトランジスタ31側のヒューズ51
が切断されているので第1の検知線5はディスチャージ
されない。反対に切断されていないヒューズ52が接続
されたアドレス選択用Nチャンネルトランジスタ32の
ゲートには反転アドレス信号線(/A0)12を通して
Lレベルのアドレス信号が印加されるので、このアドレ
ス選択用Nチャンネルトランジスタ32がオンして第1
の検知線5がディスチャージされることもない。ビット
Nのアドレス信号線対(AN、/AN)21、22につ
いては、反転アドレス信号線(/AN)22を通してH
レベルのアドレス信号が送られてきてアドレス選択用N
チャンネルトランジスタ41、42のうち反転アドレス
信号線(/AN)22側のNチャンネルトランジスタ4
2がオンするけれども、このNチャンネルトランジスタ
42側のヒューズ62が切断されているので、第1の検
知線5がディスチャージされることはない。
【0048】このようにヒューズ51、52、…、6
1、62の切断パターンに一致するビットパターンを有
する入力アドレスが与えられて第1の検知線5のディス
チャージが行われない場合は、この第1の検知線5のチ
ャージが進み、各々フリップフロップ型増幅回路を形成
する増幅用Nチャンネルトランジスタ107、108及
び増幅用Pチャンネルトランジスタ110、111の作
用によって、図6(a)並びに図7(b)及び同図
(c)に示すように急速に第1の検知線5の電位が電源
レベルに、第2の検知線6の電位がグランドレベルにな
る。この結果、ドライバー9を構成する3つの駆動用N
チャンネルトランジスタ115、116、117のうち
第1の検知線5の電位がゲートに印加された第2の駆動
用Nチャンネルトランジスタ116がオンし、第2の検
知線6の電位がゲートに印加された第3の駆動用Nチャ
ンネルトランジスタ117がオフする。したがって、図
7(d)及び同図(e)に示すように選択信号電源ライ
ン120に電圧V1が印加されると、これに応じて選択
信号出力線119の電圧V(119)がHレベルにな
る。つまり、アドレス信号線11、12、…、21、2
2を通して入力されたアドレスが選択される。
【0049】反対に、切断されていないヒューズ52、
…、61に接続されているアドレス選択用Nチャンネル
トランジスタ32、…、41のいずれかにHレベルのゲ
ート信号が印加されるようなビットパターンのアドレス
信号が入力される場合には、切断されていないヒューズ
を通して第1の検知線5がディスチャージされる。この
場合には、各々フリップフロップ型増幅回路を形成する
増幅用Nチャンネルトランジスタ107、108及び増
幅用Pチャンネルトランジスタ110、111の作用に
よって、図6(b)に示すように急速に第1の検知線5
の電位はグランドレベルに、第2の検知線6の電位は電
源レベルになる。したがって、ドライバー9の選択信号
出力線119は選択信号電源ライン120の電圧V1に
かかわりなくLレベルになり、入力アドレスは非選択と
なる。
【0050】以上のように各々フリップフロップ型増幅
回路を形成する増幅用Nチャンネルトランジスタ10
7、108及び増幅用Pチャンネルトランジスタ11
0、111の作用により、早い時点で選択信号の論理レ
ベルが確定するため、アドレス選択回路の高速化の効果
が大きい。また、アドレス選択用Nチャンネルトランジ
スタ31、32、…、41、42で第1の検知線5を完
全にディスチャージする必要はないので、これらアドレ
ス選択用Nチャンネルトランジスタの駆動能力を低減す
ることができ、アドレス選択回路の小面積化が図れる。
【0051】なお、本実施例ではNチャンネルトランジ
スタ2の接続によって第2の検知線6に第1の検知線5
より大きい配線容量値を持たせており、この配線容量値
の差が差動検知線5、6間の電位差を生じさせている。
しかしながら、例えばフリップフロップ型増幅回路を形
成している増幅用Pチャンネルトランジスタ110、1
11のゲート容量値に差をつけることによって差動検知
線5、6の間の容量不均衡を同様に補正してもよい。ま
た、これらの増幅用Pチャンネルトランジスタ110、
111のゲート長及びゲート幅に差をつけることによっ
て該Pチャンネルトランジスタ110、111の電流供
給能力に差をつけ、この電流供給能力の差を通して差動
検知線5、6の間の電位差を増幅してもよい。
【0052】[実施例4]図8は、本発明の第4の実施
例における冗長回路付き半導体記憶装置のブロック図を
示すものである。同図において、401はアドレス入力
回路、402はロウデコーダ、403はワード線、40
4は主たるメモリセルアレイ、405はビット線、40
6はデータ入出力回路、407はデータ入出力端子、4
08はセンスアンプ、409はコラムデコーダ、410
はロウアドレス信号線、411はアドレス入力端子、4
12はコラムアドレス信号線、413はワード線ドライ
バ、420は冗長切換回路、430は冗長信号線、43
1は予備ワード線ドライバ、432は予備ワード線、4
33は予備メモリセルアレイである。
【0053】図9は、図8中の冗長切換回路420の構
成例を示す回路図である。図9中の421、422、
…、423は、各々前記第1の実施例のアドレス選択回
路であって、n個のアドレス選択回路で冗長切換回路4
20が構成されている。(N+1)対のアドレス信号線
11、12、…、21、22が各アドレス選択回路42
1、422、…、423に共通のロウアドレス信号線4
10に対応し、各アドレス選択回路421、422、
…、423のドライバー9の出力線が各々冗長信号線4
30を構成している。
【0054】以上のように構成された第4の実施例の半
導体記憶装置の動作を説明する。図8において、アドレ
ス入力端子411から入力された(N+1)ビットのア
ドレスは、アドレス入力回路401でロウアドレスとコ
ラムアドレスとに分かれ、ロウアドレスがロウアドレス
信号線410を介して冗長切換回路420に、コラムア
ドレスがコラムアドレス信号線412を介してコラムデ
コーダ409に各々送られる。冗長切換回路420で
は、送られたロウアドレスに基づいて主たるメモリセル
アレイ404から予備メモリセルアレイ433にアクセ
スを切り換えるかどうかが決定される。
【0055】図9に示すように、アドレス選択回路42
1、422、…、423のヒューズ51、52、…、6
1、62は、各々異なるパターンで予め切断されてい
る。例えば第1のアドレス選択回路421では、ビット
0のアドレス信号線対(A0、/A0)11、12につ
いて反転アドレス信号線(/A0)12側のヒューズ5
2が切断され、ビットNのアドレス信号線対(AN、/
AN)21、22ついて反転アドレス信号線(/AN)
22側のヒューズ62が切断されている。第2のアドレ
ス選択回路422ではビット0の非反転アドレス信号線
(A0)11側のヒューズ51、ビットNの反転アドレ
ス信号線(/AN)22側のヒューズ62が各々切断さ
れ、第nのアドレス選択回路423ではビット0の非反
転アドレス信号線(A0)11側のヒューズ51、ビッ
トNの非反転アドレス信号線(AN)21側のヒューズ
61が各々切断されている。
【0056】アドレス入力回路401からロウアドレス
信号線410を通していずれのアドレス選択回路42
1、422、…、423のヒューズ切断パターンにも一
致しないビットパターンのロウアドレス信号が冗長切換
回路420に与えられた場合は、いずれのアドレス選択
回路でも第1の検知線5がディスチャージされるので、
全てのアドレス選択回路421、422、…、423が
非選択になる。この結果、n本の冗長信号線430上の
選択信号すなわち予備ワード線駆動信号が全てLレベル
になる。この場合には、図8において冗長切換回路42
0からロウアドレスがロウデコーダ402に送られ、ワ
ード線ドライバ413の中から1個が選択され、選択さ
れたワード線ドライバ413に接続されているワード線
403の1本が駆動される。一方、コラムアドレスがコ
ラムデコーダ409に送られ、ビット線405の中の一
本が選択される。主たるメモリセルアレイ404中の情
報のうち選択されたワード線403とビット線405と
の交点のメモリセルの情報がセンスアンプ408によっ
て増幅され、データ入出力回路406を通ってデータ入
出力端子407から読み出される。
【0057】これに対して、例えば第2のアドレス選択
回路422のヒューズ切断パターンに一致するビットパ
ターンのロウアドレス信号が冗長切換回路420に与え
られた場合、すなわち、ビット0は反転アドレス信号線
(/A0)12側がLレベルになり、ビットNは非反転
アドレス信号線(AN)21側がLレベルになった場合
には、第2のアドレス選択回路422だけで第1の検知
線5がディスチャージされ、該第2のアドレス選択回路
422のドライバー9の出力だけがHレベルになる。つ
まり、n本の冗長信号線430上の予備ワード線駆動信
号のうち第2のアドレス選択回路422の予備ワード線
駆動信号だけがHレベルになる。この予備ワード線駆動
信号により予備ワード線ドライバ431の中の1個が選
択され、選択された予備ワード線ドライバ431に接続
されている予備ワード線432の1本が駆動される。一
方、コラムアドレスがコラムデコーダ409に送られ、
ビット線405の中の一本が選択される。予備メモリセ
ルアレイ433中の情報のうち選択された予備ワード線
432とビット線405との交点の予備メモリセルの情
報がセンスアンプ408によって増幅され、データ入出
力回路406を通してデータ入出力端子407から読み
出される。以上のようにして主たるメモリセルアレイ4
04から予備メモリセルアレイ433にアクセスが切り
換えられるのである。
【0058】本実施例によれば、前記のように各アドレ
ス選択回路421、422、…、423の高速化を図る
ことができるので、メモリセルに対するアクセスタイム
の短縮が可能である。また、各アドレス選択回路42
1、422、…、423においてアドレス選択用Nチャ
ンネルトランジスタ31、32、…、41、42で第1
の検知線5を完全にディスチャージする必要がないの
で、これらアドレス選択用Nチャンネルトランジスタの
駆動能力を低減することができ、該トランジスタの小面
積化ひいては各アドレス選択回路421、422、…、
423の小面積化すなわち冗長切換回路420の小面積
化が図れる。さらに、アドレス選択用Nチャンネルトラ
ンジスタ31、32、…、41、42を小面積化すれ
ば、そのゲート容量も小さくなるので、アドレス信号線
11、12、…、21、22すなわちロウアドレス信号
線410の配線容量が小さくなり、アドレス入力回路4
01の駆動能力の低減も可能になる。これによりアドレ
ス入力回路401の占有面積をも低減することができ、
半導体記憶装置全体を大幅に小面積化することができ
る。特に大容量の半導体記憶装置ではロウアドレスが例
えば10ビット以上となるため、小面積化の効果が大き
くなる。ただし、本実施例ではロウアドレスの冗長切換
のための回路として本発明のアドレス選択回路を用いた
が、コラムアドレスの冗長切換回路にも適用可能であ
る。
【0059】なお、上記第1、第2及び第4の各実施例
において接地していたヒューズ51、52、…、61、
62の一端を電源に接続し、プリチャージ用であったP
チャンネルトランジスタ7、8の接続点を接地すること
によって該Pチャンネルトランジスタ7、8を差動検知
線5、6のためのプリディスチャージに用いてもよい。
第2の実施例(図3)に対応する変形例を図10に示
す。第3の実施例についても同様の変更が可能である。
【0060】また、各実施例においてアドレス信号線1
1、12、…、21、22上のアドレス信号についてH
レベルを電源(VDD)レベル、Lレベルをグランドレベ
ルとするのではなくて、Hレベルを例えば1/2VDDレ
ベルあるいは(VDD−Vt)レベルに低減することによ
ってアドレス信号線11、12、…、21、22の論理
振幅を小さくすれば、高速化を犠牲にすることなく低消
費電力化を図ることができる。
【0061】
【発明の効果】以上説明してきたとおり、請求項1の発
明によれば、従来の1本の選択検知線に代えて1対の差
動検知線を設け、該差動検知線の間の電位差を増幅して
選択信号を得るアドレス選択回路の構成を採用したの
で、差動検知線間の電位差が小さい時点で選択信号の論
理レベルを確定させることができ、アドレス選択回路の
高速化を図ることができる。また、アドレス選択用スイ
ッチング手段で第1の検知線を完全にディスチャージ又
はチャージする必要がないので、これらアドレス選択用
スイッチング手段の駆動能力を低減することができ、該
アドレス選択用スイッチング手段の構成素子の小面積
化、ひいてはアドレス選択回路の小面積化が図れる。さ
らに、アドレス選択用スイッチング手段を小面積化すれ
ば、その入力容量が小さくなるのでアドレス信号線の配
線容量が小さくなり、該アドレス信号線を駆動する回路
の駆動能力の低減も可能になる。これにより、アドレス
信号線を駆動する回路の占有面積をも低減できる効果が
ある。
【0062】また、請求項2の発明によれば、請求項1
の発明における第2の検知線にキャパシタンス手段を接
続した構成を採用したので、アドレス選択用スイッチン
グ手段を第1の検知線に接続したことによる差動検知線
間の配線容量値の不均衡が補正され、アドレス選択回路
がさらに高速化される。
【0063】請求項3の発明によれば、1対の差動検知
線の間の電位差を増幅して選択信号を得るアドレス選択
回路の構成を採用したので、差動検知線間の電位差が小
さい時点で選択信号の論理レベルを確定させることがで
き、アドレス選択回路の高速化を図ることができる。し
かも、アドレス選択用Nチャンネルトランジスタの各々
のドレイン容量値の和に等しい静電容量値を持つキャパ
シタ手段が第2の検知線に接続された構成を採用したの
で、アドレス選択用Nチャンネルトランジスタを第1の
検知線に接続したことによる差動検知線間の配線容量値
の不均衡を補正することができ、アドレス選択回路がさ
らに高速化される。また、アドレス選択用Nチャンネル
トランジスタで第1の検知線を完全にディスチャージす
る必要がないので、これらアドレス選択用Nチャンネル
トランジスタの駆動能力を低減することができ、該アド
レス選択用Nチャンネルトランジスタの小面積化、ひい
てはアドレス選択回路の小面積化が図れる。さらに、ア
ドレス選択用Nチャンネルトランジスタを小面積化すれ
ば、そのゲート容量が小さくなるのでアドレス信号線の
配線容量が小さくなり、該アドレス信号線を駆動する回
路の駆動能力の低減も可能になる。これにより、アドレ
ス信号線を駆動する回路の占有面積をも低減できる効果
がある。
【0064】請求項4の発明によれば、従来の1本の選
択検知線に代えて1対の差動検知線を設け、各々フリッ
プフロップ型増幅回路を形成する2つの増幅用Pチャン
ネルトランジスタ(第1の電位変化増幅手段)及び2つ
の増幅用Nチャンネルトランジスタ(第2の電位変化増
幅手段)を設け、これら第1及び第2の電位変化増幅手
段によって増幅される差動検知線間の電位差に基づいて
選択信号を出力するアドレス選択回路の構成を採用した
ので、早い時点で選択信号を得ることができ、アドレス
選択回路の高速化を図ることができる。また、アドレス
選択用Nチャンネルトランジスタで第1の検知線を完全
にディスチャージする必要がないので、これらアドレス
選択用Nチャンネルトランジスタの駆動能力を低減する
ことができ、該アドレス選択用Nチャンネルトランジス
タの小面積化、ひいてはアドレス選択回路の小面積化が
図れる。さらに、アドレス選択用Nチャンネルトランジ
スタを小面積化すれば、そのゲート容量が小さくなるの
でアドレス信号線の配線容量が小さくなり、該アドレス
信号線を駆動する回路の駆動能力の低減も可能になる。
これにより、アドレス信号線を駆動する回路の占有面積
をも低減できる効果がある。
【0065】請求項5の発明によれば、上記請求項1〜
4のいずれかの発明に係るアドレス選択回路を備えた半
導体記憶装置の構成を採用したので、アドレス選択回路
の高速化に伴って半導体記憶装置のアクセスタイムの短
縮を図ることができる。また、例えばアドレス選択用N
チャンネルトランジスタからなるアドレス選択用スイッ
チング手段で第1の検知線を完全にディスチャージ又は
チャージする必要がないので、これらアドレス選択用ス
イッチング手段の駆動能力を低減することができ、該ア
ドレス選択用スイッチング手段の構成素子の小面積化、
ひいては半導体記憶装置の小面積化が図れる。さらに、
アドレス選択用スイッチング手段を小面積化すれば、そ
の入力容量が小さくなるのでアドレス信号線の配線容量
が小さくなり、該アドレス信号線を駆動する回路の駆動
能力の低減も可能になる。これにより、アドレス信号線
を駆動する回路の占有面積をも低減することができ、半
導体記憶装置全体を大幅に小面積化することができる。
特に大容量の半導体記憶装置ではアドレスのビット数が
多くなるため、小面積化の効果が大きくなる。
【図面の簡単な説明】
【図1】 本発明の第1の実施例におけるアドレス選択
回路の回路図である。
【図2】 図1のアドレス選択回路中の差動増幅器の構
成例を示す回路図である。
【図3】 本発明の第2の実施例におけるアドレス選択
回路の回路図である。
【図4】 図3のアドレス選択回路の差動検知線の電位
変化を示す波形図であって、(a)は入力アドレスが選
択された場合を、(b)は入力アドレスが選択されなか
った場合を各々示す。
【図5】 本発明の第3の実施例におけるアドレス選択
回路の回路図である。
【図6】 図5のアドレス選択回路の差動検知線の電位
変化を示す波形図であって、(a)は入力アドレスが選
択された場合を、(b)は入力アドレスが選択されなか
った場合を各々示す。
【図7】 図5のアドレス選択回路において入力アドレ
スが選択された場合のシミュレーション結果を示す波形
図であって、(a)はクロック信号φs、(b)は第1
の検知線の電位、(c)は第2の検知線の電位、(d)
は選択信号電源ラインの電圧V1、(e)は選択信号出
力線の電圧V(119)を各々示す。
【図8】 本発明の第4の実施例における半導体記憶装
置のブロック図である。
【図9】 図8の半導体記憶装置中の冗長切換回路の構
成例を示す回路図である。
【図10】 本発明の第2の実施例におけるアドレス選
択回路の変形例を示す回路図である。
【図11】 従来のアドレス選択回路の回路図である。
【符号の説明】
1…差動増幅器(差動増幅手段) 2…容量補正用Nチャンネルトランジスタ(キャパシタ
手段) 4…クロック信号線 5…第1の検知線(差動検知線) 6…第2の検知線(差動検知線) 7、8…プリチャージ用Pチャンネルトランジスタ(電
位初期化手段) 9…ドライバー 11、21…非反転アドレス信号線(A0、…、AN) 12、22…反転アドレス信号線(/A0、…、/A
N) 31、32、41、42…アドレス選択用Nチャンネル
トランジスタ(アドレス選択用スイッチング手段) 51、52、61、62…ヒューズ(ヒューズ手段) 107…第1の増幅用Nチャンネルトランジスタ(第2
の電位変化増幅手段) 108…第2の増幅用Nチャンネルトランジスタ(第2
の電位変化増幅手段) 110…第1の増幅用Pチャンネルトランジスタ(第1
の電位変化増幅手段) 111…第2の増幅用Pチャンネルトランジスタ(第1
の電位変化増幅手段) 112…チャージ用Pチャンネルトランジスタ 113、114…プリディスチャージ用Nチャンネルト
ランジスタ(電位初期化手段) 115、116、117…駆動用Nチャンネルトランジ
スタ(ドライバー手段) 118…クロック信号線 404…主たるメモリセルアレイ 410…ロウアドレス信号線 420…冗長切換回路 421、422、423…アドレス選択回路 430…冗長信号線 433…予備メモリセルアレイ

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項1】 各々非反転アドレス信号線と反転アドレ
    ス信号線とからなるアドレスのビット数と同数のアドレ
    ス信号線対と、第1及び第2の検知線からなる1対の差
    動検知線とを備えるとともに、前記第1及び第2の検知
    線の間に接続されて該1対の差動検知線をともにプリチ
    ャージ又はともにプリディスチャージするための電位初
    期化手段と、前記非反転アドレス信号線及び前記反転ア
    ドレス信号線の各々に接続されて該アドレス信号線対上
    の信号に応じてオン・オフするアドレス選択用スイッチ
    ング手段と、前記第1の検知線に接続された前記アドレ
    ス選択用スイッチング手段を通して該第1の検知線のデ
    ィスチャージ又はチャージを実行するか否かを設定でき
    るように該アドレス選択用スイッチング手段の各々に接
    続された切断可能なヒューズ手段と、前記第1及び第2
    の検知線に接続されて該1対の差動検知線の間の電位差
    を増幅して選択信号を出力する差動増幅手段とを備えた
    ことを特徴とするアドレス選択回路。
  2. 【請求項2】 請求項1記載のアドレス選択回路におい
    て、前記アドレス選択用スイッチング手段を前記第1の
    検知線に接続したことによる前記1対の差動検知線の間
    の配線容量値の不均衡を補正するように前記第2の検知
    線に接続されたキャパシタ手段をさらに備えたことを特
    徴とするアドレス選択回路。
  3. 【請求項3】 各々非反転アドレス信号線と反転アドレ
    ス信号線とからなるアドレスのビット数と同数のアドレ
    ス信号線対と、第1及び第2の検知線からなる1対の差
    動検知線とを備えるとともに、ソース・ドレイン間が前
    記第1及び第2の検知線の間に互いに直列に接続され、
    かつ該接続点が電源に接続され、かつ各々ゲートがクロ
    ック信号線に接続された2つのプリチャージ用Pチャン
    ネルトランジスタからなる電位初期化手段と、各々ゲー
    トが前記非反転アドレス信号線及び前記反転アドレス信
    号線の各々に接続されたアドレス選択用Nチャンネルト
    ランジスタと、前記第1の検知線に接続された前記アド
    レス選択用Nチャンネルトランジスタのソース・ドレイ
    ン間と接地との間に各々介在する切断可能なヒューズ手
    段と、前記アドレス選択用Nチャンネルトランジスタの
    各々のドレイン容量値の和に等しい静電容量値を持ち、
    かつ前記第2の検知線に接続されたキャパシタ手段と、
    前記第1及び第2の検知線に接続されて該1対の差動検
    知線の間の電位差を増幅して選択信号を出力する差動増
    幅手段とを備えたことを特徴とするアドレス選択回路。
  4. 【請求項4】 各々非反転アドレス信号線と反転アドレ
    ス信号線とからなるアドレスのビット数と同数のアドレ
    ス信号線対と、第1及び第2の検知線からなる1対の差
    動検知線とを備えるとともに、ソース・ドレイン間が前
    記第1及び第2の検知線の間に互いに直列に接続され、
    かつ該接続点が接地され、かつ各々ゲートがクロック信
    号線に接続された2つのプリディスチャージ用Nチャン
    ネルトランジスタからなる電位初期化手段と、各々ゲー
    トが前記非反転アドレス信号線及び前記反転アドレス信
    号線の各々に接続されたアドレス選択用Nチャンネルト
    ランジスタと、前記第1の検知線に接続された前記アド
    レス選択用Nチャンネルトランジスタのソース・ドレイ
    ン間と接地との間に各々介在する切断可能なヒューズ手
    段と、前記アドレス選択用Nチャンネルトランジスタが
    接続された前記第1の検知線の配線容量値より前記第2
    の検知線の配線容量値の方が大きくなるように該第2の
    検知線に接続されたキャパシタ手段と、ゲートが前記ク
    ロック信号線に接続されたチャージ用Pチャンネルトラ
    ンジスタと、電源に接続された前記チャージ用Pチャン
    ネルトランジスタのソース・ドレイン間と前記第1の検
    知線との間にソース・ドレイン間が介在し、かつゲート
    が前記第2の検知線に接続された第1の増幅用Pチャン
    ネルトランジスタ、及び、前記チャージ用Pチャンネル
    トランジスタのソース・ドレイン間と前記第2の検知線
    との間にソース・ドレイン間が介在し、かつゲートが前
    記第1の検知線に接続された第2の増幅用Pチャンネル
    トランジスタからなる、前記1対の差動検知線の一方の
    端部に配置された第1の電位変化増幅手段と、ソース・
    ドレイン間が前記第1の検知線と接地との間に接続さ
    れ、かつゲートが前記第2の検知線に接続された第1の
    増幅用Nチャンネルトランジスタ、及び、ソース・ドレ
    イン間が前記第2の検知線と接地との間に接続され、か
    つゲートが前記第1の検知線に接続された第2の増幅用
    Nチャンネルトランジスタからなる、前記1対の差動検
    知線の他方の端部に配置された第2の電位変化増幅手段
    と、前記第1及び第2の検知線に接続されて該1対の差
    動検知線の間の電位差に基づく選択信号を出力するドラ
    イバー手段とを備えたことを特徴とするアドレス選択回
    路。
  5. 【請求項5】 請求項1〜4のいずれか1項に記載のア
    ドレス選択回路を備えるとともに、主たるメモリセルア
    レイと、前記アドレス選択回路から出力される選択信号
    により前記主たるメモリセルアレイに代えてアクセスさ
    れる予備メモリセルアレイとを備えたことを特徴とする
    半導体記憶装置。
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