JP2565913B2

JP2565913B2 - 読み出し専用半導体メモリ

Info

Publication number: JP2565913B2
Application number: JP17839687A
Authority: JP
Inventors: 弘岩橋
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1987-07-17
Filing date: 1987-07-17
Publication date: 1996-12-18
Anticipated expiration: 2011-12-18
Also published as: JPS6423500A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は読み出し専用半導体メモリに係り、特にデ
ータの読み出し速度の改善が図られた読み出し専用半導
体メモリに関する。

（従来の技術）読み出し専用半導体メモリ、いわゆるリード・オンリ
・メモリ（ROM）は一般に良く知られている。このROMに
は種々の形式のものがあり、例えばデータをプログラム
する形式で区別するとマスクROMやEPROM等に分けられ
る。マスクROMは製造時に製造マスクを交換することに
よりデータをプログラムするものであり、他方のEPROM
は製造後に電気的方法によってプログラムを行なうもの
である。さらに、マスクROMにおいても、データプログ
ラムの方法としてセルトランジスタの閾値電圧を異なら
せることにより行なうもの、セルトランジスタの列線へ
の接続の有無により行なうもの等、種々の種類のものが
ある。

第９図はメモリセル用トランジスタの閾値電圧の高低
によってプログラムが行なわれる従来のマスクROMの構
成を示す回路図である。行デコーダ10には複数の行線WL
が接続されている。上記行デコーダ10のデコード出力に
応じて１つの行線WLが選択されると、この選択行線に接
続された複数個のメモリセル12と１個のダミーセル13と
が同時に選択され、それぞれの記憶データが複数の列線
CL及びダミー列線DCLにそれぞれ読み出される。

他方、列デコーダ16のデコード出力に応じて１つの列
選択線Ｃが選択されると、この選択された列選択線Ｃの
信号がゲートに供給されている列選択用トランジスタ14
が導通する。これにより、上記複数の列線CLのうちの１
つがこの列選択用トランジスタ14を介してレベルシフト
回路15Aに選択的に接続される。このレベルシフト回路1
5Aは、上記列選択用トランジスタ14の共通接続ノード21
と電源電圧V_CCの印加点との間に接続され、ゲートにV_CC
よりも低い所定のバイアス電圧Vbiasが印加された負荷
用トランジスタ22、上記ノード21とデータ検出ノード23
との間に接続され、ゲートに上記バイアス電圧Vbiasが
印加されたノード分離用トランジスタ24及びデータ検出
ノード23と電源電圧V_CCの印加点との間に接続された負
荷用トランジスタ25から構成され、ノード21に発生する
小振幅の信号電位を所定の電位幅の大振幅の信号電位に
変換して出力する。上記選択された列線に接続されたメ
モリセルの記憶データに基づき、このレベルシフト回路
15A内のノード23の電位が決定され、この電位Vdataがセ
ンスアンプ17に供給される。前記ダミー列線DCLは上記
列選択用トランジスタ14に相当するトランジスタ14′を
介して、上記レベルシフト回路15Aと同様に構成された
レベルシフト回路15Bに接続されている。そして、この
レベルシフト回路15B内のデータ検出ノード23の電位が
上記センスアンプ17に電位比較用の基準電位Vrefとして
供給される。センスアンプ17は両電位を比較することに
よりデータ検出を行なう。ここで検出されたデータDout
は図示しない出力バッファに供給される。

なお、このROMでは、行線における抵抗値を小さくし
て応答速度を高めるため、図示するように行デコーダ10
の両側にそれぞれ複数の行線が、列デコーダ16の両側に
はそれぞれ複数の列線が設けられており、それぞれに対
応して２個のレベルシフト回路15A,15Bと１個のセンス
アンプ17が設けられている。なお、この第９図の回路例
では２ビット分の構成についてのみ図示しているが、一
般には８ビット出力形式のものが多く、この場合には行
デコーダ10の両側にメモリセルアレイ及びレベルシフト
回路15A,15Bがそれぞれ４組ずつ設けられる。

ここで、レベルシフト回路15A内のノード21に接続さ
れた選択メモリセルの閾値電圧が低い場合、この選択メ
モリセルは導通し、その列線は放電される。このときそ
のデータ検出ノード23は低電位にされ、この電位がセン
スアンプ17で基準電位と比較されることによりデータが
検出される。他方、選択メモリセルの閾値電圧が高い場
合には行線が“1"レベルになってもそのメモリセルは導
通せず、その列線はレベルシフト回路21内のトランジス
タ22により充電される。このときデータ検出ノード23は
高電位にされ、この電位がセンスアンプ17で基準電位と
比較されることによりデータが検出される。

センスアンプ17で電位比較を行なうとき、ダミー列線
DCLの電位は列線CLの放電状態と充電状態の中間電位と
なるように設定される。これは例えば、ダミー列線DCL
に接続されたレベルシフト回路15B内のトランジスタ25
の電流供給能力を列線に接続されたレベルシフト回路15
A内の対応するトランジスタよりも大きく設定すること
により、あるいは、ダミーセル13の駆動能力をメモリセ
ル12よりも小さく設定することにより行なわれる。

また、上記ROMではダミーセルを用いることによって
基準電位Vrefを発生させ、この電位をセンスアンプで電
位Vdataと比較することによってデータ検出を行なって
いる。これに対し、ダミーセルを用いず、単に列線電位
をセンスアンプで検出することにより、データを読み出
すようにしたROMも存在している。

第10図及び第11図はそれぞれ上記従来のROMの動作を
説明するための波形図である。第10図は行デコーダのデ
コード出力が変化し、以前に選択されていた行線から新
しい行線に切替わったときの、前記電位Vdataとこれに
対応するセンスアンプの検出データDoutの変化を示して
いる。行線が切替わり、同一列線に接続されている異な
るメモリセルからデータが読み出され、電位Vdataが低
電位、高電位、低電位の順で変化すると、検出データDo
utは“0"レベル、“1"レベル、“0"レベルの順で変化す
る。

これに対し第11図は、列デコーダのデコード出力が変
化し、以前に選択されていた列線から新しい列線に切替
わったときの、前記電位Vdataとこれに対応するセンス
アンプの検出データDoutの変化を示している。このと
き、列線切替わりの前後に同じ“1"レベルのデータを記
憶しているメモリセルが選択される場合の電位Vdataの
変化がVdata（Ａ）であり、列線切替わりの前では“0"
レベルのデータを記憶しているメモリセルが、切替わり
後では“1"レベルのデータを記憶しているメモリセルが
それぞれ選択される場合の電位Vdataの変化がVdata
（Ｂ）である。列デコーダのデコード出力が変化し、選
択列線が切替わるとき、新しく選択される列線はほぼア
ース電位になっている。また、列線には多数のメモリセ
ルが接続されており、ここには大きな値の寄生容量が附
随している。このため、列線が切替わると、電位Vdata
（Ａ）もしくはVdata（Ｂ）は図示するように、より低
電位に変化する。このとき、電位Vdata（Ａ）は基準電
位Vrefを通過するため、列線切替わりの前後で同じ“1"
レベルのデータを記憶しているメモリセルが選択された
にもかかわらず、センスアンプでは一度“0"レベルのデ
ータが検出される。また、列線切替わりの後、以前とは
反対の“1"レベルのデータを記憶しているメモリセルが
選択された場合、センスアンプで“1"レベルのデータが
検出されるのは電位Vdata（Ｂ）が基準電位Vrefを横切
った後である。このため、メモリ容量が増加し、列線に
附随する容量が相対的に大きくなってくると、列デコー
ダのデコード出力により列線が切替わった後からのデー
タ読み出し速度が、行デコーダのデコード出力により行
線が切替わった後からのデータ読み出し速度よりも遅く
なってしまうという問題がある。

また上記ROMを集積化する場合、一般に行線は多結晶
シリコン層によって、列線はアルミニウムによってそれ
ぞれ構成される。そして、最近は多結晶シリコン層で配
線を構成する場合、種々の低抵抗化対策が施されてい
る。例えばタングステン、チタン等の高融点金属層との
積層構造にする等の工夫がなされ、多結晶シリコン層に
よる配線は現在のところ２〜３Ω程度のシート抵抗にさ
れている。このため、行線WLにおける信号遅延時間は益
々小さくなってきている。ところが、アルミニウムによ
って構成された配線、すなわち列線のシート抵抗はほぼ
０Ωに近いため、列線が切替わった後からのデータ読み
出し速度は従来と変わりがないので、行線が切替わった
後からのデータ読み出し速度との差は益々大きくなって
きている。

（発明が解決しようとする問題点）このように従来の読み出し専用半導体メモリでは、列
デコーダのデコード出力が変化し、選択列線が切替わっ
たときのデータ読み出し速度が遅くなるという問題があ
る。

この発明は上記のような事情を考慮してなされたもの
であり、その目的は、選択列線が切替わったときのデー
タ読み出し速度の向上を図ることができる読み出し専用
半導体メモリを提供することにある。

［発明の構成］（問題点を解決するための手段）この発明の読み出し専用半導体メモリは、アドレス信
号が入力される行デコーダと、上記行デコーダに接続さ
れ、この行デコーダで選択されると共に、上記行デコー
ダを挟み互いに反対の位置に配置される第１、第２の行
線と、上記第１、第２の行線でそれぞれ駆動される第
１、第２のメモリセルと、上記第１、第２のメモリセル
がそれぞれ接続された第１、第２の列線と、ダミーセル
デコーダと、上記ダミーセルデコーダにそれぞれ接続さ
れ、このダミーセルデコーダを挟み互いに反対の位置に
配置され、上記第２の行線が選択されたときに選択され
る第１のダミー行線及び上記第１の行線が選択されたと
きに選択される第２のダミー行線と、上記第１の列線に
接続され、上記第１のダミー行線で駆動される第１のダ
ミーセルと、上記第２の列線に接続され、上記第２のダ
ミー行線で駆動される第２のダミーセルと、上記第１、
第２の列線を同時に選択する列デコーダと、上記列デコ
ーダで選択された第１、第２の列線それぞれに接続され
る第１、第２の負荷回路と、上記第１の列線からのデー
タを受けるための第１の入力端と、上記第２の列線から
のデータを受けるための第２の入力端と、出力端とを有
し、上記第１の入力端から上記出力端までの回路接続と
上記第２の入力端から上記出力端までの回路接続とが等
しくされて上記第１のメモリセルからデータを読み出す
時の信号伝達経路と上記第２のメモリセルからデータを
読み出す時の信号伝達経路とが等価になるように構成さ
れ、かつ上記第１のメモリセルが選択されたのか、上記
第２のメモリセルが選択されたのかを検出するために上
記アドレス信号によって制御され、上記列デコーダで選
択された第１、第２の列線電位の差を利用してデータを
検出するセンスアンプとから構成されている。

（作用）この発明の読み出し専用半導体メモリでは、データを
読み出すべきメモリセルが接続されている列線が切替わ
る際にはダミーセルが接続されている列線も同時に切換
えられ、従来、常に一定値にされていた基準電位を選択
列線の電位と同様に変化させるようにしたものである。

（実施例）以下、図面を参照してこの発明の一実施例を説明す
る。第１図はこの発明に係る読み出し専用半導体メモリ
の全体の構成を示す回路図である。この実施例のメモリ
はこの発明を従来と同様に、メモリセル用トランジスタ
の閾値電圧の高低によってプログラムを行なうようにし
たマスクROMに実施したものである。

行デコーダ10には、この行デコーダ10を挟み互いに行
デコーダ10の反対の位置に配置された第１群の行線WLRl
〜WLRn及び第２群の行線WLLl〜WLLnが接続されている。
これらの行線は図示しないアドレス入力に基づき、いず
れか一方の群の１つの行線が行デコーダ10のデコード出
力により選択される。ダミーセルデコーダ11には、この
ダミーセルデコーダ11を挟み互いにダミーセルデコーダ
11の反対の位置に配置された第１、第２のダミー行線DW
L1、DWL2が接続されている。そして、上記行デコーダ10
により第１群の行線WLRl〜WLRnのなかの１つが選択され
るときにはダミーセルデコーダ11により第２のダミー行
線DWL2が同時に選択され、行デコーダ10により第２群の
行線WLLl〜WLLnのなかの１つが選択されるときにはダミ
ーセルデコーダ11により第１のダミー行線DWL1が同時に
選択される。

上記第１群の行線WLRl〜WLRn及び第２群の行線WLLl〜
WLLnにはそれぞれ、MOSトランジスタからなる複数個の
メモリセル12のゲートが接続されている。また、第１、
第２のダミー行線DWL1、DWL2にはそれぞれMOSトランジ
スタからなる複数個のダミーセル13のゲートが接続され
ている。これらメモリセル12及びダミーセル13のソース
は所定電位、例えばアースに共通に接続されている。な
お、各ダミーセル13の駆動能力が各メモリセル12よりも
小さくなるようにそれぞれの素子寸法、例えばチャネル
長が設定されている。

上記第１群の行線WLRl〜WLRnに接続されたメモリセル
12及び第１のダミー行線DWL1に接続されたダミーセル13
のうち、同一列上に配置されたもののドレインは第１群
の列線CLRl〜CDRmのうち対応する１つに共通に接続され
ている。同様に、上記第２群の行線WLLl〜WLLnに接続さ
れたメモリセル12及び第２のダミー行線DWL2に接続され
たダミーセル13のうち、同一列上に配置されたもののド
レインは第２群の列線CLLl〜CLLmのうち対応する１つに
共通に接続されている。また、上記第１群の列線CLRl〜
CLRmはｍ個の各列選択用トランジスタ14R−ｌ〜14R−ｍ
それぞれを介してレベルシフト回路15Rに接続されてお
り、第２群の列線CLLl〜CLLmはｍ個の各列選択用トラン
ジスタ14L−ｌ〜14L−ｍそれぞれを介してレベルシフト
回路15Lに接続されている。上記列選択用トランジスタ1
4R−ｌ〜14R−ｍ及び14L−ｌ〜14L−ｍのうち対応する
列上のトランジスタの各ゲートは、列デコーダ16のデコ
ード出力により選択される列選択線Cl〜Cmのうちの１つ
に共通に接続されている。上記両レベルシフト回路15R,
15Lからの出力電位V1,V2はセンスアンプ17に供給され、
ここで両電位が比較されることによりデータDoutの検出
が行なわれる。そして、この検出データDoutは図示しな
い出力バッファに供給される。

上記両レベルシフト回路15R、15Lは同様に構成されて
おり、上記列選択用トランジスタ14R−ｌ〜14R−ｍもし
くは14L−ｌ〜14L−ｍの共通接続ノード21と電源電圧V
_CCの印加点との間に接続され、ゲートにV_CCよりも低い
所定のバイアス電圧が印加された負荷用トランジスタ2
2、上記ノード21とデータ検出ノード23との間に接続さ
れ、ゲートに上記バイアス電圧が印加されたノード分離
用トランジスタ24及びデータ検出ノード23と電源電圧V
_CCの印加点との間に接続された負荷用トランジスタ25か
ら構成されている。また、上記トランジスタ22,24に供
給されるバイアス電圧は、２個の抵抗26,27によって構
成された電圧分割回路28において電圧V_CCを分割するこ
とにより形成される。

このような構成でなるROMにおいて、第１群の行線WLR
l〜WLRnのうちの１つが選択されるときには第２のダミ
ー行線DWL2が選択され、他方、第２群の行線WLLl〜WLLn
のうちの１つが選択されるときには第１のダミー行線DW
L1が選択される。そして、例えば第１群の１つの行線WL
Rl及び第１群の１つの列線CLRlが選択され、その交点に
位置し、“1"レベルのデータを記憶しているメモリセル
12が選択され、その記憶データが読み出されるとする。
このとき、選択されたメモリセル12の閾値電圧が高く、
このメモリセル12がオフ状態となるならば、レベルシフ
ト回路15Rからの出力電位V1は第２図の波形図に示すよ
うに高電位のV1（Ａ）になる。このとき、同時にダミー
行線DWL2と第２群の１つの列線CLLlが選択され、その交
点に位置しているダミーセル13が選択されてその記憶デ
ータが読み出される。ダミーセル13はオン状態になる
が、その駆動能力は、閾値電圧が低い“0"レベルのデー
タを記憶し、オン状態になるメモリセル12よりも小さい
ので、レベルシフト回路15Lからの出力電位V2は第２図
の波形図に示すように電位V1（Ａ）よりも低く、後述す
る“0"レベルのデータに対応するレベルシフト回路15R
からの出力電位V1（Ｂ）よりも高い電位となる。

次にこの状態でアドレス入力が変化し、これに伴って
列デコーダ16のデコード出力が変化して以前に選択され
ていた列線CLRl,CLLlから新しい列線に切替わる。列デ
コーダ16のデコード出力が変化し、第１群の選択列線が
切替わるとき、同時に第２群の選択列線も切替わる。こ
のため、列線が切替わり、電位V1（Ａ）がより低電位に
変化する際には、電位V2も同様に低電位に変化する。列
線切替わりの後でも同じ“1"レベルのデータを記憶して
いるメモリセルが選択された場合、電位V1（Ａ）は電位
V2を横切ることがなく、センスアンプ17からの検出デー
タDout（Ａ）は“1"レベルのままである。

他方、始めに“0"レベルのデータを記憶しているメモ
リセル12が選択されたときは、レベルシフト回路15Rか
らの出力電位V1は始めは第２図の波形図に示すように低
電位のV1（Ｂ）になる。この後、列デコーダ16のデコー
ド出力が変化し、第１群の選択列線が切替わるとき、同
時に第２群の選択列線も切替わる。このため、列線が切
替わり、電位V1（Ｂ）がより低電位に変化する際にも、
電位V2は同様に低電位に変化する。そして、列線切替わ
りの後に以前とは異なる“1"レベルのデータを記憶して
いるメモリセルが選択された場合、メモリセル12はオフ
状態のため、電位V2に比べて電位V1（Ｂ）の上昇速度が
速くなり、電位V1（Ｂ）は時刻t1で電位V2を横切り、こ
の時刻にセンスアンプ17の検出データDout（Ｂ）は“0"
レベルから“1"レベルに反転する。従来では電位V1
（Ｂ）が始めの値で一定にされている電位V2を横切る時
刻t2で始めてデータ検出が行なわれる。このため、この
実施例のROMでは、列線が切替わる際のデータ読み出し
速度を、従来に比べて（t2−t1）の時間だけ向上させる
ことができる。

第３図は上記実施例における行デコーダ10の具体的な
構成を示す回路図である。この例は、第１群及び第２群
の行線についてそれぞれ４つの行線WLR1〜WLR4、WLL1〜
WLL4を示しており、アドレス入力としてA0〜A5の６ビッ
トが入力される。第３図において、ノード31とアースと
の間には各ゲートにアドレスA3,A4,A5それぞれが入力さ
れる３個のＮチャネルMOSトランジスタ32,33,34が直列
接続されている。上記ノード31には、各ゲートに信号R1
〜R8それぞれが入力されるＮチャネルMOSトランジスタ3
5〜42それぞれを介してインバータ43〜50の入力端が接
続されている。また、上記インバータ43〜50の入力端に
は、ゲートがアースに接続された負荷素子としてのＰチ
ャネルMOSトランジスタ51〜58それぞれが接続されてお
り、上記インバータ43〜46の出力端に第１群の行線WLR1
〜WLR4が、インバータ47〜50の出力端に第２群の行線WL
L1〜WLL4がそれぞれ接続されている。また、アドレスA
3,A4,A5の“0",“1"の組合わせ、すなわち第３図と同様
の回路構成でA3〜A5からなるアドレス入力の異なる組合
わせのものを他に７個用意することにより行デコーダ10
が構成されている。

図示のような構成の行デコーダでは、アドレスA3,A4,
A5が共に“1"レベルのときにトランジスタ32,33,34がオ
ンして、ノード31が“0"レベルに設定される。このと
き、信号R1〜R8のいずれか１つのみが“1"レベルに設定
される。例えば、信号R1が“1"レベルに設定されている
場合にはトランジスタ35がオン状態になり、このトラン
ジスタ35を介してインバータ43の入力端が“0"レベルに
放電される。従って、このときは行線WLR1が選択され、
“1"レベルにされる。

上記第３図に示す行デコーダで使用される信号R1〜R8
を発生するデコーダ回路は、例えば第４図にような構成
のものが使用可能である。このデコーダ回路は信号R1を
発生するものであり、ノード61と電源電圧V_CCとの間に
は、ゲートがアースに接続され、負荷素子としてのＰチ
ャネルMOSトランジスタ62が接続されている。また上記
ノード61とアースとの間には、ゲートにアドレス▲
▼，▲▼，▲▼それぞれが入力される３個のＮ
チャネルMOSトランジスタ63,64,65が直列接続されてい
る。そして、信号R1はノード61の信号をインバータ66で
反転することに得られる。

このデコーダ回路では３ビットのアドレス▲▼，
▲▼，▲▼が共に“1"レベルにされたときにト
ランジスタ63,64,65それぞれがオンする。このとき、ト
ランジスタ63,64,65を直列に介してノード61が放電さ
れ、これにより信号R1が“1"レベルに設定される。

前記行デコーダ10内には第４図と同様に構成され、ア
ドレス入力のみが異なるデコーダ回路が合計で８個設け
られており、第５図はこれら８個のデコーダ回路におけ
る入出力状態をまとめて示したものである。図示するよ
うに、アドレスA0が“0"レベルのときには信号R1〜R4の
いずれかが“1"レベルにされ、アドレスA0が“1"レベル
のときには信号R5〜R8のいずれかが“1"レベルにされ
る。

第６図は上記実施例におけるダミーセルデコーダ11の
具体的な構成を示す回路図示である。第６図において、
ノード71とアースとの間にはゲートに電源電圧V_CCが印
加された３個のＮチャネルMOSトランジスタ72,73,74が
直列接続されている。上記ノード71には、ゲートにアド
レスA0が入力されるＮチャネルMOSトランジスタ75を介
してインバータ76の入力端が、ゲートにアドレス▲
▼が入力されるＮチャネルMOSトランジスタ77を介して
インバータ78の入力端がそれぞれ接続されている。ま
た、上記インバータ76,78の入力端には、ゲートがアー
スに接続された負荷素子としてのＰチャネルMOSトラン
ジスタ79,80それぞれが接続されており、上記インバー
タ76の出力端にはダミー行線DWL1が、インバータ78の出
力端にはダミー行線DWL2がそれぞれ接続されている。

このような構成のダミー行デコーダでは、前記行デコ
ーダ10の場合と同様に３個のトランジスタ72,73,74を直
列に介してノード71が“0"レベルに設定される。このと
き、アドレスA0が“1"レベルに設定されていれば、トラ
ンジスタ75がオン状態になり、このトランジスタ75を介
してインバータ76の入力端が“0"レベルに放電され、ダ
ミー行線DWL1が選択される。他方、アドレス▲▼が
“1"レベルに設定されていれば、トランジスタ77がオン
状態になり、インバータ78の入力端が“0"レベルに放電
されてダミー行線DWL2が選択される。

第７図は上記実施例におけるセンスアンプ17の具体的
な構成を示す回路図である。このセンスアンプは、前記
信号電位V1とV2が入力される２個のカレントミラー型増
幅回路91,92、前記アドレスA0,▲▼及び上記増幅回
路91の出力が入力されるCMOS論理回路93、前記アドレス
A0,▲▼及び上記増幅回路92の出力が入力されるCMO
S論理回路94とから構成され、CMOS論理回路93,94の出力
端が接続され、この接続ノード95に検出データDoutが得
られるようになっている。

このように構成されたセンスアンプにおいて、例えば
アドレスA0が“1"レベル、▲▼が“0"レベルのとき
はCMOS論理回路93が実質的にインバータとして動作す
る。このとき、カレントミラー型増幅回路91で検出され
たデータがこの回路93で反転され、これがDoutとして出
力される。他方、アドレスA0が“0"レベル、▲▼が
“1"レベルのときはCMOS論理回路94が実質的にインバー
タとして動作し、カレントミラー型増幅回路92で検出さ
れたデータが反転される。

なお、この発明は上記実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。例え
ば、上記実施例ではこの発明をマスクROMに実施した場
合について説明したが、その他にEPROM、E²PROM等、種
々の形式のROMに実施することができることはいうまで
もない。さらに、第８図の変形例回路に示すように、列
選択用トランジスタを２段構成にすることもできる。す
なわち、この変形例回路は列線CLを２組に分け、それぞ
れの組のなかから各１つの列線を１段目の列選択用トラ
ンジスタ14によって選択し、さらに１段目の列選択用ト
ランジスタ14で選択された列線を２段目の列選択用トラ
ンジスタ18で選択するようにしたものである。

また、上記実施例回路では１ビット出力形式のものに
ついて説明したが、このようなものを８組用いれば８ビ
ット出力形式のROMを構成することができることはいう
までもない。

［発明の効果］以上説明したようにこの発明によれば、選択列線が切
替わったときのデータ読み出し速度の向上を図ることが
できる読み出し専用半導体メモリを提供することができ
る。

【図面の簡単な説明】

第１図はこの発明に係る読み出し専用半導体メモリの全
体の構成を示す回路図、第２図は上記実施例メモリの動
作を説明するために使用される波形図、第３図は上記実
施例における行デコーダの具体的構成を示す回路図、第
４図は第３図の行デコーダで使用されるデコーダ回路の
回路図、第５図は第４図のデコーダ回路の入出力状態を
まとめて示す図、第６図は上記実施例におけるダミーセ
ルデコーダの具体的構成を示す回路図、第７図は上記実
施例におけるセンスアンプの具体的構成を示す回路図、
第８図はこの発明の変形例の構成を示す回路図、第９図
は従来のマスクROMの回路図、第10図及び第11図はそれ
ぞれ第９図のROMの波形図である。 10……行デコーダ、11……ダミーセルデコーダ、12……
メモリセル、13……ダミーセル、14……列選択用トラン
ジスタ、15……レベルシフト回路、16……列デコーダ、
17……センスアンプ、28……電圧分割回路、WLR,WLL…
…行線、DWL……ダミー行線、CLR,CLL……列線、Ｃ……
列選択線。

Claims

(57)【特許請求の範囲】

【請求項１】アドレス信号が入力される行デコーダと、上記行デコーダに接続され、この行デコーダで選択され
ると共に、上記行デコーダを挟み互いに反対の位置に配
置される第１、第２の行線と、上記第１、第２の行線でそれぞれ駆動される第１、第２
のメモリセルと、上記第１、第２のメモリセルがそれぞれ接続された第
１、第２の列線と、ダミーセルデコーダと、上記ダミーセルデコーダにそれぞれ接続され、このダミ
ーセルデコーダを挟み互いに反対の位置に配置され、上
記第２の行線が選択されたときに選択される第１のダミ
ー行線及び上記第１の行線が選択されたときに選択され
る第２のダミー行線と、上記第１の列線に接続され、上記第１のダミー行線で駆
動される第１のダミーセルと、上記第２の列線に接続され、上記第２のダミー行線で駆
動される第２のダミーセルと、上記第１、第２の列線を同時に選択する列デコーダと、上記列デコーダで選択された第１、第２の列線それぞれ
に接続される第１、第２の負荷回路と、上記第１の列線からのデータを受けるための第１の入力
端と、上記第２の列線からのデータを受けるための第２
の入力端と、出力端とを有し、上記第１の入力端から上
記出力端までの回路接続と上記第２の入力端から上記出
力端までの回路接続とが等しくされて上記第１のメモリ
セルからデータを読み出す時の信号伝達経路と上記第２
のメモリセルからデータを読み出す時の信号伝達経路と
が等価になるように構成され、かつ上記第１のメモリセ
ルが選択されたのか、上記第２のメモリセルが選択され
たのかを検出するために上記アドレス信号によって制御
され、上記列デコーダで選択された第１、第２の列線電
位の差を利用してデータを検出するセンスアンプとを具
備したことを特徴とする読み出し専用半導体メモリ。