JPH1056085A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1056085A JPH1056085A JP8210881A JP21088196A JPH1056085A JP H1056085 A JPH1056085 A JP H1056085A JP 8210881 A JP8210881 A JP 8210881A JP 21088196 A JP21088196 A JP 21088196A JP H1056085 A JPH1056085 A JP H1056085A
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- 238000000034 method Methods 0.000 claims abstract 2
- 238000009792 diffusion process Methods 0.000 claims description 13
- 230000003071 parasitic effect Effects 0.000 abstract description 17
- 230000007257 malfunction Effects 0.000 abstract description 6
- 238000005468 ion implantation Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 6
- 230000004044 response Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/14—Dummy cell management; Sense reference voltage generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
- G11C17/126—Virtual ground arrays
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- Microelectronics & Electronic Packaging (AREA)
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】 複数個のメモリセルブロックでリファレンス
セルを構成すると、リファレンスセルビット線に接続さ
れるコンタクトの寄生容量がメモリセルビット線に接続
されるコンタクト寄生容量よりも少なくなり、センスア
ンプ回路でのデータ判断に誤動作が生じる。 【解決手段】 １つのメモリセルブロック内に、トラン
ジスタのしきい値を高めるイオン注入層１９を形成し、
他のトランジスタで構成される複数個のメモリセルＭ０
１，Ｍ０２，Ｍ０３を直列接続してリファレンスセルを
構成する。リファレンスセルのビット線１３に接続され
るコンタクト１７，１８を削除する必要がなく、リファ
レンスビット線とメモリセルビット線におけるコンタク
トの寄生容量がそれぞれ等しくなり、両ビット線におけ
る充電スピードの差が少なくなり、かつ両ビット線の信
号間の位相差が少なくなり、データ判断の誤動作が発生
しにくくなる。
セルを構成すると、リファレンスセルビット線に接続さ
れるコンタクトの寄生容量がメモリセルビット線に接続
されるコンタクト寄生容量よりも少なくなり、センスア
ンプ回路でのデータ判断に誤動作が生じる。 【解決手段】 １つのメモリセルブロック内に、トラン
ジスタのしきい値を高めるイオン注入層１９を形成し、
他のトランジスタで構成される複数個のメモリセルＭ０
１，Ｍ０２，Ｍ０３を直列接続してリファレンスセルを
構成する。リファレンスセルのビット線１３に接続され
るコンタクト１７，１８を削除する必要がなく、リファ
レンスビット線とメモリセルビット線におけるコンタク
トの寄生容量がそれぞれ等しくなり、両ビット線におけ
る充電スピードの差が少なくなり、かつ両ビット線の信
号間の位相差が少なくなり、データ判断の誤動作が発生
しにくくなる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に選択されたメモリセルのデータを判断するため
の基準電圧を発生する回路（以下、リファレンス回路）
を備える半導体記憶装置に関する。
し、特に選択されたメモリセルのデータを判断するため
の基準電圧を発生する回路（以下、リファレンス回路）
を備える半導体記憶装置に関する。
【０００２】
【従来の技術】図５〜図９を用いて、従来技術を説明す
る。図５（ａ）は本発明の対象となる半導体記憶装置の
ブロック図であり、１はメモリセルアレイ、２はリファ
レンスセルアレイ、３はＸデコーダ及びブロック選択デ
コーダ、４はＹセレクタ、５はセンスアンプ用バイアス
回路、６はリファレンス回路、７は差動増幅段、８はセ
ンスアンプ回路、９はアドレスバッファ回路、１０はＣ
Ｅバッファ回路、ＳＹはＹセレクタデコード信号を示し
ている。なお、前記センスアンプ用バイアス回路５とリ
ファャレンス回路６は、図５（ｂ）に示すような、ＭＯ
ＳトランジスタＱ１，Ｑ２とインバータＩＮＶで構成さ
れる回路構成とされる。また、リファレンスセルは、製
造上のバラツキを極力メモリセルと等しくするために、
メモリセルと同一トランジスタを用い、それぞれのリフ
ァレンス回路にビット線単位で割り当てられ、メモリセ
ルアレイ内に配置される。
る。図５（ａ）は本発明の対象となる半導体記憶装置の
ブロック図であり、１はメモリセルアレイ、２はリファ
レンスセルアレイ、３はＸデコーダ及びブロック選択デ
コーダ、４はＹセレクタ、５はセンスアンプ用バイアス
回路、６はリファレンス回路、７は差動増幅段、８はセ
ンスアンプ回路、９はアドレスバッファ回路、１０はＣ
Ｅバッファ回路、ＳＹはＹセレクタデコード信号を示し
ている。なお、前記センスアンプ用バイアス回路５とリ
ファャレンス回路６は、図５（ｂ）に示すような、ＭＯ
ＳトランジスタＱ１，Ｑ２とインバータＩＮＶで構成さ
れる回路構成とされる。また、リファレンスセルは、製
造上のバラツキを極力メモリセルと等しくするために、
メモリセルと同一トランジスタを用い、それぞれのリフ
ァレンス回路にビット線単位で割り当てられ、メモリセ
ルアレイ内に配置される。
【０００３】ここで外部より、アドレス入力Ａ０〜Ａｎ
及びＣＥ信号が入力されると各々のバッファ回路９，１
０が受け、その出力信号によりＸデコーダ及びブロック
選択デコーダ３、Ｙセレクタ４を介してメモリセルを選
択し、選択されたメモリセルのビット線上のＳＩ，ＳＡ
のレベルが決定される。一方、同時にメモリセルアレイ
１内に配されたリファレンスセルアレイ２中のリファレ
ンスセルも選択され、選択されたリファレンスセルの線
上のＲＩ，ＲＡのレベルが決定される。そして、差動増
幅段７により、ＳＡとＲＡの電位差を増幅し出力するこ
とで当該アドレスのメモリセルのデータが判断される。
及びＣＥ信号が入力されると各々のバッファ回路９，１
０が受け、その出力信号によりＸデコーダ及びブロック
選択デコーダ３、Ｙセレクタ４を介してメモリセルを選
択し、選択されたメモリセルのビット線上のＳＩ，ＳＡ
のレベルが決定される。一方、同時にメモリセルアレイ
１内に配されたリファレンスセルアレイ２中のリファレ
ンスセルも選択され、選択されたリファレンスセルの線
上のＲＩ，ＲＡのレベルが決定される。そして、差動増
幅段７により、ＳＡとＲＡの電位差を増幅し出力するこ
とで当該アドレスのメモリセルのデータが判断される。
【０００４】図６は、従来使用しているマスクＲＯＭの
メモリセルであり、メモリセル１を構成する複数のメモ
リセルブロック１００のそれぞれには、互いに平行に配
置された複数の拡散層１５と、それと直交方向に配置さ
れた互いに平行な複数のワード線１１とを備えており、
それらの交差部分をソース及びドレインとし、そのソー
ス、ドレインに挟まれた部分をチャンネルとしてメモリ
セルが構成される。また、ワード線１１とビット線コン
タクト１７との間、及びワード線１１とバーチャルＧＮ
Ｄ線コンタクト１８との間に、ブロック選択線１２をワ
ード線１１と平行に配置し、ブロック選択線１２で、そ
のブロック選択線にはさまれたメモリセルブロックを選
択し、さらにワード線１１を１本選択することにより１
つのメモリセルの選択を行っている。なお、１３はビッ
ト線、１４はバーチャルＧＮＤ線、１６はイオン注入層
であり、イオン注入によりその部分のトランジスタのし
きい値を高くし、この部分は常時非導通となるように構
成されている。
メモリセルであり、メモリセル１を構成する複数のメモ
リセルブロック１００のそれぞれには、互いに平行に配
置された複数の拡散層１５と、それと直交方向に配置さ
れた互いに平行な複数のワード線１１とを備えており、
それらの交差部分をソース及びドレインとし、そのソー
ス、ドレインに挟まれた部分をチャンネルとしてメモリ
セルが構成される。また、ワード線１１とビット線コン
タクト１７との間、及びワード線１１とバーチャルＧＮ
Ｄ線コンタクト１８との間に、ブロック選択線１２をワ
ード線１１と平行に配置し、ブロック選択線１２で、そ
のブロック選択線にはさまれたメモリセルブロックを選
択し、さらにワード線１１を１本選択することにより１
つのメモリセルの選択を行っている。なお、１３はビッ
ト線、１４はバーチャルＧＮＤ線、１６はイオン注入層
であり、イオン注入によりその部分のトランジスタのし
きい値を高くし、この部分は常時非導通となるように構
成されている。
【０００５】図７は、前記メモリセルアレイ１とＸデコ
ーダ及びブロック選択デコーダ３の信号の流れを詳細に
示したものであり、１つのメモリセルブロック１００内
のワード線が１６本、Ｘデコーダの出力が同時に駆動す
るワード線本数が４本の場合の例である。前記Ｘデコー
ダ及びブロック選択デコーダ３と１つのメモリセルブロ
ック１００は、リファレンスセルを含めてマトリックス
状に配置されている。２１はブロック選択デコーダ出力
信号、２２はＸデコーダ出力信号であり、４つのメモリ
セルブロックに入力し、各々４本のワード線を駆動して
いる。この構成をビット線方向に繰り返すことにより、
メモリセルマトリックスと、Ｘデコーダ及びブロック選
択デコーダを構成している。
ーダ及びブロック選択デコーダ３の信号の流れを詳細に
示したものであり、１つのメモリセルブロック１００内
のワード線が１６本、Ｘデコーダの出力が同時に駆動す
るワード線本数が４本の場合の例である。前記Ｘデコー
ダ及びブロック選択デコーダ３と１つのメモリセルブロ
ック１００は、リファレンスセルを含めてマトリックス
状に配置されている。２１はブロック選択デコーダ出力
信号、２２はＸデコーダ出力信号であり、４つのメモリ
セルブロックに入力し、各々４本のワード線を駆動して
いる。この構成をビット線方向に繰り返すことにより、
メモリセルマトリックスと、Ｘデコーダ及びブロック選
択デコーダを構成している。
【０００６】一方、メモリセルの記憶データ、換言すれ
ばメモリセルが導通あるいは非導通の状態を判断するた
めの基準電位ＲＡは、メモリセルが導通時のメモリセル
用バイアス回路の出力ＳＡの電位と、メモリセルが非導
通時の前記ＳＡの電位との間に設定する必要があり、従
来、メモリセルに流れる導通時の電流（以下：ＩｏｎC
）より、リファレンスセルに流れる電流（以下：Ｉｏ
ｎR ）をメモリセルを複数個、直列に接続することによ
り小さくし、実現していた。たとえば、メモリセルのＩ
ｏｎC に対し、約１／３のリファレンスセル電流Ｉｏｎ
R を実現する場合は、メモリセルを３個直列に接続し、
リファレンスセルとしていた。
ばメモリセルが導通あるいは非導通の状態を判断するた
めの基準電位ＲＡは、メモリセルが導通時のメモリセル
用バイアス回路の出力ＳＡの電位と、メモリセルが非導
通時の前記ＳＡの電位との間に設定する必要があり、従
来、メモリセルに流れる導通時の電流（以下：ＩｏｎC
）より、リファレンスセルに流れる電流（以下：Ｉｏ
ｎR ）をメモリセルを複数個、直列に接続することによ
り小さくし、実現していた。たとえば、メモリセルのＩ
ｏｎC に対し、約１／３のリファレンスセル電流Ｉｏｎ
R を実現する場合は、メモリセルを３個直列に接続し、
リファレンスセルとしていた。
【０００７】図８は、ＩｏｎR ＝（１／３）・ＩｏｎC
を実現するための３段直列のリファレンスセルの構成例
であり、Ｘデコーダが４本のワード線を駆動する場合の
例である。この構成は図７の符号２３の領域を示してお
り、Ｘデコーダの同一デコーダ出力につながるワード線
１１を持つメモリセルブロックの４つを１つの束とし、
その内の３つのメモリセルブロックのブロック選択線１
１１〜１１６，１２１〜１２６，１３１〜１３６のう
ち、ブロック選択線１１１，１１３，１１５，１２１，
１２３，１２５，１３１，１３３，１３５を電源に接続
し、他を接地電位に接続することで、これらのメモルセ
ルブロック用いて１つのリファレンスセルを構成してい
る。一方、不要のメモリセルブロックはブロック選択線
１４１〜１４６を接地電位にすることにより常時非選択
としている。このリファレンスセルをビット線方向に、
繰り返すことにより、リファレンスセルアレイが構成さ
れており、ワード線によって、ビット線上の１つのリフ
ァレンスセルが選択されることになる。そして、図中の
１７Ａ，１８Ａの箇所において、リファレンスセルを３
段直列とするために、それぞれコンタクトを削除してお
り、これによりビット線１３のＡ点から、選択バーチャ
ルＧＮＤ線１４ａのＢ点へ矢印の経路で、３つのセルブ
ロックの各選択ワード１１０上の計３個のメモリセルＭ
１１，Ｍ１２，Ｍ１３を通って電流が流れる。これによ
り、メモリセルの導通電流ＩｏｎC より小さいリファレ
ンスセルの導通電流ＩｏｎR を実現している。
を実現するための３段直列のリファレンスセルの構成例
であり、Ｘデコーダが４本のワード線を駆動する場合の
例である。この構成は図７の符号２３の領域を示してお
り、Ｘデコーダの同一デコーダ出力につながるワード線
１１を持つメモリセルブロックの４つを１つの束とし、
その内の３つのメモリセルブロックのブロック選択線１
１１〜１１６，１２１〜１２６，１３１〜１３６のう
ち、ブロック選択線１１１，１１３，１１５，１２１，
１２３，１２５，１３１，１３３，１３５を電源に接続
し、他を接地電位に接続することで、これらのメモルセ
ルブロック用いて１つのリファレンスセルを構成してい
る。一方、不要のメモリセルブロックはブロック選択線
１４１〜１４６を接地電位にすることにより常時非選択
としている。このリファレンスセルをビット線方向に、
繰り返すことにより、リファレンスセルアレイが構成さ
れており、ワード線によって、ビット線上の１つのリフ
ァレンスセルが選択されることになる。そして、図中の
１７Ａ，１８Ａの箇所において、リファレンスセルを３
段直列とするために、それぞれコンタクトを削除してお
り、これによりビット線１３のＡ点から、選択バーチャ
ルＧＮＤ線１４ａのＢ点へ矢印の経路で、３つのセルブ
ロックの各選択ワード１１０上の計３個のメモリセルＭ
１１，Ｍ１２，Ｍ１３を通って電流が流れる。これによ
り、メモリセルの導通電流ＩｏｎC より小さいリファレ
ンスセルの導通電流ＩｏｎR を実現している。
【０００８】
【発明が解決しようとする課題】このような従来のリフ
ァレンスセルでは、ＲＩにつながるリファレンスセルの
ビット線の寄生容量が、ＳＩにつながるメモリセルのビ
ット線の寄生容量より少なくなることにより、ビット線
の充電スピードの差や、電源および接地電位のノイズに
よるゆれにより、ＳＩにつながるメモリセルとリファレ
ンスセルのビット線が変動する時、その変動に位相差が
生じ、スピードの遅延あるいは誤動作の原因になるとい
う問題がある。例えば、１０２４ビット長のビット線を
１６ビット／ブロックのメモリセルで構成すると、３２
個のビット線コンタクトを必要とし、この３２個分のコ
ンタクト拡散層容量がビット線の寄生容量に追加され
る。一方、図８に示したような複数個のメモリセルでリ
ファレンスセルを構成した場合は、ビット線コンタクト
を削除することにより複数メモリセルの直列を実現して
いるため、リファレンスセルのビット線には１６個分の
ビット線コンタクト拡散層容量が接続されるのみであ
り、両者のビット線の寄生容量に大きな差が生じる。
ァレンスセルでは、ＲＩにつながるリファレンスセルの
ビット線の寄生容量が、ＳＩにつながるメモリセルのビ
ット線の寄生容量より少なくなることにより、ビット線
の充電スピードの差や、電源および接地電位のノイズに
よるゆれにより、ＳＩにつながるメモリセルとリファレ
ンスセルのビット線が変動する時、その変動に位相差が
生じ、スピードの遅延あるいは誤動作の原因になるとい
う問題がある。例えば、１０２４ビット長のビット線を
１６ビット／ブロックのメモリセルで構成すると、３２
個のビット線コンタクトを必要とし、この３２個分のコ
ンタクト拡散層容量がビット線の寄生容量に追加され
る。一方、図８に示したような複数個のメモリセルでリ
ファレンスセルを構成した場合は、ビット線コンタクト
を削除することにより複数メモリセルの直列を実現して
いるため、リファレンスセルのビット線には１６個分の
ビット線コンタクト拡散層容量が接続されるのみであ
り、両者のビット線の寄生容量に大きな差が生じる。
【０００９】このため、図９に示すように、アドレス入
力及びＣＥ入力の変化に呼応して、Ｙセレクタデコード
信号がＹセレクタを選択し、ほぼ同時にメモリセルビッ
ト線とリファレンスセルビット線の充電が開始される
が、寄生容量の違いにより、図中（ａ）のＲＩとＳＩの
ように充電スピードに差が生じる。それを受け、ＳＡと
ＲＡが変化し、そのレベル差を増幅段で増幅し出力する
が、ＳＡ、ＲＡはそれぞれのビット線寄生容量を充電す
るため、いったん電位が下がる。この時、それぞれのビ
ット線容量の差によりＲＡに対しＳＡが下がり過ぎるた
め、ＳＡとＲＡの交点すなわち、図中の判定点Ａが、Ｓ
ＡとＲＡが完全に同期した時の判定点Ｂより遅れ、スピ
ードの遅延を招いている。また、図中（ｂ）に示すよう
に、ＧＮＤがノイズにより変動した場合、ＳＩにつなが
るメモリセルビット線とリファレンスセルビット線に時
定数の違いによる位相差が生じ、ＳＡとＲＡの電位差が
少なくなり、ついには逆転してしまうといった誤動作が
生じる。
力及びＣＥ入力の変化に呼応して、Ｙセレクタデコード
信号がＹセレクタを選択し、ほぼ同時にメモリセルビッ
ト線とリファレンスセルビット線の充電が開始される
が、寄生容量の違いにより、図中（ａ）のＲＩとＳＩの
ように充電スピードに差が生じる。それを受け、ＳＡと
ＲＡが変化し、そのレベル差を増幅段で増幅し出力する
が、ＳＡ、ＲＡはそれぞれのビット線寄生容量を充電す
るため、いったん電位が下がる。この時、それぞれのビ
ット線容量の差によりＲＡに対しＳＡが下がり過ぎるた
め、ＳＡとＲＡの交点すなわち、図中の判定点Ａが、Ｓ
ＡとＲＡが完全に同期した時の判定点Ｂより遅れ、スピ
ードの遅延を招いている。また、図中（ｂ）に示すよう
に、ＧＮＤがノイズにより変動した場合、ＳＩにつなが
るメモリセルビット線とリファレンスセルビット線に時
定数の違いによる位相差が生じ、ＳＡとＲＡの電位差が
少なくなり、ついには逆転してしまうといった誤動作が
生じる。
【００１０】なお、図１０に示すように、リファレンス
セル２Ａをメモリセルアレイ１の外に配置した構成も提
案されており、この場合には、必要な数のリファレンス
セルのみをメモリセルアレイ外に配置している。この構
成は、比較的低速アクセスの半導体記憶装置に用いられ
る。この構成では、リファレンスセルをメモリセルアレ
イの外に配置しているため、複数のメモリセルブロック
を使用する従来のリファレンスセルでは、そのままチッ
プ面積の増大につながるという問題が生じる。
セル２Ａをメモリセルアレイ１の外に配置した構成も提
案されており、この場合には、必要な数のリファレンス
セルのみをメモリセルアレイ外に配置している。この構
成は、比較的低速アクセスの半導体記憶装置に用いられ
る。この構成では、リファレンスセルをメモリセルアレ
イの外に配置しているため、複数のメモリセルブロック
を使用する従来のリファレンスセルでは、そのままチッ
プ面積の増大につながるという問題が生じる。
【００１１】本発明の目的は、メモリセルのビット線寄
生容量と、リファレンスセルのビット線寄生容量を同等
とし、ビット線における充電スピードの差や、電源、接
地電位のノイズによる変動の位相差を小さくすることを
可能にした半導体記憶装置を提供することにある。
生容量と、リファレンスセルのビット線寄生容量を同等
とし、ビット線における充電スピードの差や、電源、接
地電位のノイズによる変動の位相差を小さくすることを
可能にした半導体記憶装置を提供することにある。
【００１２】
【課題を解決するための手段】本発明は、複数個のメモ
リセルの一部をリファレンスセルとして構成し、このリ
ファレンスセルにより前記メモリセルの記憶データを判
断するためのリファレンス電圧を得る半導体記憶装置に
おいて、前記リファレンスセルは、１つのメモリセルブ
ロック内において、このメモリセルブロックを構成する
多数個のメモリセルのうちの複数個を直列接続した構成
としたことを特徴としている。この場合、記憶データを
読み出すビット線につながるメモリセルブロックの数
と、リファレンス電圧を取り出すビット線につながるメ
モリセルブロックの数が等しくされる。また、メモリセ
ルのビット線に接続されて選択されたメモリセルの導
通、非導通の状態に対応した電圧を検出するバイアス回
路と、リファレンスセルのビット線に接続されてリファ
レンス電圧を発生するリファレンス回路と、前記リファ
レンス電圧とメモリセルの電圧とを比較して選択された
メモリセルの導通、非導通を判断する差動増幅段とを備
えることが好ましい。
リセルの一部をリファレンスセルとして構成し、このリ
ファレンスセルにより前記メモリセルの記憶データを判
断するためのリファレンス電圧を得る半導体記憶装置に
おいて、前記リファレンスセルは、１つのメモリセルブ
ロック内において、このメモリセルブロックを構成する
多数個のメモリセルのうちの複数個を直列接続した構成
としたことを特徴としている。この場合、記憶データを
読み出すビット線につながるメモリセルブロックの数
と、リファレンス電圧を取り出すビット線につながるメ
モリセルブロックの数が等しくされる。また、メモリセ
ルのビット線に接続されて選択されたメモリセルの導
通、非導通の状態に対応した電圧を検出するバイアス回
路と、リファレンスセルのビット線に接続されてリファ
レンス電圧を発生するリファレンス回路と、前記リファ
レンス電圧とメモリセルの電圧とを比較して選択された
メモリセルの導通、非導通を判断する差動増幅段とを備
えることが好ましい。
【００１３】例えば、本発明におけるメモリセルブロッ
クは、互いに平行に配置された複数個の拡散層と、前記
拡散層と直交する方向に配置され、互いに平行な複数の
ワード線と、前記拡散層と前記ワード線との交差部分を
ソース及びドレインとし、前記ソースとドレインに挟ま
れた部分をチャンネルとする複数個のメモリセルと、前
記ワード線とビット線とを接続するビット線コンタクト
との間、または前記ワード線とＧＮＤ線とを接続するＧ
ＮＤ線コンタクトとの間の少なくとも一方の間に、前記
ワード線と平行に配置された複数個の互いに平行なブロ
ック選択線と、前記複数個の拡散層と前記ブロック選択
線との交差部分をソースおよびドレインとするブロック
選択トランジスタとで構成されており、前記リファレン
スセルは、同一メモリセルブロック内の複数のメモリセ
ルがワード線とブロック選択線により同時に選択され、
その選択された複数個のメモリセルが互いに直列に接続
されるメモリセルブロックとして構成される。この場
合、リファレンスセルを構成するメモリセルブロック
は、ブロック選択トランジスタのチャンネル部及びメモ
リセルのチャンネル部に選択的にイオン注入層を形成し
てそのしきい値を高め、これらチャンネル部以外のチャ
ンネル部において複数個のメモリセルが直列に導通され
てリファレンスセルを構成する。
クは、互いに平行に配置された複数個の拡散層と、前記
拡散層と直交する方向に配置され、互いに平行な複数の
ワード線と、前記拡散層と前記ワード線との交差部分を
ソース及びドレインとし、前記ソースとドレインに挟ま
れた部分をチャンネルとする複数個のメモリセルと、前
記ワード線とビット線とを接続するビット線コンタクト
との間、または前記ワード線とＧＮＤ線とを接続するＧ
ＮＤ線コンタクトとの間の少なくとも一方の間に、前記
ワード線と平行に配置された複数個の互いに平行なブロ
ック選択線と、前記複数個の拡散層と前記ブロック選択
線との交差部分をソースおよびドレインとするブロック
選択トランジスタとで構成されており、前記リファレン
スセルは、同一メモリセルブロック内の複数のメモリセ
ルがワード線とブロック選択線により同時に選択され、
その選択された複数個のメモリセルが互いに直列に接続
されるメモリセルブロックとして構成される。この場
合、リファレンスセルを構成するメモリセルブロック
は、ブロック選択トランジスタのチャンネル部及びメモ
リセルのチャンネル部に選択的にイオン注入層を形成し
てそのしきい値を高め、これらチャンネル部以外のチャ
ンネル部において複数個のメモリセルが直列に導通され
てリファレンスセルを構成する。
【００１４】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明を図５に示したような
半導体記憶装置に適用した第１の実施形態のメモリセル
ブロック、ここではメモリセルをリファレンスセルとし
て構成した場合の平面図である。このメモリセルブロッ
クの基本的な構成は、図６に示した従来のメモリセルブ
ロックと略同じであるため、同一部分には同一符号を付
してある。すなわち、互いに平行に配置された複数のＮ
+ 拡散層１５と、それと直交方向に配置された互いに平
行な複数のワード線１１とを備えており、それらの交差
部分をソース及びドレインとし、そのソース、ドレイン
に挟まれた部分をチャンネルとしてメモリセルが構成さ
れる。また、ワード線１１とビット線コンタクト１７と
の間、及びワード線１１とバーチャルＧＮＤ線コンタク
ト１８との間に、ブロック選択線１１１〜１１６をワー
ド線１１と平行に配置している。ブロック選択線１１
１，１１３，１１４，１１５は電源電位に、ブロック選
択線１１２，１１６を設置電位にそれぞれ固定する。ま
た、１３はビット線、１４はバーチャルＧＮＤ線であ
る。
参照して説明する。図１は本発明を図５に示したような
半導体記憶装置に適用した第１の実施形態のメモリセル
ブロック、ここではメモリセルをリファレンスセルとし
て構成した場合の平面図である。このメモリセルブロッ
クの基本的な構成は、図６に示した従来のメモリセルブ
ロックと略同じであるため、同一部分には同一符号を付
してある。すなわち、互いに平行に配置された複数のＮ
+ 拡散層１５と、それと直交方向に配置された互いに平
行な複数のワード線１１とを備えており、それらの交差
部分をソース及びドレインとし、そのソース、ドレイン
に挟まれた部分をチャンネルとしてメモリセルが構成さ
れる。また、ワード線１１とビット線コンタクト１７と
の間、及びワード線１１とバーチャルＧＮＤ線コンタク
ト１８との間に、ブロック選択線１１１〜１１６をワー
ド線１１と平行に配置している。ブロック選択線１１
１，１１３，１１４，１１５は電源電位に、ブロック選
択線１１２，１１６を設置電位にそれぞれ固定する。ま
た、１３はビット線、１４はバーチャルＧＮＤ線であ
る。
【００１５】さらに、１６はイオン注入層であり、図６
の構成と同様に、イオン注入によりその部分のトランジ
スタのしきい値が高くなり、この部分は常時非導通の状
態となる。そして、前記メモリセルチャンネル部とブロ
ック選択トランジスタチャンネル部には、選択的に追加
したイオン注入層１９が設けられ、このイオン注入層１
９により、メモリセルとブロック選択トランジスタのし
きい値を電源電圧より高く設定し、この部分が常時非導
通となるように構成することにより、例えばワード線１
１０が選択されたときに、このワード線で構成される図
中Ｍ０１、Ｍ０２、Ｍ０３の３個のメモリセル（トラン
ジスタ）を直列に接続した状態とする。
の構成と同様に、イオン注入によりその部分のトランジ
スタのしきい値が高くなり、この部分は常時非導通の状
態となる。そして、前記メモリセルチャンネル部とブロ
ック選択トランジスタチャンネル部には、選択的に追加
したイオン注入層１９が設けられ、このイオン注入層１
９により、メモリセルとブロック選択トランジスタのし
きい値を電源電圧より高く設定し、この部分が常時非導
通となるように構成することにより、例えばワード線１
１０が選択されたときに、このワード線で構成される図
中Ｍ０１、Ｍ０２、Ｍ０３の３個のメモリセル（トラン
ジスタ）を直列に接続した状態とする。
【００１６】図２は、Ｘデコーダが４本のワード線を駆
動する場合のリファレンスセルの構成の例であり、従来
技術で説明した図８に対応する部分の平面図である。こ
こでは、４つのメモリセルブロックのうち、１つのメモ
リセルブロックのみを利用し、不要の３つのメモリセル
ブロックは、ブロック選択線１２１〜１２６，１３１〜
１３６，１４１〜１４６を接地電位に固定することによ
り常に非選択としている。そして、図１に示したよう
に、利用するメモリセルブロックには選択的イオン注入
層１９を施し、かつこのメモリセルブロックのブロック
選択線１１１，１１３，１１４，１１５を電源電位に、
ブロック選択線１１２，１１６を接地電位にそれぞれ固
定している。また、ここでは、ビット線コンタクト１７
及びＧＮＤ線コンタクト１８はメモリセルと同様にその
まま形成されている。
動する場合のリファレンスセルの構成の例であり、従来
技術で説明した図８に対応する部分の平面図である。こ
こでは、４つのメモリセルブロックのうち、１つのメモ
リセルブロックのみを利用し、不要の３つのメモリセル
ブロックは、ブロック選択線１２１〜１２６，１３１〜
１３６，１４１〜１４６を接地電位に固定することによ
り常に非選択としている。そして、図１に示したよう
に、利用するメモリセルブロックには選択的イオン注入
層１９を施し、かつこのメモリセルブロックのブロック
選択線１１１，１１３，１１４，１１５を電源電位に、
ブロック選択線１１２，１１６を接地電位にそれぞれ固
定している。また、ここでは、ビット線コンタクト１７
及びＧＮＤ線コンタクト１８はメモリセルと同様にその
まま形成されている。
【００１７】したがって、リファレンスセルの選択は、
ワード線選択により行われる。ワード線１１０が選択さ
れると、図１に示したように、イオン注入層１９により
非導通とされるトランジスタを回避しながら、ワード線
１１０により構成されるメモリセルＭ０１，Ｍ０２，Ｍ
０３が直列に接続され、同図の矢印で示す経路によりビ
ット線コンタクト１７とＧＮＤ線コンタクト１８との間
が導通される。その上で、図２の４つのメモリセルブロ
ックにわたるビット線１３とバーチャルＧＮＤ線１４
ａ，１４ｂが選択されて導通される。この場合、ビット
線１３と選択バーチャルＧＮＤ線１４ａ，１４ｂとの間
に挿入される３つのメモリセルＭ０１，Ｍ０２，Ｍ０３
のＮ+ 拡散層１５の総抵抗値を、従来のメモリセルブロ
ックを３段直列に接続した場合とほぼ等価になるよう構
成しておくことで、リファレンス回路の抵抗を従来と等
しくすることができる。また、このとき、ビット線には
メモリセルと同数のビット線コンタクトが接続されるた
め、このコンタクトの寄生容量はメモリセルのビット線
における寄生容量と等しくなり、メモリセルとリファレ
ンスセルのビット線の寄生容量を等しくすることができ
る。
ワード線選択により行われる。ワード線１１０が選択さ
れると、図１に示したように、イオン注入層１９により
非導通とされるトランジスタを回避しながら、ワード線
１１０により構成されるメモリセルＭ０１，Ｍ０２，Ｍ
０３が直列に接続され、同図の矢印で示す経路によりビ
ット線コンタクト１７とＧＮＤ線コンタクト１８との間
が導通される。その上で、図２の４つのメモリセルブロ
ックにわたるビット線１３とバーチャルＧＮＤ線１４
ａ，１４ｂが選択されて導通される。この場合、ビット
線１３と選択バーチャルＧＮＤ線１４ａ，１４ｂとの間
に挿入される３つのメモリセルＭ０１，Ｍ０２，Ｍ０３
のＮ+ 拡散層１５の総抵抗値を、従来のメモリセルブロ
ックを３段直列に接続した場合とほぼ等価になるよう構
成しておくことで、リファレンス回路の抵抗を従来と等
しくすることができる。また、このとき、ビット線には
メモリセルと同数のビット線コンタクトが接続されるた
め、このコンタクトの寄生容量はメモリセルのビット線
における寄生容量と等しくなり、メモリセルとリファレ
ンスセルのビット線の寄生容量を等しくすることができ
る。
【００１８】この結果、リファレンスセルでは、ＲＩに
つながるリファレンスセルのビット線の寄生容量が、Ｓ
Ｉにつながるメモリセルのビット線の寄生容量と等しく
なり、ビット線の充電スピードの差や、電源および接地
電位のノイズによるゆれにより、ＳＩにつながるメモリ
セルとリファレンスセルのビット線が変動する時にも位
相差が生じることはなくなり、スピードの遅延あるいは
誤動作の原因が生じることもなくなる。図３はその状態
を示しており、アドレス入力及びＣＥ入力の変化に呼応
して、Ｙセレクタデコード信号がＹセレクタを選択し、
ほぼ同時にメモリセルビット線とリファレンスセルビッ
ト線の充電が開始されたときに、寄生容量が等しいた
め、図中（ａ）のＲＩとＳＩの充電スピードも等しくな
る。このため、ＳＡ、ＲＡはそれぞれのビット線寄生容
量を充電するため、いったん電位が下がるが、その下が
りも等しくなり、図中の判定点Ａが、ＳＡとＲＡが完全
に同期した時の判定点となり、高スピード化が可能とな
る。また、図中（ｂ）に示すように、ＧＮＤがノイズに
より変動した場合でも、ＳＩにつながるメモリセルビッ
ト線とリファレンスセルビット線に時定数の違いによる
位相差が生じないため、ＳＡとＲＡの電位差は確保さ
れ、逆転してしまうようなこともなく、誤動作が生じる
ことはない。
つながるリファレンスセルのビット線の寄生容量が、Ｓ
Ｉにつながるメモリセルのビット線の寄生容量と等しく
なり、ビット線の充電スピードの差や、電源および接地
電位のノイズによるゆれにより、ＳＩにつながるメモリ
セルとリファレンスセルのビット線が変動する時にも位
相差が生じることはなくなり、スピードの遅延あるいは
誤動作の原因が生じることもなくなる。図３はその状態
を示しており、アドレス入力及びＣＥ入力の変化に呼応
して、Ｙセレクタデコード信号がＹセレクタを選択し、
ほぼ同時にメモリセルビット線とリファレンスセルビッ
ト線の充電が開始されたときに、寄生容量が等しいた
め、図中（ａ）のＲＩとＳＩの充電スピードも等しくな
る。このため、ＳＡ、ＲＡはそれぞれのビット線寄生容
量を充電するため、いったん電位が下がるが、その下が
りも等しくなり、図中の判定点Ａが、ＳＡとＲＡが完全
に同期した時の判定点となり、高スピード化が可能とな
る。また、図中（ｂ）に示すように、ＧＮＤがノイズに
より変動した場合でも、ＳＩにつながるメモリセルビッ
ト線とリファレンスセルビット線に時定数の違いによる
位相差が生じないため、ＳＡとＲＡの電位差は確保さ
れ、逆転してしまうようなこともなく、誤動作が生じる
ことはない。
【００１９】なお、図４は、本発明の第２の実施形態の
メモリセルブロックを示す図であり、イオン注入層の位
置を変更した連である。ここでは、同図のように、イオ
ン注入層１９Ａをメモリセルチャンネルとブロック選択
トランジスタチャンネルに追加しており、これにより、
ワード線１１０が選択された場合に、Ｍ０４、Ｍ０５、
Ｍ０６のメモリセルが同時に選択され、直列に接続され
ることになる。その他の構成、および動作は第１の実施
形態と全く同じであり、この実施形態においても第１実
施形態と同様の作用効果を得ることが可能となる。
メモリセルブロックを示す図であり、イオン注入層の位
置を変更した連である。ここでは、同図のように、イオ
ン注入層１９Ａをメモリセルチャンネルとブロック選択
トランジスタチャンネルに追加しており、これにより、
ワード線１１０が選択された場合に、Ｍ０４、Ｍ０５、
Ｍ０６のメモリセルが同時に選択され、直列に接続され
ることになる。その他の構成、および動作は第１の実施
形態と全く同じであり、この実施形態においても第１実
施形態と同様の作用効果を得ることが可能となる。
【００２０】
【発明の効果】以上説明したように本発明は、１つのメ
モリセルブロック内の複数個のメモリセルを直列接続し
てリファレンスセルを構成しているので、所要のリファ
レンス電圧を得ることができるとともに、リファレンス
セルのビット線に接続されるコンタクトとメモリセルの
ビット線に接続されるコンタクトを等価にして各ビット
線に寄生される容量をそれぞれ等しくすることができ
る。これにより、メモリセルビット線とリファレンスセ
ルビット線の充電スピードの差が少なくなり、ＳＡとＲ
Ａがほぼ同期して変化するため、判定点Ａの遅延が抑え
られる。また、これにより、電源あるいは、接地電位が
ノイズ等により変動した場合でも、増幅段の入力である
ＲＡとＳＡは同期して変化されることになり、ＲＡとＳ
Ａの位相差が少なくなり、ＲＡとＳＡの電位が逆転する
といった誤動作が発生しにくくなる。また、本発明では
単にイオン注入を行うだけでよく、従来のようにコンタ
クトを変更する必要がないため、製造が容易となる。さ
らに、本発明では、１つのメモリセルブロックでリファ
レンスセルが構成できるため、リファレンスセルの面積
を縮少して、チップ面積の増大を抑える上でも有利とな
る。
モリセルブロック内の複数個のメモリセルを直列接続し
てリファレンスセルを構成しているので、所要のリファ
レンス電圧を得ることができるとともに、リファレンス
セルのビット線に接続されるコンタクトとメモリセルの
ビット線に接続されるコンタクトを等価にして各ビット
線に寄生される容量をそれぞれ等しくすることができ
る。これにより、メモリセルビット線とリファレンスセ
ルビット線の充電スピードの差が少なくなり、ＳＡとＲ
Ａがほぼ同期して変化するため、判定点Ａの遅延が抑え
られる。また、これにより、電源あるいは、接地電位が
ノイズ等により変動した場合でも、増幅段の入力である
ＲＡとＳＡは同期して変化されることになり、ＲＡとＳ
Ａの位相差が少なくなり、ＲＡとＳＡの電位が逆転する
といった誤動作が発生しにくくなる。また、本発明では
単にイオン注入を行うだけでよく、従来のようにコンタ
クトを変更する必要がないため、製造が容易となる。さ
らに、本発明では、１つのメモリセルブロックでリファ
レンスセルが構成できるため、リファレンスセルの面積
を縮少して、チップ面積の増大を抑える上でも有利とな
る。
【図１】本発明の第１の実施形態のリファレンスセルの
平面図である。
平面図である。
【図２】リファレンスセルのブロック構成を示す図であ
る。
る。
【図３】リファレンス動作を説明するためのタイミング
図である。
図である。
【図４】本発明の第２の実施形態のリファレンスセルの
平面図である。
平面図である。
【図５】本発明が適用される半導体記憶装置のブロック
構成図である。
構成図である。
【図６】従来のメモリセルブロックの平面図である。
【図７】Ｘデコーダとメモリセルブロックアレイの接続
状態を示す図である。
状態を示す図である。
【図８】従来のリファレンスセルの平面図である。
【図９】従来におけるリファレンス動作を説明するため
のタイミング図である。
のタイミング図である。
【図１０】従来の他の半導体記憶装置のブロック構成図
である。
である。
１ メモリアレイ ２ リファレンスセルアレイ ３ Ｘデコーダ及びブロック選択デコーダ ４ Ｙセレクタ ５ メモリセル用バイアス回路 ６ リファレンス回路 ７ 差動増幅段 ８ センスアンプ回路 ９ アドレスバッファ回路 １０ ＣＥバッファ回路 １１ ワード線 １２ ブロック選択線 １３ ビット線 １４ バーチャルＧＮＤ線 １５ Ｎ+ 拡散層 １６ イオン注入層 １７ ビット線コンタクト １８ バーチャルＧＮＤ線コンタクト １９，１９Ａ イオン注入層 １００ メモリセルブロック １１０ 選択ワード線 １１１〜１１６ ブロック選択線 １２１〜１２６ ブロック選択線 １３１〜１３６ ブロック選択線 １４１〜１４６ ブロック選択線
Claims (5)
- 【請求項１】 複数個のメモリセルの一部をリファレン
スセルとして構成し、このリファレンスセルにより前記
メモリセルの記憶データを判断するためのリファレンス
電圧を得る半導体記憶装置において、前記リファレンス
セルは、１つのメモリセルブロック内において、このメ
モリセルブロックを構成する多数個のメモリセルのうち
の複数個を直列接続した構成としたことを特徴とする半
導体記憶装置。 - 【請求項２】 記憶データを読み出すビット線につなが
るメモリセルブロックの数と、リファレンス電圧を取り
出すビット線につながるメモリセルブロックの数が等し
くされ、各ビット線から得られるデータ電圧とリファレ
ンス電圧とを比較して記憶データの判断を行う請求項１
の半導体記憶装置。 - 【請求項３】 メモリセルのビット線に接続されて選択
されたメモリセルの導通、非導通の状態に対応した電圧
を検出するバイアス回路と、リファレンスセルのビット
線に接続されてリファレンス電圧を発生するリファレン
ス回路と、前記リファレンス電圧とメモリセルの電圧と
を比較して選択されたメモリセルの導通、非導通を判断
する差動増幅段とを備える請求項２の半導体記憶装置。 - 【請求項４】 メモリセルブロックは、互いに平行に配
置された複数個の拡散層と、前記拡散層と直交する方向
に配置され、互いに平行な複数のワード線と、前記拡散
層と前記ワード線との交差部分をソース及びドレインと
し、前記ソースとドレインに挟まれた部分をチャンネル
とする複数個のメモリセルと、前記ワード線とビット線
とを接続するビット線コンタクトとの間、または前記ワ
ード線とＧＮＤ線とを接続するＧＮＤ線コンタクトとの
間の少なくとも一方の間に、前記ワード線と平行に配置
された複数個の互いに平行なブロック選択線と、前記複
数個の拡散層と前記ブロック選択線との交差部分をソー
スおよびドレインとするブロック選択トランジスタとで
構成され、前記リファレンスセルは、同一メモリセルブ
ロック内の複数のメモリセルがワード線とブロック選択
線により同時に選択され、その選択された複数個のメモ
リセルが互いに直列に接続されるメモリセルブロックと
して構成されてなる請求項２または３の半導体記憶装
置。 - 【請求項５】 リファレンスセルを構成するメモリセル
ブロックは、ブロック選択トランジスタのチャンネル部
及びメモリセルのチャンネル部に選択的にイオン注入層
を形成してそのしきい値を高め、これらチャンネル部以
外のチャンネル部において複数個のメモリセルが直列に
導通される構成とされる請求項４の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08210881A JP3127953B2 (ja) | 1996-08-09 | 1996-08-09 | 半導体記憶装置 |
| US08/908,712 US5943286A (en) | 1996-08-09 | 1997-08-08 | Memory device having a plurality of cell array blocks including reference cells are connected in series |
| KR1019970038356A KR100284217B1 (ko) | 1996-08-09 | 1997-08-09 | 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08210881A JP3127953B2 (ja) | 1996-08-09 | 1996-08-09 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1056085A true JPH1056085A (ja) | 1998-02-24 |
| JP3127953B2 JP3127953B2 (ja) | 2001-01-29 |
Family
ID=16596646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08210881A Expired - Fee Related JP3127953B2 (ja) | 1996-08-09 | 1996-08-09 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5943286A (ja) |
| JP (1) | JP3127953B2 (ja) |
| KR (1) | KR100284217B1 (ja) |
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| US6495870B1 (en) | 1998-07-03 | 2002-12-17 | Hitachi, Ltd. | Semiconductor device and method for patterning the semiconductor device in which line patterns terminate at different lengths to prevent the occurrence of a short or break |
| US7218544B2 (en) | 2004-05-12 | 2007-05-15 | Matsushita Electric Industrial Co., Ltd. | Mask ROM |
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| JP3336985B2 (ja) * | 1999-01-29 | 2002-10-21 | 日本電気株式会社 | 半導体記憶装置 |
| JP3420133B2 (ja) * | 1999-10-13 | 2003-06-23 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置 |
| US6118702A (en) * | 1999-10-19 | 2000-09-12 | Advanced Micro Devices, Inc. | Source bias compensation for page mode read operation in a flash memory device |
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| US6791865B2 (en) * | 2002-09-03 | 2004-09-14 | Hewlett-Packard Development Company, L.P. | Memory device capable of calibration and calibration methods therefor |
| JP2004103104A (ja) * | 2002-09-09 | 2004-04-02 | Renesas Technology Corp | 薄膜磁性体記憶装置 |
| KR100528341B1 (ko) * | 2003-12-30 | 2005-11-15 | 삼성전자주식회사 | 자기 램 및 그 읽기방법 |
| TWI234163B (en) * | 2004-07-16 | 2005-06-11 | Elan Microelectronics Corp | Flat-cell ROM |
| US7522443B2 (en) * | 2005-07-15 | 2009-04-21 | Solomon Systech Limited | Flat-cell read-only memory structure |
| JP2008047189A (ja) * | 2006-08-11 | 2008-02-28 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
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| US9991001B2 (en) * | 2014-05-22 | 2018-06-05 | Cypress Semiconductor Corporation | Methods, circuits, devices and systems for sensing an NVM cell |
| KR102189824B1 (ko) * | 2014-08-04 | 2020-12-11 | 삼성전자주식회사 | 메모리 장치의 단위 어레이, 이를 포함하는 메모리 장치 및 메모리 시스템 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH01271996A (ja) * | 1988-04-22 | 1989-10-31 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JP2863661B2 (ja) * | 1991-12-16 | 1999-03-03 | 株式会社東芝 | 読出専用メモリ |
| JPH0644778A (ja) * | 1992-07-24 | 1994-02-18 | Ricoh Co Ltd | 半導体メモリ装置 |
| JPH09265791A (ja) * | 1996-03-28 | 1997-10-07 | Nec Corp | 半導体記憶装置 |
| DE69702256T2 (de) * | 1996-06-24 | 2001-01-18 | Advanced Micro Devices, Inc. | Verfahren für einen merhfachen, bits pro zelle flash eeprom, speicher mit seitenprogrammierungsmodus und leseverfahren |
-
1996
- 1996-08-09 JP JP08210881A patent/JP3127953B2/ja not_active Expired - Fee Related
-
1997
- 1997-08-08 US US08/908,712 patent/US5943286A/en not_active Expired - Fee Related
- 1997-08-09 KR KR1019970038356A patent/KR100284217B1/ko not_active IP Right Cessation
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| US7582921B2 (en) | 1998-07-03 | 2009-09-01 | Hitachi, Ltd. | Semiconductor device and method for patterning |
| US7218544B2 (en) | 2004-05-12 | 2007-05-15 | Matsushita Electric Industrial Co., Ltd. | Mask ROM |
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