JP2676989B2 - Ｎａｎｄ型マスクｒｏｍ - Google Patents
Ｎａｎｄ型マスクｒｏｍInfo
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- JP2676989B2 JP2676989B2 JP17780790A JP17780790A JP2676989B2 JP 2676989 B2 JP2676989 B2 JP 2676989B2 JP 17780790 A JP17780790 A JP 17780790A JP 17780790 A JP17780790 A JP 17780790A JP 2676989 B2 JP2676989 B2 JP 2676989B2
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Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は、例えば、マクロプログラム等を記憶する
マスクROMに用いて好適なセンサアンプに関する。
マスクROMに用いて好適なセンサアンプに関する。
「従来の技術」 第２図は、マスクROMに具備されたセンサアンプの構
成例を示す回路図である。この図において、１はメモリ
トランジスタであり、これらはマスクROMにおけるメモ
リセルとして用いられる。これらメモリトランジスタ１
は、記憶するデータに応じてディプレッション形（以
下、Ｄ形と記す）か、もしくはエンハンスメント形（以
下、Ｅ形と記す）のＮチャネルMOSトランジスタに形成
される。ここで、Ｄ形のMOSトランジスタとは、ゲート
に電圧を加えなくてもチャネルが形成されているトラン
ジスタである。一方、Ｅ形のMOSトランジスタとは、ゲ
ートに電圧を加えて反転層の形成を助けないと、チャネ
ルが形成されないトランジスタである。すなわち、メモ
リトランジスタをＤ形にすれば接地（オン）状態、Ｅ形
にすれば遮断（オフ）状態とするようにしてデータが記
憶されるようになっている。また、これらメモリトラン
ジスタ１の各ゲートには、ワード線W1〜Wnが接続されて
おり、これらには図示されていないアドレスデコーダか
らアドレス信号が供給される。このアドレス信号で所定
のメモリトランジスタ１の「列」を指定するには、指定
する「列」のワード線（W1〜Wnのいずれか）にのみ“0"
を、その他には“1"を供給する。
成例を示す回路図である。この図において、１はメモリ
トランジスタであり、これらはマスクROMにおけるメモ
リセルとして用いられる。これらメモリトランジスタ１
は、記憶するデータに応じてディプレッション形（以
下、Ｄ形と記す）か、もしくはエンハンスメント形（以
下、Ｅ形と記す）のＮチャネルMOSトランジスタに形成
される。ここで、Ｄ形のMOSトランジスタとは、ゲート
に電圧を加えなくてもチャネルが形成されているトラン
ジスタである。一方、Ｅ形のMOSトランジスタとは、ゲ
ートに電圧を加えて反転層の形成を助けないと、チャネ
ルが形成されないトランジスタである。すなわち、メモ
リトランジスタをＤ形にすれば接地（オン）状態、Ｅ形
にすれば遮断（オフ）状態とするようにしてデータが記
憶されるようになっている。また、これらメモリトラン
ジスタ１の各ゲートには、ワード線W1〜Wnが接続されて
おり、これらには図示されていないアドレスデコーダか
らアドレス信号が供給される。このアドレス信号で所定
のメモリトランジスタ１の「列」を指定するには、指定
する「列」のワード線（W1〜Wnのいずれか）にのみ“0"
を、その他には“1"を供給する。
2,2,…は、セレクトトランジスタである。このセレク
トトランジスタ2,2,…の各ゲートには、それぞれセレク
ト線SL1〜SLnが接続されており、これらには図示されて
いないアドレスデコーダからセレクト信号が供給され
る。このセレクト信号によりメモリトランジスタ１の所
定の「行」が選択される。３は負荷トランジスタ3a、駆
動トランジスタ3bおよびインバータ3cとで構成されるセ
ンス側レベルシフト回路である。このセンス側レベルシ
フト回路３は、上述したアドレス信号によって指定され
たメモリトランジスタ１の「列」の接続状況に応じたレ
ベルをセンス線Ｓへ出力する。４はオン状態に設定され
た複数のＮチャネルMOSトランジスタが直列接続されて
いるダミートランジスタである。５はダミー側レベルシ
フト回路であり、負荷トランジスタ5aの抵抗値に応じた
基準レベルを発生し、これをリファレンス線Ｒへ出力す
る。６は差動増幅器であり、リファレンス線Ｒとセンス
線Ｒとに供給される信号を差動増幅して出力する。
トトランジスタ2,2,…の各ゲートには、それぞれセレク
ト線SL1〜SLnが接続されており、これらには図示されて
いないアドレスデコーダからセレクト信号が供給され
る。このセレクト信号によりメモリトランジスタ１の所
定の「行」が選択される。３は負荷トランジスタ3a、駆
動トランジスタ3bおよびインバータ3cとで構成されるセ
ンス側レベルシフト回路である。このセンス側レベルシ
フト回路３は、上述したアドレス信号によって指定され
たメモリトランジスタ１の「列」の接続状況に応じたレ
ベルをセンス線Ｓへ出力する。４はオン状態に設定され
た複数のＮチャネルMOSトランジスタが直列接続されて
いるダミートランジスタである。５はダミー側レベルシ
フト回路であり、負荷トランジスタ5aの抵抗値に応じた
基準レベルを発生し、これをリファレンス線Ｒへ出力す
る。６は差動増幅器であり、リファレンス線Ｒとセンス
線Ｒとに供給される信号を差動増幅して出力する。
このような構成において、所定のメモリトランジスタ
１にアクセスする場合には、まず、セレクト信号により
メモリトランジスタ１の「行」を選択する。次に、アド
レス信号によりメモリトランジスタ１の「列」を指定す
る。このようにして指定されたメモリトランジスタ１が
Ｄ形である場合には、差動増幅器６の出力端OUTから
“1"レベルの信号が出力され、一方、Ｅ形である場合に
は“0"レベルの信号が出力される。
１にアクセスする場合には、まず、セレクト信号により
メモリトランジスタ１の「行」を選択する。次に、アド
レス信号によりメモリトランジスタ１の「列」を指定す
る。このようにして指定されたメモリトランジスタ１が
Ｄ形である場合には、差動増幅器６の出力端OUTから
“1"レベルの信号が出力され、一方、Ｅ形である場合に
は“0"レベルの信号が出力される。
「発明が解決しようとする課題」 ところで、上述した従来のセンサアンプにおいて、例
えば、先の読み出し時に指定したＡ行のメモリトランジ
スタ１と、次の読み出し時に指定したＢ行のメモリトラ
ンジスタ１とが共にＥ形であった場合には、第３図に示
すように、センス側レベルシフト回路３の入力電位およ
び出力電位は、アドレスが切り替えられても一定である
のが理想的である。
えば、先の読み出し時に指定したＡ行のメモリトランジ
スタ１と、次の読み出し時に指定したＢ行のメモリトラ
ンジスタ１とが共にＥ形であった場合には、第３図に示
すように、センス側レベルシフト回路３の入力電位およ
び出力電位は、アドレスが切り替えられても一定である
のが理想的である。
しかしながら、実際には、第４図に示すようにアドレ
ス切り換わりによってセンス側レベルシフト回路３の入
力電位が低下することがある。これは、アドレスが切り
換わる際、Ｂ行における寄生容量Ｃに電荷がチャージさ
れるからである。このため、センス線Ｓの電位が上述し
た基準レベルより下がった場合には、差動増幅器６から
“1"レベルの信号が出力されてしまう。すなわち、この
差動増幅器６は、本来、アドレスが切り換えられても
“0"レベルの出力信号を維持すべきところが、第５図
（イ）に示すアドレス信号の変化に応じて同図（ロ）に
示す如く“0"レベルから“1"レベル、さらに“0"レベル
に変化する信号を出力してしまう。そして、このような
出力信号のゆらぎがマスクROMにおけるアクセス時間の
高速化を阻む要因となっていた。
ス切り換わりによってセンス側レベルシフト回路３の入
力電位が低下することがある。これは、アドレスが切り
換わる際、Ｂ行における寄生容量Ｃに電荷がチャージさ
れるからである。このため、センス線Ｓの電位が上述し
た基準レベルより下がった場合には、差動増幅器６から
“1"レベルの信号が出力されてしまう。すなわち、この
差動増幅器６は、本来、アドレスが切り換えられても
“0"レベルの出力信号を維持すべきところが、第５図
（イ）に示すアドレス信号の変化に応じて同図（ロ）に
示す如く“0"レベルから“1"レベル、さらに“0"レベル
に変化する信号を出力してしまう。そして、このような
出力信号のゆらぎがマスクROMにおけるアクセス時間の
高速化を阻む要因となっていた。
この発明は上述した事情に鑑みてなされたもので、上
述した出力信号のゆらぎを防止することができるセンス
アンプを提供することを目的としている。
述した出力信号のゆらぎを防止することができるセンス
アンプを提供することを目的としている。
「課題を解決するための手段」 この発明は、複数段直列に接続されたメモリトランジ
スタの行を複数行並列に接続してなるメモリトランジス
タ列の接続状態に応じた第１のレベル信号を発生する第
１のレベル信号発生手段と、基準となる第２のレベル信
号を発生する第２のレベル信号発生手段と、この第２の
レベル信号と前記第１のレベル信号とを差動増幅して出
力する差動増幅手段とから構成されるセンサアンプを有
するNAND型マスクROMにおいて、前記第２のレベル信号
発生手段は、複数段直列に接続されたダミートランジス
タの行が少なくとも２行並列に接続されたダミートラン
ジスタ回路と、前記ダミートランジスタの各行にそれぞ
れ直列接続されたスイッチング用トランジスタを有し、
前記メモリトランジスタ列の所定の行の選択タイミング
に応じて、前記ダミートランジスタの選択行が切り換え
られるように前記スイッチング用トランジスタを接続制
御する切替回路と、前記ダミートランジスタ回路に供給
する電流に応じて生成される信号を前記第２のレベル信
号として出力する出力回路とを具備することを特徴とし
ている。
スタの行を複数行並列に接続してなるメモリトランジス
タ列の接続状態に応じた第１のレベル信号を発生する第
１のレベル信号発生手段と、基準となる第２のレベル信
号を発生する第２のレベル信号発生手段と、この第２の
レベル信号と前記第１のレベル信号とを差動増幅して出
力する差動増幅手段とから構成されるセンサアンプを有
するNAND型マスクROMにおいて、前記第２のレベル信号
発生手段は、複数段直列に接続されたダミートランジス
タの行が少なくとも２行並列に接続されたダミートラン
ジスタ回路と、前記ダミートランジスタの各行にそれぞ
れ直列接続されたスイッチング用トランジスタを有し、
前記メモリトランジスタ列の所定の行の選択タイミング
に応じて、前記ダミートランジスタの選択行が切り換え
られるように前記スイッチング用トランジスタを接続制
御する切替回路と、前記ダミートランジスタ回路に供給
する電流に応じて生成される信号を前記第２のレベル信
号として出力する出力回路とを具備することを特徴とし
ている。
「作用」 上記構成によれば、ダミートランジスタ回路がメモリ
トランジスタ側と同じ寄生容量を持つように構成され、
切換回路が読み出しタイミング毎にダミートランジスタ
回路のトランジスタ列を切り換える。これにより、第１
および第２のレベル信号の電位変化が等しくなり、差動
増幅手段で相殺される。
トランジスタ側と同じ寄生容量を持つように構成され、
切換回路が読み出しタイミング毎にダミートランジスタ
回路のトランジスタ列を切り換える。これにより、第１
および第２のレベル信号の電位変化が等しくなり、差動
増幅手段で相殺される。
「実施例」 以下、図面を参照してこの発明の実施例について説明
する。第１図はこの発明の一実施例の構成を示す回路図
である。この図において、第２図の各部に対応する部分
には同一の番号を付け、その説明を省略する。この図が
第２図に示すものと異なる点は、ダミートランジスタ４
がメモリトランジスタ１と同じ寄生容量を持つように構
成したことである。
する。第１図はこの発明の一実施例の構成を示す回路図
である。この図において、第２図の各部に対応する部分
には同一の番号を付け、その説明を省略する。この図が
第２図に示すものと異なる点は、ダミートランジスタ４
がメモリトランジスタ１と同じ寄生容量を持つように構
成したことである。
すなわち、メモリトランジスタ１にあっては、ｍ段直
列に接続したＮチャネルMOSトランジスタを１ブロック
とし、このブロックをビット線Ｂに対してＮブロック分
が並列に接続されている。一方、ダミートランジスタ４
にあってもこれと同様に接続されている。さらに、セレ
クトトランジスタ20が設けられており、これによってダ
ミートランジスタ４におけるブロックを選択するよう構
成されている。
列に接続したＮチャネルMOSトランジスタを１ブロック
とし、このブロックをビット線Ｂに対してＮブロック分
が並列に接続されている。一方、ダミートランジスタ４
にあってもこれと同様に接続されている。さらに、セレ
クトトランジスタ20が設けられており、これによってダ
ミートランジスタ４におけるブロックを選択するよう構
成されている。
上記構成によれば、メモリトランジスタ１とダミート
ランジスタ４とにおける各ビット線Ｂに接続されるブロ
ック数を同数にしており、これによって両者のビット線
Ｂに付く寄生容量を同じにしている。この結果、メモリ
トランジスタ１側とダミートランジスタ４側とのビット
線Ｂを同じ読み出しタイミングで切り替えれば、寄生容
量分による電位低下がセンス線Ｓとリファレンス線Ｒと
の両者に生じる。そして、これら電位低下が差動増幅器
６によって相殺されるから、この差動増幅器６の出力信
号のゆらぎが解消される。
ランジスタ４とにおける各ビット線Ｂに接続されるブロ
ック数を同数にしており、これによって両者のビット線
Ｂに付く寄生容量を同じにしている。この結果、メモリ
トランジスタ１側とダミートランジスタ４側とのビット
線Ｂを同じ読み出しタイミングで切り替えれば、寄生容
量分による電位低下がセンス線Ｓとリファレンス線Ｒと
の両者に生じる。そして、これら電位低下が差動増幅器
６によって相殺されるから、この差動増幅器６の出力信
号のゆらぎが解消される。
なお、上述した実施例では、ダミートランジスタ４の
ビット線Ｂを３本としているが、これは少なくとも２本
あれば良い。
ビット線Ｂを３本としているが、これは少なくとも２本
あれば良い。
「発明の効果」 以上説明したように、この発明によれば、ダミートラ
ンジスタ回路がメモリトランジスタ側と同じ寄生容量を
持つように構成され、切換回路が読み出しタイミング毎
にダミートランジスタ回路のトランジスタ列を切り換え
る。これにより、第１および第２のレベル信号の電位変
化が等しくなり、これが差動増幅回路で相殺されるの
で、前述した出力信号のゆらぎを防止することができ
る。
ンジスタ回路がメモリトランジスタ側と同じ寄生容量を
持つように構成され、切換回路が読み出しタイミング毎
にダミートランジスタ回路のトランジスタ列を切り換え
る。これにより、第１および第２のレベル信号の電位変
化が等しくなり、これが差動増幅回路で相殺されるの
で、前述した出力信号のゆらぎを防止することができ
る。
第１図はこの発明の一実施例の構成を示す回路図、第２
図〜第５図は従来例を説明するための図である。 2,20……セレクトトランジスタ（切替回路）、 ４……ダミートランジスタ（ダミートランジスタ回
路）、 ５……ダミー側レベルシフト回路（出力回路）。
図〜第５図は従来例を説明するための図である。 2,20……セレクトトランジスタ（切替回路）、 ４……ダミートランジスタ（ダミートランジスタ回
路）、 ５……ダミー側レベルシフト回路（出力回路）。
Claims (1)
- 【請求項１】複数段直列に接続されたメモリトランジス
タの行を複数行並列に接続してなるメモリトランジスタ
列の接続状態に応じた第１のレベル信号を発生する第１
のレベル信号発生手段と、基準となる第２のレベル信号
を発生する第２のレベル信号発生手段と、この第２のレ
ベル信号と前記第１のレベル信号とを差動増幅して出力
する差動増幅手段とから構成されるセンサアンプを有す
るNAND型マスクROMにおいて、 前記第２のレベル信号発生手段は、 複数段直列に接続されたダミートランジスタの行が少な
くとも２行並列に接続されたダミートランジスタ回路
と、 前記ダミートランジスタの各行にそれぞれ直列接続され
たスイッチング用トランジスタを有し、前記メモリトラ
ンジスタ列の所定の行の選択タイミングに応じて、前記
ダミートランジスタの選択行が切り換えられるように前
記スイッチング用トランジスタを接続制御する切換回路
と、 前記ダミートランジスタ回路に供給する電流に応じて生
成される信号を前記第２のレベル信号として出力する出
力回路と を具備することを特徴とするNAND型マスクROM。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17780790A JP2676989B2 (ja) | 1990-07-05 | 1990-07-05 | Ｎａｎｄ型マスクｒｏｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17780790A JP2676989B2 (ja) | 1990-07-05 | 1990-07-05 | Ｎａｎｄ型マスクｒｏｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0464997A JPH0464997A (ja) | 1992-02-28 |
| JP2676989B2 true JP2676989B2 (ja) | 1997-11-17 |
Family
ID=16037435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17780790A Expired - Fee Related JP2676989B2 (ja) | 1990-07-05 | 1990-07-05 | Ｎａｎｄ型マスクｒｏｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2676989B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5479044A (en) * | 1993-06-25 | 1995-12-26 | Nec Corporation | Semiconductor circuit device capable of reducing influence of a parasitic capacitor |
| JP2011090744A (ja) * | 2009-10-22 | 2011-05-06 | Nec Corp | 出力回路、半導体記憶装置及びデータの読み出し方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0782758B2 (ja) * | 1987-03-16 | 1995-09-06 | 株式会社日立製作所 | 半導体記憶装置 |
| JP2565913B2 (ja) * | 1987-07-17 | 1996-12-18 | 株式会社東芝 | 読み出し専用半導体メモリ |
-
1990
- 1990-07-05 JP JP17780790A patent/JP2676989B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0464997A (ja) | 1992-02-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
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