KR950004751Y1 - 비트선 센싱회로 - Google Patents

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Abstract

내용 없음.

Description

비트선 센싱회로
제 1 도는 종래의 비트선 센싱회로도.
제 2 도는 본 고안의 비트선 센싱회로도.
제 3 도는 제2도에서 데이타 라인 센싱부(10)의 실시예.
* 도면의 주요부분에 대한 부호의 설명
1,20 : 센스 증폭기 10 : 데이타 라인센싱부
11 : 증폭기
본 고안은 비트선 센싱회로에 관한 것으로, 특히 사용된 소자의 수를 간소화하여 칩 제조시 레이아웃 면적을 줄이는데 적당하도록 한 비트선 센싱회로에 관한 것이다.
이와 관련된 종래의 기술은 제1도에서 도시한 바와 같이, 메인 센스 증폭기(1)의 비트선과 비트선*에 각각 트랜지스터(M1,M2)의 게이트가 연결되고 상기 트랜지스터(M1,M2)의 드레인은 컬럼 어드레스 선택선 0의 제어를 받는 트랜지스터(M3,M4)를 통해 리드 데이타 라인(read data line)과 리드 데이타 라인*에 각기 연결된다.
후단에 계속되는 다른 메인 센스 증폭기(도면 생략)의 비트선, 비트선*에도 각각 다른 트랜지스터들이 상기와 같은 방법으로 각각 다른 리드데이타 라인과 리드 데이타 라인*에 연결된다.
또한, 비트선, 비트선*은 라이트(write)용 트랜지스터(M5,M6)의 소스 또는 드레인에 연결되고, 상기 트랜지스터(M5,M6)는 컬럼 어드레스 선택선 0의 제어를 받는 트랜지스터(M7,M8)의 소스 또는 드레인을 거쳐 라이트 데이타 라인 및 라이트 데이타 라인*과 연결된다.
상기와 같이 구성된 종래의 비트선 센싱회로에 대하여 그 동작과 문제점을 상세히 설명하면 다음과 같다.
먼저, 워드선이 선택되면 셀안에 저장된 데이타가 비트선에 실리게 되고 이어서 메인 센스 증폭기(1)가 동작하게 되는데, 메인 센스 증폭기(1)는 비트선과 비트선*의 전압차이를 더 넓게 해주며 이 전압들이 각각 트랜지스터( M1,M2)의 게이트 노드에 전달되어 각 트랜지스터의 트랜스콘턴스값의 차이를 내게 한다.
그리고 컬럼 어드레스 선택선 0이 선택되면, 트랜지스터(M1,M2)의 소스와 드레인사이의 전압차에 의해 리드 데이타 라인과 리드 데이타 라인*의 전압차가 유도되며 이 전압차로 다음 단에서 다시 증폭하여 출력을 내게 된다.
그러나 이러한 종래의 비트선 센싱회로는 레이아웃시 현재의 센싱회로방식보다 소자수가 2배, 데이타 라인의 수가 2배 많기 때문에 레이아웃의 면적이 많이 차지하게 되는 문제점이 있게 된다.
그리고 비트선 센싱회로는 메모리에서 어레이로 구성되므로 칩 전체에서 차지하는 면적이 매우 크게 된다.
이에 따라서 본 고안은 상기와 같은 종래의 비트선 센싱회로에 따르는 문제점을 해결하기 위하여, 간단한 회로구성에 의해 기존의 비트선 센싱회로의 특성을 살리면서 레이아웃의 면적을 최소화할 수 있는 비트선 센싱회로를 제공하는데 있다.
제2도는 본 고안에 따른 비트선 센싱회로도로서 이에 도시한 바와 같이, 셀 어레이와 메인 센스 증폭기(20)는 기존과 같은 방법으로 사용하고 있으며, 메인 센스 증폭기(20) 이후에는 다른 센싱 방법이 사용된다.
메인 센스 증폭기(20) 이후의 회로구성은 트랜지스터(M11∼M14)가 한단위를 이루며 구성되며, 트랜지스터(M11)의 게이트는 비트선에 연결되고, 트랜지스터(M11)의 소스는 그라운드에 연결되며, 트랜지스터(M11)의 드레인은 트랜지스터(M12)의 소스에 연결되며, 트랜지스터(M12)의 게이트는 컬럼 선택선에 연결된다.
그리고, 트랜지스터(M12)의 드레인은 리드 데이타 라인을 통해 데이타 라인 센싱부(10)에 연결된다.
한편, 트랜지스터(M12,M14)는 데이타의 라이트시 사용되는 트랜지스터로서 트랜지스터(M14)의 드레인은 라이트 데이타 라인에 연결되고, 트랜지스터(M14)의 게이트 노드는 라이트 인에이블 블록 선택선에 연결되며, 트랜지스터(M14)의 데이타 라이트시 데이타가 비트선*을 통해 들어가게 한다.
한편, 제3도는 상기 데이타 라인 센싱부(10)에 대한 일 실시예로서, 리드 데이타 라인과 선택되지 않은 리드 데이타 라인을 이용하여 증폭회로 입력의 로딩(loading)의 균형을 유지하며, 컬럼 선택선 0이 선택되면, 컬럼 선택 코딩 0가 선택되고, 컬럼 선택선 N이 선택되면, 컬럼 선택 코딩 N이 선택되도록 구성된다.
상기와 같이 구성한 본 고안의 비트선 센싱회로에 대하여 그 작용과 효과를 상세히 설명하면 다음과 같다.
먼저, 워드선이 선택되면 셀 캐패시터에 있는 정보가 비트선에 실리게 된다. 이 비트선에 실린 정보를 센스 증폭기(20)로 증폭하고 그 증폭된 값이 트랜지스터(M11)의 게이트 노드값을 결정하며,트랜지스터(M11)의 소스와 드래인 사이의 저항값을 결정하게 된다.
이때 칼럼 선택선이 결정되면, 리드 데이타 라인의 전압이 상기 트랜지스터(M11)의 소스와 드래인 사이의 전압에 의해 결정되며, 리드 데이타 라인의 전압이 결정되면 데이타 라인 센싱부(10)의 한 입력으로 그 전압이 입력되며 상기 데이타 라인 센싱부(10)의 또 다른 입력은 선택되지 않은 리드 데이타 라인이 입력된다.
따라서, 비트선에 데이타가 실리고 컬럼 선택선 0이 선택되면 데이타 라인 센싱부(10)의 컬럼 선택 코딩 N은 선택되지 않고 컬럼 선택 코딩 0가 선택된다.
따라서, 마치 트랜지스터(M1∼M11)가 차동 증폭기 처럼 구성되어 리드 데이타 라인의 신호를 증폭하여 출력하게 된다.
이상에서와 같이 본 고안은 비트선 센싱회로의 특성을 살리면서 레이아웃 면적을 최소화할 수 있는 효과가 있다.

Claims (2)

  1. 비트선에 제1트랜지스터(M11,,,Mn1)의 게이트가 연결되고 상기 트랜지스터(M11,,,Mn1)의 드래인에 제2트랜지스터(M12,,,Mn2)의 소스가 접속되며 상기 제2트랜지스터(M12,,,Mn2)의 드래인이 데이타 센싱부(10)의 입력측에 접속되며, 비트선*이 그 드래인에 연결된 제3트랜지스터(M13,,,Mn3)의 게이트가 상기 제2트랜지스터(M12,,,Mn2)의 게이트와 컬럼 선택선에 공통 접속되며, 제4트랜지스터(M14,,,Mn4)의 드래인이 제3트랜지스터(M13,,,Mn3)의 소스에 연결되고 그 게이트가 라이트 인에이블 블록 선택선에 연결되며 그 소스에 라이트 데이타 라인이 접속되어 구성된 것을 특징으로 하는 비트선 센싱회로.
  2. 제 1 항에 있어서, 비트선 센싱부(10)는 리드 데이타 라인과 비선택 리드 데이타 라인의 신호가 각기 그 드래인에 인가된 트랜지스터(M20),(M22)의 게이트에 각기 칼럼 선택코딩신호가 인가되고 상기 트랜지스터(M20),(M22)의 소스에는 게이트에 센싱기준전압(Vref)가 각기 인가된 트랜지스터(M21),(M23)가 직렬 연결되며, 상기 데이타 라인 및 비선택 데이타 라인이 증폭기(11)에 접속되어 구성된 것을 특징으로 하는 비트선 센싱회로.
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