JPH0464997A - Ｎａｎｄ型マスクｒｏｍ - Google Patents
Ｎａｎｄ型マスクｒｏｍInfo
- Publication number
- JPH0464997A JPH0464997A JP2177807A JP17780790A JPH0464997A JP H0464997 A JPH0464997 A JP H0464997A JP 2177807 A JP2177807 A JP 2177807A JP 17780790 A JP17780790 A JP 17780790A JP H0464997 A JPH0464997 A JP H0464997A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- level
- dummy
- circuit
- level signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000003321 amplification Effects 0.000 claims description 3
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 3
- 230000003071 parasitic effect Effects 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野」
この発明（ｊ、例えば、マイクロプログラム等を記憶ず
ろマスクＲＯＭに用いて好適なセンサアンプに関する。
ろマスクＲＯＭに用いて好適なセンサアンプに関する。
「従来の技術」
第２図は、マスクＲＯＭに具備されたセンサアンプの構
成例を示す回路図である。この図において、Ｉはメモリ
トランジスタてあり、これらはマスクＲＯＭにおけるメ
モリセルとして用いられる。
成例を示す回路図である。この図において、Ｉはメモリ
トランジスタてあり、これらはマスクＲＯＭにおけるメ
モリセルとして用いられる。
これらメモリトランジスタｌは、記憶するデータに応じ
てデイプレッション形（以下、Ｄ形と記す）か、もしく
はエンハンスメント形（以下、Ｅ形と記す）のＮヂャネ
ルＭＯＳ＋−ランジスタに形成される。ここで、Ｄ形の
ＭＯＳトランジスタとは、ゲートに電圧を加えなくても
チャネルが形成されているトランジスタである。一方、
Ｅ形のＭＯ５トランジスタとは、ゲートに電圧を加えて
反転層の形成を助けないと、チャネルが形成されない）
・ランノスタである。すなわち、メモリ１〜ランジスタ
をＤ形にすれば接地（オン）状態、Ｅ形にすれば遮断（
オフ）状態とするようにしてデータが記憶されるように
なっている。また、これらメモリトランジスタ１の各ゲ
ートには、ワード線Ｗ１〜Ｗｎが接続されており、これ
らには図示されていないアドレスデコーダからアドレス
信号が供給される。
てデイプレッション形（以下、Ｄ形と記す）か、もしく
はエンハンスメント形（以下、Ｅ形と記す）のＮヂャネ
ルＭＯＳ＋−ランジスタに形成される。ここで、Ｄ形の
ＭＯＳトランジスタとは、ゲートに電圧を加えなくても
チャネルが形成されているトランジスタである。一方、
Ｅ形のＭＯ５トランジスタとは、ゲートに電圧を加えて
反転層の形成を助けないと、チャネルが形成されない）
・ランノスタである。すなわち、メモリ１〜ランジスタ
をＤ形にすれば接地（オン）状態、Ｅ形にすれば遮断（
オフ）状態とするようにしてデータが記憶されるように
なっている。また、これらメモリトランジスタ１の各ゲ
ートには、ワード線Ｗ１〜Ｗｎが接続されており、これ
らには図示されていないアドレスデコーダからアドレス
信号が供給される。
このアドレス信号で所定のメモリ）・ランンスタ１の「
列」を指定するには、指定する「列」のワード線（Ｗ＋
〜Ｗｎのいずれか）にのみ“０”を、その他には“１”
を供給する。
列」を指定するには、指定する「列」のワード線（Ｗ＋
〜Ｗｎのいずれか）にのみ“０”を、その他には“１”
を供給する。
２．２． は、セレクトトランジスタである。このセレ
クトトランジスタ２，２．・の各ゲートには、それぞれ
セレクト線５Ｌｌ−８Ｔ、ｎが接続されており、これら
には図示されていないアドレスデコーダからセレクト信
号が供給される。このセレクト信号によりメモリトラン
ジスタＩの所定の「行」が選択される。３は負荷トラン
ジスタ３ａ、駆動トランソスタ３ｂおよびインバータ３
Ｃとて構成されるセンス側レベルシフト回路である。こ
のセンス側レベルシフト回路３は、」二連したアドレス
信号によって指定されたメモリトランジスタ１の１列」
の接続状況に応じたレベルをセンス線Ｓへ出力する。４
はオン状態に設定された複数のＮチャネルＭＯ３Ｉ−ラ
ンノスタが直列接続されているダミートランジスタであ
る。５はタミー側しベルノフト回路であり、負荷ｌ・ラ
ンノスタ５ａの抵抗値に応じた基準レベルを発生し、こ
れをリファレンス線Ｒへ出力する。６は差動増幅器であ
り、リファレンス線■）とセンス線Ｓとに供給される信
号を差動増幅して出力ずろ。
クトトランジスタ２，２．・の各ゲートには、それぞれ
セレクト線５Ｌｌ−８Ｔ、ｎが接続されており、これら
には図示されていないアドレスデコーダからセレクト信
号が供給される。このセレクト信号によりメモリトラン
ジスタＩの所定の「行」が選択される。３は負荷トラン
ジスタ３ａ、駆動トランソスタ３ｂおよびインバータ３
Ｃとて構成されるセンス側レベルシフト回路である。こ
のセンス側レベルシフト回路３は、」二連したアドレス
信号によって指定されたメモリトランジスタ１の１列」
の接続状況に応じたレベルをセンス線Ｓへ出力する。４
はオン状態に設定された複数のＮチャネルＭＯ３Ｉ−ラ
ンノスタが直列接続されているダミートランジスタであ
る。５はタミー側しベルノフト回路であり、負荷ｌ・ラ
ンノスタ５ａの抵抗値に応じた基準レベルを発生し、こ
れをリファレンス線Ｒへ出力する。６は差動増幅器であ
り、リファレンス線■）とセンス線Ｓとに供給される信
号を差動増幅して出力ずろ。
このような構成において、所定のメモリトランジスタ１
にアクセスする場合には、まず、セレクト信号によりメ
モリトランジスタ１の「行」を選択する。次に、アドレ
ス信号によりメモリ１〜ランジスタ１の１列」を指定す
る。このようにして指定されたメモリトランジスタ１が
Ｄ形である場合には、差動増幅器６の出力端ＯＵ Ｔか
ら“１”ルベルの信号が出力され、一方、Ｅ形である場
合には“０”レベルの信号が出力される。
にアクセスする場合には、まず、セレクト信号によりメ
モリトランジスタ１の「行」を選択する。次に、アドレ
ス信号によりメモリ１〜ランジスタ１の１列」を指定す
る。このようにして指定されたメモリトランジスタ１が
Ｄ形である場合には、差動増幅器６の出力端ＯＵ Ｔか
ら“１”ルベルの信号が出力され、一方、Ｅ形である場
合には“０”レベルの信号が出力される。
「発明が解決しようとする課題」
ところで、」二連した従来のセンサアンプにおいて、例
えば、先の読み出し時に指定したＡ行のメモリトランジ
スタ１と、次の読み出し時に指定したＢ行のメモリトラ
ンジスタＩとが共にＥ形であった場合には、第３図に示
すように、センス側レベルソフト回路３の入力電位およ
び出力電位は、ア）・レスが切り替えられても一定であ
るのが理想的である。
えば、先の読み出し時に指定したＡ行のメモリトランジ
スタ１と、次の読み出し時に指定したＢ行のメモリトラ
ンジスタＩとが共にＥ形であった場合には、第３図に示
すように、センス側レベルソフト回路３の入力電位およ
び出力電位は、ア）・レスが切り替えられても一定であ
るのが理想的である。
しかしながら、実際には、第４図に示すようにアドレス
切り換わりによってセンス側レベルシフト回路３の入力
電位が低下することがある。これは、アドレスが切り換
わる際、Ｂ行における寄生容量Ｃに電荷がチャージされ
るからである。このため、センス線Ｓの電位が」二連し
た基準レベルより下がった場合には、差動増幅器６から
“１”レベルの信号が出力されてしまう。すなわち、こ
の差動増幅器６は、本来、アドレスが切り換えられても
“０”レベルの出力信ぢを維持ずへきところが、第５図
（イ）に示すアドレス信号の変化に応じて同図（ロ）に
示す如く０”レベルから“１”レベル、さらに“０”レ
ベルに変化する信号を出力してしまう。
切り換わりによってセンス側レベルシフト回路３の入力
電位が低下することがある。これは、アドレスが切り換
わる際、Ｂ行における寄生容量Ｃに電荷がチャージされ
るからである。このため、センス線Ｓの電位が」二連し
た基準レベルより下がった場合には、差動増幅器６から
“１”レベルの信号が出力されてしまう。すなわち、こ
の差動増幅器６は、本来、アドレスが切り換えられても
“０”レベルの出力信ぢを維持ずへきところが、第５図
（イ）に示すアドレス信号の変化に応じて同図（ロ）に
示す如く０”レベルから“１”レベル、さらに“０”レ
ベルに変化する信号を出力してしまう。
そして、このような出力信号のゆらぎがマスクＲＯＭに
お（′ｌＩるアクセス時間の高速化を阻む要因となって
いた。
お（′ｌＩるアクセス時間の高速化を阻む要因となって
いた。
この発明ば１−述した事情に鑑みてなされたもので、−
１−述した出力信号のゆらぎを防止することができるセ
ンスアンプを提供することを目的としている。
１−述した出力信号のゆらぎを防止することができるセ
ンスアンプを提供することを目的としている。
［−課題を解決するための手段］
この発明は、選択されたメモリトランジスタ列の接続状
態に応じた第１のレベル信号を発生する第１のレベル発
生手段と、基準となる第２のレベル信号を発生する第２
のレベル発生手段と、この第２のレベル信号と前記第１
のレベル信号とを差動増幅して出力する差動増幅手段と
から構成されるセンサアンプにおいて、前記第２のレベ
ル発生手段は、複数段直列に接続されたダミートランジ
スタの行が少なくとも２行並列に接続されたダミー １
−ランノスタ回路と、前記各ダミートランジスタの行を
前記メモリトランジスタ列の選択タイミングで切り換え
る切換回路と、前記ダミートランジスタ回路に供給する
電流に応じて生成される信号を前記第２のレベル信号と
して出力する出力回路とを具備することを特徴としてい
る。
態に応じた第１のレベル信号を発生する第１のレベル発
生手段と、基準となる第２のレベル信号を発生する第２
のレベル発生手段と、この第２のレベル信号と前記第１
のレベル信号とを差動増幅して出力する差動増幅手段と
から構成されるセンサアンプにおいて、前記第２のレベ
ル発生手段は、複数段直列に接続されたダミートランジ
スタの行が少なくとも２行並列に接続されたダミー １
−ランノスタ回路と、前記各ダミートランジスタの行を
前記メモリトランジスタ列の選択タイミングで切り換え
る切換回路と、前記ダミートランジスタ回路に供給する
電流に応じて生成される信号を前記第２のレベル信号と
して出力する出力回路とを具備することを特徴としてい
る。
「作用」
上記構成によれば、ダミー！・ランジスタ回路がメモリ
トランジスタ側と同じ寄生容量を持つように構成され、
切換回路が読み出しタイミング毎にダミートランジスタ
回路のトランジスタ列を切り換える。これにより、第１
および第２のレベル信号の電位変化か等しくなり、差動
増幅手段で相殺される。
トランジスタ側と同じ寄生容量を持つように構成され、
切換回路が読み出しタイミング毎にダミートランジスタ
回路のトランジスタ列を切り換える。これにより、第１
および第２のレベル信号の電位変化か等しくなり、差動
増幅手段で相殺される。
「実施例」
以下、図面を参照してこの発明の実施例について説明す
る。第１図はこの発明の一実施例の構成を示す回路図で
ある。この図において、第２図の各部に対応する部分に
は同一の番号を（−１け、その説明を省略する。この図
が第２図に示すものと異なる点は、ダミートランジスタ
４がメモリトランジスタ１と同じ寄生容量を持つように
構成したことである。
る。第１図はこの発明の一実施例の構成を示す回路図で
ある。この図において、第２図の各部に対応する部分に
は同一の番号を（−１け、その説明を省略する。この図
が第２図に示すものと異なる点は、ダミートランジスタ
４がメモリトランジスタ１と同じ寄生容量を持つように
構成したことである。
すなわち、メモリトランジスタｌにあっては、ｍ段直列
に接続したＮチャネルＭＯＳトランジスタを１ブロツク
とし、このブロックをヒツト線Ｂに対してＮブロック分
が並列に接続されている。
に接続したＮチャネルＭＯＳトランジスタを１ブロツク
とし、このブロックをヒツト線Ｂに対してＮブロック分
が並列に接続されている。
一方、ダミートランジスタ４にあってもこれど同様に接
続されている。さらに、セレクトトランジスタ２が設（
プられでおり、これによってダミートランジスタ４にお
けるブロックを選択するよう構成されている。
続されている。さらに、セレクトトランジスタ２が設（
プられでおり、これによってダミートランジスタ４にお
けるブロックを選択するよう構成されている。
」１記構成によれば、メモリトランジスタｌとダミート
ランジスタ４とにおける各ビット線Ｂに接続されるブロ
ック数を同数にしており、これによって両者のビット線
Ｂに付く寄生容量を同じにしている。この結果、メモリ
トランジスタ１側とダミートランジスタ４側とのビット
線Ｂを同じ読み出しタイミングで切り替えれば、寄生容
量分による電位低下がセンス線Ｓとリファレンス線Ｒと
の両者に生じる。そして、これら電位低下が差動増幅器
６によって相殺されるから、この差動増幅器６の出力信
号のゆらぎが解消される。
ランジスタ４とにおける各ビット線Ｂに接続されるブロ
ック数を同数にしており、これによって両者のビット線
Ｂに付く寄生容量を同じにしている。この結果、メモリ
トランジスタ１側とダミートランジスタ４側とのビット
線Ｂを同じ読み出しタイミングで切り替えれば、寄生容
量分による電位低下がセンス線Ｓとリファレンス線Ｒと
の両者に生じる。そして、これら電位低下が差動増幅器
６によって相殺されるから、この差動増幅器６の出力信
号のゆらぎが解消される。
なお、上述した実施例では、ダミートランジスタ４のビ
ット線Ｂを３本としているが、これは少なくとも２本あ
れば良い。
ット線Ｂを３本としているが、これは少なくとも２本あ
れば良い。
「発明の効果」
以上説明したように、この発明によれば、ダミー １−
ランジスタ回路がメモリトランジスタ側と同じ寄生容量
を持つように構成され、切換回路が読み出しタイミング
毎にダミートランジスタ回路のトランジスタ列を切り換
える。これにより、第１および第２のレベル信号の電位
変化が等しくなり、これが差動増幅回路で相殺されるの
で、前述した出ツノ信号のゆらぎを防止することができ
る。
ランジスタ回路がメモリトランジスタ側と同じ寄生容量
を持つように構成され、切換回路が読み出しタイミング
毎にダミートランジスタ回路のトランジスタ列を切り換
える。これにより、第１および第２のレベル信号の電位
変化が等しくなり、これが差動増幅回路で相殺されるの
で、前述した出ツノ信号のゆらぎを防止することができ
る。
第１図はこの発明の一実施例の構成を示す回路図、第２
図〜第５図は従来例を説明する丸めの図である。 ２・ ・セレクトトランジスタ（切換回路）、４・・
ダミートランジスタ（グミ−トランジスタ回路）、 ５・・・・・・ダミー側レベルシフＩ・回路（出力回路
）。
図〜第５図は従来例を説明する丸めの図である。 ２・ ・セレクトトランジスタ（切換回路）、４・・
ダミートランジスタ（グミ−トランジスタ回路）、 ５・・・・・・ダミー側レベルシフＩ・回路（出力回路
）。
Claims (1)
- 【特許請求の範囲】 選択されたメモリトランジスタ列の接続状態に応じた第
１のレベル信号を発生する第１のレベル発生手段と、基
準となる第２のレベル信号を発生する第２のレベル発生
手段と、この第２のレベル信号と前記第１のレベル信号
とを差動増幅して出力する差動増幅手段とから構成され
るセンサアンプにおいて、 前記第２のレベル発生手段は、 複数段直列に接続されたダミートランジスタの行が少な
くとも２行並列に接続されたダミートランジスタ回路と
、 前記各ダミートランジスタの行を前記メモリトランジス
タ列の選択タイミングで切り換える切換回路と、 前記ダミートランジスタ回路に供給する電流に応じて生
成される信号を前記第２のレベル信号として出力する出
力回路と を具備することを特徴とするセンサアンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17780790A JP2676989B2 (ja) | 1990-07-05 | 1990-07-05 | Ｎａｎｄ型マスクｒｏｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17780790A JP2676989B2 (ja) | 1990-07-05 | 1990-07-05 | Ｎａｎｄ型マスクｒｏｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0464997A true JPH0464997A (ja) | 1992-02-28 |
| JP2676989B2 JP2676989B2 (ja) | 1997-11-17 |
Family
ID=16037435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17780790A Expired - Fee Related JP2676989B2 (ja) | 1990-07-05 | 1990-07-05 | Ｎａｎｄ型マスクｒｏｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2676989B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0638932A2 (en) * | 1993-06-25 | 1995-02-15 | Nec Corporation | Semiconductor circuit device capable of reducing influence of a parasitic capacitor |
| JP2011090744A (ja) * | 2009-10-22 | 2011-05-06 | Nec Corp | 出力回路、半導体記憶装置及びデータの読み出し方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63225998A (ja) * | 1987-03-16 | 1988-09-20 | Hitachi Ltd | 半導体記憶装置 |
| JPS6423500A (en) * | 1987-07-17 | 1989-01-26 | Toshiba Corp | Read-only semiconductor memory |
-
1990
- 1990-07-05 JP JP17780790A patent/JP2676989B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63225998A (ja) * | 1987-03-16 | 1988-09-20 | Hitachi Ltd | 半導体記憶装置 |
| JPS6423500A (en) * | 1987-07-17 | 1989-01-26 | Toshiba Corp | Read-only semiconductor memory |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0638932A2 (en) * | 1993-06-25 | 1995-02-15 | Nec Corporation | Semiconductor circuit device capable of reducing influence of a parasitic capacitor |
| EP0638932A3 (en) * | 1993-06-25 | 1995-05-03 | Nippon Electric Co | Semiconductor circuit component with reduced influence of parasitic capacitances. |
| US5479044A (en) * | 1993-06-25 | 1995-12-26 | Nec Corporation | Semiconductor circuit device capable of reducing influence of a parasitic capacitor |
| US5479045A (en) * | 1993-06-25 | 1995-12-26 | Nec Corporation | Semiconductor circuit device capable of reducing influence of a parasitic capacitor |
| JP2011090744A (ja) * | 2009-10-22 | 2011-05-06 | Nec Corp | 出力回路、半導体記憶装置及びデータの読み出し方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2676989B2 (ja) | 1997-11-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2663838B2 (ja) | 半導体集積回路装置 | |
| US5243573A (en) | Sense amplifier for nonvolatile semiconductor storage devices | |
| JPH0447584A (ja) | 半導体メモリ | |
| JP3305010B2 (ja) | 半導体記憶装置 | |
| JP4083908B2 (ja) | マルチ−ビットデータを貯蔵するための半導体メモリ装置 | |
| JP2756797B2 (ja) | Ｆｅｔセンス・アンプ | |
| US6269033B1 (en) | Semiconductor memory device having redundancy unit for data line compensation | |
| US5719811A (en) | Semiconductor memory device | |
| JPH0464997A (ja) | Ｎａｎｄ型マスクｒｏｍ | |
| US4541077A (en) | Self compensating ROM circuit | |
| JP3194132B2 (ja) | 接地雑音隔離機能を有する半導体メモリ素子 | |
| US7151704B2 (en) | Semiconductor memory device | |
| JP2595266B2 (ja) | Ｒｏｍ回路 | |
| US5943279A (en) | Semiconductor memory integrated circuit | |
| US4453235A (en) | Integrated memory circuits | |
| JPH07105449B2 (ja) | 半導体記憶装置 | |
| KR950004751Y1 (ko) | 비트선 센싱회로 | |
| JP3071273B2 (ja) | 半導体記憶装置 | |
| JPH0246589A (ja) | メモリ回路 | |
| JP3106617B2 (ja) | デコーダ回路 | |
| JPH04315894A (ja) | 半導体メモリ | |
| JPH065086A (ja) | 半導体記憶装置 | |
| JPH034995B2 (ja) | ||
| JPH0785359B2 (ja) | 半導体記憶装置 | |
| JPH0574165A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090725 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |