JPH0464997A - Nand型マスクrom - Google Patents
Nand型マスクromInfo
- Publication number
- JPH0464997A JPH0464997A JP2177807A JP17780790A JPH0464997A JP H0464997 A JPH0464997 A JP H0464997A JP 2177807 A JP2177807 A JP 2177807A JP 17780790 A JP17780790 A JP 17780790A JP H0464997 A JPH0464997 A JP H0464997A
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- JP
- Japan
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- transistor
- level
- dummy
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- level signal
- Prior art date
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- Granted
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- 230000003321 amplification Effects 0.000 claims description 3
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 3
- 230000003071 parasitic effect Effects 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野」
この発明(j、例えば、マイクロプログラム等を記憶ず
ろマスクROMに用いて好適なセンサアンプに関する。
ろマスクROMに用いて好適なセンサアンプに関する。
「従来の技術」
第2図は、マスクROMに具備されたセンサアンプの構
成例を示す回路図である。この図において、Iはメモリ
トランジスタてあり、これらはマスクROMにおけるメ
モリセルとして用いられる。
成例を示す回路図である。この図において、Iはメモリ
トランジスタてあり、これらはマスクROMにおけるメ
モリセルとして用いられる。
これらメモリトランジスタlは、記憶するデータに応じ
てデイプレッション形(以下、D形と記す)か、もしく
はエンハンスメント形(以下、E形と記す)のNヂャネ
ルMOS+−ランジスタに形成される。ここで、D形の
MOSトランジスタとは、ゲートに電圧を加えなくても
チャネルが形成されているトランジスタである。一方、
E形のMO5トランジスタとは、ゲートに電圧を加えて
反転層の形成を助けないと、チャネルが形成されない)
・ランノスタである。すなわち、メモリ1〜ランジスタ
をD形にすれば接地(オン)状態、E形にすれば遮断(
オフ)状態とするようにしてデータが記憶されるように
なっている。また、これらメモリトランジスタ1の各ゲ
ートには、ワード線W1〜Wnが接続されており、これ
らには図示されていないアドレスデコーダからアドレス
信号が供給される。
てデイプレッション形(以下、D形と記す)か、もしく
はエンハンスメント形(以下、E形と記す)のNヂャネ
ルMOS+−ランジスタに形成される。ここで、D形の
MOSトランジスタとは、ゲートに電圧を加えなくても
チャネルが形成されているトランジスタである。一方、
E形のMO5トランジスタとは、ゲートに電圧を加えて
反転層の形成を助けないと、チャネルが形成されない)
・ランノスタである。すなわち、メモリ1〜ランジスタ
をD形にすれば接地(オン)状態、E形にすれば遮断(
オフ)状態とするようにしてデータが記憶されるように
なっている。また、これらメモリトランジスタ1の各ゲ
ートには、ワード線W1〜Wnが接続されており、これ
らには図示されていないアドレスデコーダからアドレス
信号が供給される。
このアドレス信号で所定のメモリ)・ランンスタ1の「
列」を指定するには、指定する「列」のワード線(W+
〜Wnのいずれか)にのみ“0”を、その他には“1”
を供給する。
列」を指定するには、指定する「列」のワード線(W+
〜Wnのいずれか)にのみ“0”を、その他には“1”
を供給する。
2.2. は、セレクトトランジスタである。このセレ
クトトランジスタ2,2.・の各ゲートには、それぞれ
セレクト線5Ll−8T、nが接続されており、これら
には図示されていないアドレスデコーダからセレクト信
号が供給される。このセレクト信号によりメモリトラン
ジスタIの所定の「行」が選択される。3は負荷トラン
ジスタ3a、駆動トランソスタ3bおよびインバータ3
Cとて構成されるセンス側レベルシフト回路である。こ
のセンス側レベルシフト回路3は、」二連したアドレス
信号によって指定されたメモリトランジスタ1の1列」
の接続状況に応じたレベルをセンス線Sへ出力する。4
はオン状態に設定された複数のNチャネルMO3I−ラ
ンノスタが直列接続されているダミートランジスタであ
る。5はタミー側しベルノフト回路であり、負荷l・ラ
ンノスタ5aの抵抗値に応じた基準レベルを発生し、こ
れをリファレンス線Rへ出力する。6は差動増幅器であ
り、リファレンス線■)とセンス線Sとに供給される信
号を差動増幅して出力ずろ。
クトトランジスタ2,2.・の各ゲートには、それぞれ
セレクト線5Ll−8T、nが接続されており、これら
には図示されていないアドレスデコーダからセレクト信
号が供給される。このセレクト信号によりメモリトラン
ジスタIの所定の「行」が選択される。3は負荷トラン
ジスタ3a、駆動トランソスタ3bおよびインバータ3
Cとて構成されるセンス側レベルシフト回路である。こ
のセンス側レベルシフト回路3は、」二連したアドレス
信号によって指定されたメモリトランジスタ1の1列」
の接続状況に応じたレベルをセンス線Sへ出力する。4
はオン状態に設定された複数のNチャネルMO3I−ラ
ンノスタが直列接続されているダミートランジスタであ
る。5はタミー側しベルノフト回路であり、負荷l・ラ
ンノスタ5aの抵抗値に応じた基準レベルを発生し、こ
れをリファレンス線Rへ出力する。6は差動増幅器であ
り、リファレンス線■)とセンス線Sとに供給される信
号を差動増幅して出力ずろ。
このような構成において、所定のメモリトランジスタ1
にアクセスする場合には、まず、セレクト信号によりメ
モリトランジスタ1の「行」を選択する。次に、アドレ
ス信号によりメモリ1〜ランジスタ1の1列」を指定す
る。このようにして指定されたメモリトランジスタ1が
D形である場合には、差動増幅器6の出力端OU Tか
ら“1”ルベルの信号が出力され、一方、E形である場
合には“0”レベルの信号が出力される。
にアクセスする場合には、まず、セレクト信号によりメ
モリトランジスタ1の「行」を選択する。次に、アドレ
ス信号によりメモリ1〜ランジスタ1の1列」を指定す
る。このようにして指定されたメモリトランジスタ1が
D形である場合には、差動増幅器6の出力端OU Tか
ら“1”ルベルの信号が出力され、一方、E形である場
合には“0”レベルの信号が出力される。
「発明が解決しようとする課題」
ところで、」二連した従来のセンサアンプにおいて、例
えば、先の読み出し時に指定したA行のメモリトランジ
スタ1と、次の読み出し時に指定したB行のメモリトラ
ンジスタIとが共にE形であった場合には、第3図に示
すように、センス側レベルソフト回路3の入力電位およ
び出力電位は、ア)・レスが切り替えられても一定であ
るのが理想的である。
えば、先の読み出し時に指定したA行のメモリトランジ
スタ1と、次の読み出し時に指定したB行のメモリトラ
ンジスタIとが共にE形であった場合には、第3図に示
すように、センス側レベルソフト回路3の入力電位およ
び出力電位は、ア)・レスが切り替えられても一定であ
るのが理想的である。
しかしながら、実際には、第4図に示すようにアドレス
切り換わりによってセンス側レベルシフト回路3の入力
電位が低下することがある。これは、アドレスが切り換
わる際、B行における寄生容量Cに電荷がチャージされ
るからである。このため、センス線Sの電位が」二連し
た基準レベルより下がった場合には、差動増幅器6から
“1”レベルの信号が出力されてしまう。すなわち、こ
の差動増幅器6は、本来、アドレスが切り換えられても
“0”レベルの出力信ぢを維持ずへきところが、第5図
(イ)に示すアドレス信号の変化に応じて同図(ロ)に
示す如く0”レベルから“1”レベル、さらに“0”レ
ベルに変化する信号を出力してしまう。
切り換わりによってセンス側レベルシフト回路3の入力
電位が低下することがある。これは、アドレスが切り換
わる際、B行における寄生容量Cに電荷がチャージされ
るからである。このため、センス線Sの電位が」二連し
た基準レベルより下がった場合には、差動増幅器6から
“1”レベルの信号が出力されてしまう。すなわち、こ
の差動増幅器6は、本来、アドレスが切り換えられても
“0”レベルの出力信ぢを維持ずへきところが、第5図
(イ)に示すアドレス信号の変化に応じて同図(ロ)に
示す如く0”レベルから“1”レベル、さらに“0”レ
ベルに変化する信号を出力してしまう。
そして、このような出力信号のゆらぎがマスクROMに
お(′lIるアクセス時間の高速化を阻む要因となって
いた。
お(′lIるアクセス時間の高速化を阻む要因となって
いた。
この発明ば1−述した事情に鑑みてなされたもので、−
1−述した出力信号のゆらぎを防止することができるセ
ンスアンプを提供することを目的としている。
1−述した出力信号のゆらぎを防止することができるセ
ンスアンプを提供することを目的としている。
[−課題を解決するための手段]
この発明は、選択されたメモリトランジスタ列の接続状
態に応じた第1のレベル信号を発生する第1のレベル発
生手段と、基準となる第2のレベル信号を発生する第2
のレベル発生手段と、この第2のレベル信号と前記第1
のレベル信号とを差動増幅して出力する差動増幅手段と
から構成されるセンサアンプにおいて、前記第2のレベ
ル発生手段は、複数段直列に接続されたダミートランジ
スタの行が少なくとも2行並列に接続されたダミー 1
−ランノスタ回路と、前記各ダミートランジスタの行を
前記メモリトランジスタ列の選択タイミングで切り換え
る切換回路と、前記ダミートランジスタ回路に供給する
電流に応じて生成される信号を前記第2のレベル信号と
して出力する出力回路とを具備することを特徴としてい
る。
態に応じた第1のレベル信号を発生する第1のレベル発
生手段と、基準となる第2のレベル信号を発生する第2
のレベル発生手段と、この第2のレベル信号と前記第1
のレベル信号とを差動増幅して出力する差動増幅手段と
から構成されるセンサアンプにおいて、前記第2のレベ
ル発生手段は、複数段直列に接続されたダミートランジ
スタの行が少なくとも2行並列に接続されたダミー 1
−ランノスタ回路と、前記各ダミートランジスタの行を
前記メモリトランジスタ列の選択タイミングで切り換え
る切換回路と、前記ダミートランジスタ回路に供給する
電流に応じて生成される信号を前記第2のレベル信号と
して出力する出力回路とを具備することを特徴としてい
る。
「作用」
上記構成によれば、ダミー!・ランジスタ回路がメモリ
トランジスタ側と同じ寄生容量を持つように構成され、
切換回路が読み出しタイミング毎にダミートランジスタ
回路のトランジスタ列を切り換える。これにより、第1
および第2のレベル信号の電位変化か等しくなり、差動
増幅手段で相殺される。
トランジスタ側と同じ寄生容量を持つように構成され、
切換回路が読み出しタイミング毎にダミートランジスタ
回路のトランジスタ列を切り換える。これにより、第1
および第2のレベル信号の電位変化か等しくなり、差動
増幅手段で相殺される。
「実施例」
以下、図面を参照してこの発明の実施例について説明す
る。第1図はこの発明の一実施例の構成を示す回路図で
ある。この図において、第2図の各部に対応する部分に
は同一の番号を(−1け、その説明を省略する。この図
が第2図に示すものと異なる点は、ダミートランジスタ
4がメモリトランジスタ1と同じ寄生容量を持つように
構成したことである。
る。第1図はこの発明の一実施例の構成を示す回路図で
ある。この図において、第2図の各部に対応する部分に
は同一の番号を(−1け、その説明を省略する。この図
が第2図に示すものと異なる点は、ダミートランジスタ
4がメモリトランジスタ1と同じ寄生容量を持つように
構成したことである。
すなわち、メモリトランジスタlにあっては、m段直列
に接続したNチャネルMOSトランジスタを1ブロツク
とし、このブロックをヒツト線Bに対してNブロック分
が並列に接続されている。
に接続したNチャネルMOSトランジスタを1ブロツク
とし、このブロックをヒツト線Bに対してNブロック分
が並列に接続されている。
一方、ダミートランジスタ4にあってもこれど同様に接
続されている。さらに、セレクトトランジスタ2が設(
プられでおり、これによってダミートランジスタ4にお
けるブロックを選択するよう構成されている。
続されている。さらに、セレクトトランジスタ2が設(
プられでおり、これによってダミートランジスタ4にお
けるブロックを選択するよう構成されている。
」1記構成によれば、メモリトランジスタlとダミート
ランジスタ4とにおける各ビット線Bに接続されるブロ
ック数を同数にしており、これによって両者のビット線
Bに付く寄生容量を同じにしている。この結果、メモリ
トランジスタ1側とダミートランジスタ4側とのビット
線Bを同じ読み出しタイミングで切り替えれば、寄生容
量分による電位低下がセンス線Sとリファレンス線Rと
の両者に生じる。そして、これら電位低下が差動増幅器
6によって相殺されるから、この差動増幅器6の出力信
号のゆらぎが解消される。
ランジスタ4とにおける各ビット線Bに接続されるブロ
ック数を同数にしており、これによって両者のビット線
Bに付く寄生容量を同じにしている。この結果、メモリ
トランジスタ1側とダミートランジスタ4側とのビット
線Bを同じ読み出しタイミングで切り替えれば、寄生容
量分による電位低下がセンス線Sとリファレンス線Rと
の両者に生じる。そして、これら電位低下が差動増幅器
6によって相殺されるから、この差動増幅器6の出力信
号のゆらぎが解消される。
なお、上述した実施例では、ダミートランジスタ4のビ
ット線Bを3本としているが、これは少なくとも2本あ
れば良い。
ット線Bを3本としているが、これは少なくとも2本あ
れば良い。
「発明の効果」
以上説明したように、この発明によれば、ダミー 1−
ランジスタ回路がメモリトランジスタ側と同じ寄生容量
を持つように構成され、切換回路が読み出しタイミング
毎にダミートランジスタ回路のトランジスタ列を切り換
える。これにより、第1および第2のレベル信号の電位
変化が等しくなり、これが差動増幅回路で相殺されるの
で、前述した出ツノ信号のゆらぎを防止することができ
る。
ランジスタ回路がメモリトランジスタ側と同じ寄生容量
を持つように構成され、切換回路が読み出しタイミング
毎にダミートランジスタ回路のトランジスタ列を切り換
える。これにより、第1および第2のレベル信号の電位
変化が等しくなり、これが差動増幅回路で相殺されるの
で、前述した出ツノ信号のゆらぎを防止することができ
る。
第1図はこの発明の一実施例の構成を示す回路図、第2
図〜第5図は従来例を説明する丸めの図である。 2・ ・セレクトトランジスタ(切換回路)、4・・
ダミートランジスタ(グミ−トランジスタ回路)、 5・・・・・・ダミー側レベルシフI・回路(出力回路
)。
図〜第5図は従来例を説明する丸めの図である。 2・ ・セレクトトランジスタ(切換回路)、4・・
ダミートランジスタ(グミ−トランジスタ回路)、 5・・・・・・ダミー側レベルシフI・回路(出力回路
)。
Claims (1)
- 【特許請求の範囲】 選択されたメモリトランジスタ列の接続状態に応じた第
1のレベル信号を発生する第1のレベル発生手段と、基
準となる第2のレベル信号を発生する第2のレベル発生
手段と、この第2のレベル信号と前記第1のレベル信号
とを差動増幅して出力する差動増幅手段とから構成され
るセンサアンプにおいて、 前記第2のレベル発生手段は、 複数段直列に接続されたダミートランジスタの行が少な
くとも2行並列に接続されたダミートランジスタ回路と
、 前記各ダミートランジスタの行を前記メモリトランジス
タ列の選択タイミングで切り換える切換回路と、 前記ダミートランジスタ回路に供給する電流に応じて生
成される信号を前記第2のレベル信号として出力する出
力回路と を具備することを特徴とするセンサアンプ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17780790A JP2676989B2 (ja) | 1990-07-05 | 1990-07-05 | Nand型マスクrom |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17780790A JP2676989B2 (ja) | 1990-07-05 | 1990-07-05 | Nand型マスクrom |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0464997A true JPH0464997A (ja) | 1992-02-28 |
JP2676989B2 JP2676989B2 (ja) | 1997-11-17 |
Family
ID=16037435
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17780790A Expired - Fee Related JP2676989B2 (ja) | 1990-07-05 | 1990-07-05 | Nand型マスクrom |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2676989B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0638932A2 (en) * | 1993-06-25 | 1995-02-15 | Nec Corporation | Semiconductor circuit device capable of reducing influence of a parasitic capacitor |
JP2011090744A (ja) * | 2009-10-22 | 2011-05-06 | Nec Corp | 出力回路、半導体記憶装置及びデータの読み出し方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63225998A (ja) * | 1987-03-16 | 1988-09-20 | Hitachi Ltd | 半導体記憶装置 |
JPS6423500A (en) * | 1987-07-17 | 1989-01-26 | Toshiba Corp | Read-only semiconductor memory |
-
1990
- 1990-07-05 JP JP17780790A patent/JP2676989B2/ja not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63225998A (ja) * | 1987-03-16 | 1988-09-20 | Hitachi Ltd | 半導体記憶装置 |
JPS6423500A (en) * | 1987-07-17 | 1989-01-26 | Toshiba Corp | Read-only semiconductor memory |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0638932A2 (en) * | 1993-06-25 | 1995-02-15 | Nec Corporation | Semiconductor circuit device capable of reducing influence of a parasitic capacitor |
EP0638932A3 (en) * | 1993-06-25 | 1995-05-03 | Nippon Electric Co | Semiconductor circuit component with reduced influence of parasitic capacitances. |
US5479045A (en) * | 1993-06-25 | 1995-12-26 | Nec Corporation | Semiconductor circuit device capable of reducing influence of a parasitic capacitor |
US5479044A (en) * | 1993-06-25 | 1995-12-26 | Nec Corporation | Semiconductor circuit device capable of reducing influence of a parasitic capacitor |
JP2011090744A (ja) * | 2009-10-22 | 2011-05-06 | Nec Corp | 出力回路、半導体記憶装置及びデータの読み出し方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2676989B2 (ja) | 1997-11-17 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
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R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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LAPS | Cancellation because of no payment of annual fees |