JPS63225998A

JPS63225998A - 半導体記憶装置

Info

Publication number: JPS63225998A
Application number: JP62058858A
Authority: JP
Inventors: Shiyouji Kubono; 昌次久保埜
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1987-03-16
Filing date: 1987-03-16
Publication date: 1988-09-20
Anticipated expiration: 2010-09-06
Also published as: JPH0782758B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体記憶装置に関するもので、大記憶容
量化された縦型の読み出し専用メモリ　（以下縦型ＲＯ
Ｍと称す）などに利用して有効な技術に関するものであ
る。

〔従来の技術〕

それぞれのビットの記憶データに従って選択的にエンハ
ンスメント型又はディブレンジョン型とされる記憶ＭＯ
３ＦＥＴがその列アドレスごとに直列形態（縦型）に接
続されてなる縦型ＲＯＭが、例えば、特開昭５９−１１
６９．９３号公報によって公知である。

また、上記縦型ＲＯＭＪ？３ＥＥＰＲＯＭ　（エレクト
リカリ・イレイザブル＆プログラマブル・リード・オン
リー・メモリ）などに用いられる電流検出型のセンスア
ンプ回路が、例えば、１９８５年１０月発行、アイ・イ
ー・イー・イーＣＩ　ＥＥＥ）ジャーナル・オン・ソリ
ッド・ステート・サーキット　（ＪＯＵｌ？ＮＡＬ　Ｏ
Ｆ　　５ＯＬＩＯ−５ＴＡＴＥＣＩＲＣＵＩＴＳ）　　
ＶＯＬ、　５Ｃ−２０，ＮＯ，５の９７１頁〜９７７頁
に記載されている。

〔発明が解決しようとする問題点〕大記憶容量の読み出し専用メモリを構成する場合、高集
積化に通した縦型ＲＯＭが用いられる。

このような縦型ＲＯＭでは、複数の記憶ＭＯ３ＦＥＴが
直列形態とされることによって読み出し電流が小さくな
るため、上記に記載されるような高感度の電流検出型セ
ンスアンプ回路を用いることが考えられる。

上記に記載される電流検出型センスアンプ回路は、第３
図に示されるように、共通データ線ＣＤと回路の電源電
圧Ｖｃｃとの間に設けられるエンハンスメント型ＭＯ３
ＦＥＴＱ３９と、このＭＯＳＦＥＴＱ３９のベースと回
路の接地電位との間に設けられるエンハンスメント型Ｍ
Ｏ３ＦＥＴＱ４０及び上記ＭＯＳＦＥＴＱ３９のベース
と回路の電源電圧Ｖｃｃとの間に設けられるディプレッ
ション型ＭＯ３ＦＥＴＱ４１からなるバイアス回路を含
む、このバイアス回路の出力は、出力ＭＯ３ＦＥＴＱ４
２及びＱ４３を介してインバータ回路Ｎ２に伝達される
。

メモリアレイのメモリマントＭＭにおいて複数の記憶Ｍ
　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｍが直列形態に接続されてな
る直列回路は、Ｙゲート回路ＹＧの選択用ＭＯＳＦＥＴ
Ｑ４４を介して共通データ線ＣＤに接続される。各記憶
Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｍは、それぞれのビットの
記憶データに従って選択的にエンハンスメント型又はデ
ィブレンジョン型とされる。メモリマットＭＭの同一の
行に配置される記憶ＭＯ３ＦＥＴのゲートは、対応する
ワード線ＷＯ〜Ｗｍに結合される。これらのワード線Ｗ
Ｏ〜Ｗｍは、非選択状態においてハイレベルとされ、ま
た選択状態においてロウレベルとされる。したがって、
そのゲートが指定されたワード線以外のワード線に結合
されるすべての記憶ＭＯＳＦＥＴはオン状態となり、そ
のゲートが指定されたワード線に結合される記憶ＭＯＳ
ＦＥＴは、その記憶ＭＯ３ＦＥＴがディプレフジョン型
とされる場合に限ってオン状態となる。このため、共通
データ線ＣＤには、センスアンプＳＡのバイアス回路の
ＭＯＳＦＥＴＱ３９を介して、選択されたメモリセルの
記憶データに従った読み出し電流が流される。

センスアンプＳＡのバイアス回路を構成するディプレッ
ジ９ン型ＭＯＳＦＥＴＱ４１は、′そのゲートとドレイ
ンが共通接続されることによって定電流源として作用す
る。縦型ＲＯＭが選択状態とされ、指定されたメモリセ
ルがディプレッション型とされる場合、読み出し電流が
流れる。このため、共通データ線ＣＤのレベルは、ＭＯ
ＳＦＥＴＱ３９のコンダクタンスとＹゲート回路ＹＧの
選択ＭＯ３ＦＥＴＱ４４及び複数の記憶ＭＯ８ＦＥＴＱ
ｍのコンダクタンス比によって決まる比較的低いレベル
となる。これにより、インバータ回路Ｎ２の入力レベル
は高（され、その結果インバータ回路Ｎ３の出力信号す
なわちセンスアンプＳＡの出力信号が論理ハイレベルと
なる。一方、指定されたメモリセルがエンハンスメント
型とされる場合、共通データ線ＣＤには読み出し電流が
流れないため、共通データ線ＣＤのレベルは比較的高い
レベルを維持す葛。このため、インバータ回路Ｎ２の入
力レベルは低くされ、その結果インバータ回路Ｎ３の出
力信号すなわちセンスアンプＳＡの出力信号は論理ロウ
レベルとなる。

前述のように、ディプレッション型ＭＯＳＦＥＴＱ４０
は定電流源とされ、その電流値は所定の範囲において電
源電圧Ｖｃｃの変動による影響を受けない、また、共通
データ線ＣＤのレベルは、ＭＯ３ＦＥＴＱ３９〜Ｑ４１
のコンダクタンスとＹゲート回路ＹＧの選択ＭＯＳＦＥ
ＴＱ４４及び複数の記憶Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｍ
のコンダクタンス比によって決まるレベルとされ、比較
的小さな信号振幅に制限される。このため、共通データ
線ＣＤ及びメモリマント内のデータ線に比較的大きな寄
生容量が結合されるにもかかわらず、読み出し専用メモ
リとしての読み出し動作は高速化され、しかも電源電圧
依存性を持たないものとなる。

ところが、このような電流検出型センスアンプを大記憶
容量の縦型ＲＯＭに用いた場合、次のような問題が生じ
ることが、本願発明者等によって明らかとなった。すな
わち、縦型ＲＯＭの大記憶容量化にともなって、直列回
路を構成する記憶ＭＯＳＦＥＴの数が増大するとともに
、記憶ＭＯＳＦＥＴ自体が小型化されることで、共通デ
ータ線ＣＤを介して流される読み出し電流が例えば１０
μＡ程度の小さな値となる。一方、バイアス回路を構成
する各ＭＯＳ　Ｆ　ＥＴやインバータ回路Ｎ２の電気的
特性は、プロセス依存性を持つ、これらのことから、イ
ンバータ回路Ｎ２の入力レベルの振幅が制限されるとと
もに、その中心レベルがプロセスバラツキによって変動
し、センスアンプＳＡのレベル判定動作が不確定なもの
となり、縦型ＲＯＭの読み出し動作が不安定なものとな
る。

この発明の目的は、読み出し動作の高速化と安定化を図
った高感度の縦型ＲＯＭなどの半導体記憶装置を提供す
ることにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述及び添付図面がら明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を□簡単に説明すれば、下記の通りである。

すなわち、縦型ＲＯＭのメモリアレイ及び列選択回路に
ダミー回路を設け、そのセンスアンプ回路に、共通デー
タ線と回路の電源電圧との間に設けられるエンハンスメ
ント型の第１のＭＯＳＦＥＴとこの第１のＭＯＳＦＥＴ
のベースと回路の接地電位との間に設けられそのベース
が上記共通データ線に結合されるエンハンスメント型の
第２のＭＯＳＦＥＴ及び上記第１のＭＯＳＦＥＴのベー
スと回路の電源電圧との間に設けられそのベースがその
ソースに共通接続されるディプレッション型の第３のＭ
ＯＳＦＥＴによって構成され上記ダミー回路及び共通デ
ータ線にそれぞれ基準電流又は読み出し電流を供給する
二組のバイアス回路と、これらのバイアス回路の出力信
号を受ける差動増幅回路を設けるものである。

〔作　用〕

上記した手段によれば、電源依存性の少ないバイアス回
路によって共通データ線のレベル振幅が制限されること
で、センスアンプ回路の電源依存性をなくし縦型ＲＯＭ
としての読み出し動作を高速化できるとともに、ダミー
回路を設けることでセンスアンプ回路のプロセス依存性
をなくし縦型ＲＯＭの読み出し動作を安定化できる。

〔実施例〕

第２図には、この発明が適用された縦型ＲＯＭの一実施
例の回路ブロック図が示されている。同図の各回路素子
は、公知の半導体集積回路の製造技術によって、特に制
限されないが、単結晶シリコンのような１個の半導体基
板上に形成される。

以下の図において、そのチャンネル（バックゲート）部
に矢印が付加されたＭＯＳＦＥＴはＰチャンネルＭＯ３
ＦＥＴであり、またそのチャンネル部に直線が付加され
たＭＯＳＦＥＴはディプレッション型のＮチャンネル部
ＯＳ　Ｆ　ＥＴである。そのチャンネル部になにも付加
されないＭＯＳＦＥＴは、エンハンスメント型のＮチャ
ンネルＭＯＳＦＥＴである。

特に制尿されないが、この実施例の縦型ＲＯＭのメモリ
セルは、ＮチャンネルＭＯＳＦＥＴによって構成される
。したがって、この縦型ＲＯＭは、単結晶Ｐ型シリコン
からなる半導体基板上に形成される。ＮチャンネルＭＯ
ＳＦＥＴは、このようなＰ型半導体基板表面に形成され
るソース領域、ドレイン領域及びソース領域とドレイン
領域との間の半導体基板表面に薄い厚さのゲート絶縁膜
を介して形成されるポリシリコンからなるゲート電極に
よって構成される。また、ＰチャンネルＭＯ３ＦＥＴは
、このＰ型半導体基板上に形成されるＮ型ウェル領域に
形成される。

縦型ＲＯＭのメモリアレイは、特に制限されないが、二
つのメモリマットＭＭＵ及びＭＭＬにより構成される。

これらのメモリマットＭＭＵ及びＭＭＬに対応して、ブ
リゲート回路ＰＧＵ及びＰＧＬが設けられ、さらにこれ
らのブリゲート回路ＰＧＵ及びＰＧＬに共通に、Ｙゲー
ト回路ＹＧが設けられる。

メモリマツｌ−ＭＭＵ及びＭＭＬは、規則的に配置され
る２Ｘ　（ｎ＋２）ｘ　（ｍ＋１）個の記憶ＭＯ３ＦＥ
Ｔ　（メモリセル）Ｑｍにより構成される。

これらの記憶ＭＯＳＦＥＴＱｍのうち、ダミーデータ線
Ｄｄに結合される２ｘ（ｍ＋１）ｆｌｉの記憶ＭＯＳＦ
ＥＴＱｍはダミーメモリセルである０ｍ＋１個の直列接
続されたダミーメモリセルのうちの１ｆ［ｉ（各メモリ
マントに２（１１１）は、ディプレッション型ＭＯＳＦ
ＥＴとされ、そのゲートには回路の積地電位が供給され
る。その他のダミーメモリセルはエンハンスメント型Ｍ
ＯＳＦＥＴとされ、そのゲートには回路の電源電圧Ｖｃ
ｃが供給される。

また、これらのダミーメモリセルである記憶ＭＯＳＦＥ
ＴＱｍを除くその他の情報記憶用ＭＯＳＦＥＴＱｍは、
例えば、ユーザごとにオプショナルに作成されるマスク
によりそれぞれのチャンネル部に対するイオン打ち込み
が選択的に行われることで、ディブレンジョン型又はエ
ンハンスメント型とされ、論理“１”又は論理１０”の
記憶データを保持するものとされる。（本実施例では、
チャンネル部に点線を付加して示している）メモリマッ
トＭＭＵ及びＭＭＬにおいて、同一の行に配置される２
ｘ（ｎ＋２）７１Ｎの記憶ＭＯ３ＦＥＴＱｍのゲートは
、対応するワード線ＷＯ〜Ｗｍにそれぞれ結合される。

また、メモリマットＭＭＵ及びＭＭＬの同一の列に配置
されるｍ＋１個の記憶Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｍは
それぞれ直列形態とされ、２ｘ　（ｎ＋２）組の直列回
路を構成する。これらの直列回路は、その一方において
、回路の接地電位に結合される。また、これらの直列回
路は、その他方において、ブリゲート回路ＰＧＵ又はＰ
ＧＬの対応する選択用ＭＯ３ＦＥＴＱＩ　５〜Ｑ２６又
はＱ２７〜Ｑ３８を介して、対応するデータ線ＤＯ−Ｈ
Ｄｎ又はダミーデータ線Ｄｄにそれぞれ二組ずつ結合さ
れる。

メモリマントＭＭＵ及びＭＭＬのワード線ＷＯ〜Ｗｍは
それぞれ共通接続され、行選択線ＸＯ〜Ｘｍとして、Ｘ
アドレスデコーダＸＤＣＲに結合される。これらの行選
択線ＸＯ〜Ｘｍは、非選択状態において論理ハイレベル
とされ、またその選択状態において論理ロウレベルとさ
れる。これにより、非選択状態とされる行選択線Ｘ　Ｏ
ｗ　Ｘ　ｍ及びワード線ＷＯ〜Ｗｍに結合される記憶Ｍ
Ｏ３ＦＥＴＱｍは、その記憶データにかかわらず、オン
状態となる。また、選択状態とされる行選択線ＸＯ〜Ｘ
ｍ及びワード線ＷＯ−Ｗｍに結合される記憶ＭＯ３ＦＥ
ＴＱｍは、その記憶ＭＯＳＦＥＴＱｍがディプレッショ
ン型とされる場合に限ってオン状態となる。このとき、
記憶Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｍがエンハンスメント
型とされる場合、そのゲートがロウレベルとされること
で、記憶ＭＯ３ＦＥＴＱｍは１フ状態となる。したがっ
て、指定された記憶ＭＯ３ＦＥＴＱｍがディプレッショ
ン型とされる場合すなわち記憶Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　
Ｑ　ｍが論理５１”の記憶データを保持する場合、Ｙゲ
ート回路ＹＧとブリゲート回路ＰＧＵ又はＰＧＬの選択
用ＭＯＳＦＥＴ及びメモリマットＭＭＵ又はＭＭＬの直
列回路を介して、対応するデータ線のディスチャージ経
路が形成される。一方、指定された記憶ＭＯＳＦＥＴＱ
ｍがエンハンスメント型とされる場合すなわち記憶ＭＯ
３ＦＥＴＱｍが論理“０”の記憶データを保持する場合
、上記のようなディスチャージ経路は形成されない。

ダミーデータ線］）ｄに結合されるダミーメモリセル列
の記憶Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｍは、いずれのワー
ド線が選択される場合でもオン状態となるため、ダミー
データ線Ｄｄを介したディスチャージ経路が形成される
。

ＸアドレスデコーダＸＤＣＲには、外部端子ＡＸＯ＝Ａ
Ｘｉ−１を介して、Ｘ７’ドＬ／ス信号ＡＸＯ〜ＡＸｉ
−１が供給される。また、後述するタイミング発生回路
ＴＧから、タイミング信号φｃｅが供給される。このタ
イミング信号φｃｅは、制御信号として供給されるチン
ブイネーブル信号で１−に従って形成され、縦型ＲＯＭ
の選択状態において選択的に論理ハイレベルとされる。

ＸアドレスデコーダＸＤＣＲは、タイミング信号φｃｅ
が論理ハイレベルとされる縦型ＲＯＭの選択状態におい
て動作状態とされ、外部から供給されるＸアドレス信号
ＡＸＯ＝ＡＸｉ−１をデコードして、これらのアドレス
信号によって指定される１本の行選択線ＸＯ〜Ｘｍ及び
ワード線ＷＯ〜Ｗｍをハイレベルの選択状態とする。前
述のように、行選択線ＸＯ〜Ｘｍ及びワード線ＷＯ〜Ｗ
ｍはそれぞれ非選択状態において論理ハイレベルとされ
、またその選択状態において論理ロウレベルとされる。

ブリゲート回路ＰＧＵ及びＰＧＬは、メモリマフ）　Ｍ
　Ｍ　Ｕ及びＭＭＬの直列回路に対応して設けられる２
Ｘ　（ｎ＋２）組の選択用ＭＯＳ　Ｆ　ＥＴＱ１５・Ｑ
１６〜Ｑ２５・Ｑ２６又はＱ２７・Ｑ２８〜Ｑ３７・Ｑ
３８によフてそれぞれ構成される。

各組のスイッチＭＯ３ＦＥＴはそれぞれ直列形態とされ
、その一方は、前述のように対応するデータ線ＤＯ〜Ｄ
ｎに二組ずつ共通接続される。

ブリゲート回路ＰＧＵの奇数番号の選択用ＭＯＳＦＥＴ
Ｑ１５〜Ｑ２５のゲートは共通接続され、さらにアンド
ゲート回路ＡＧＩの出力端子に結合される。これらの奇
数番号の選択用ＭＯ３ＦＥＴＱ１５〜Ｑ２５は、ＭＯＳ
ＦＥＴＱＩ７を先頭に、交互にエンハンスメント型又は
ディプレッション型とされる。一方、ブリゲート回路Ｐ
ＧＵの偶数番号の選択用ＭＯ３ＦＥＴＱＩ　６〜Ｑ２６
のゲートは同様に共通接続され、さらにアンドゲート回
路ＡＧ２の出力端子に結合される。これらの偶数番号の
選択用ＭＯ３ＦＥＴＱＩ　６〜Ｑ２６は、ＭＯＳＦＥＴ
ＱＩ　６を先頭に、交互にディブレンジョン型又はエン
ハンスメント型とされる。つまり、各組の二つの選択用
ＭＯＳＦＥＴの一方がエンハンスメント型とされ、その
他方はディプレッション型とされる。

アンドゲート回路ＡＧＩ及びＡＣ３の一方の入力端子に
は、プリデコーダＰＤＣＲから、選択信号ＵＭが供給さ
れる。アンドゲート回路ＡＧＩの他方の入力端子には、
プリデコーダＰＤＣＲから、選択信号ＬＣが供給される
。また、アンドゲート回路ＡＧ２の他方の入力端子には
、プリデコーダＰＤＣＲから、選択信号ＲＣが供給され
る。これらの選択信号ＵＭ、ＬＣ及びＲＣは、プリデコ
ーダＰＤＣＲにより、外部から供給される最上位のＸア
ドレス信号ＡＸｉ及びＹアドレス信号ＡＹＪをもとに形
成される。すなわち、選択信号ＵＭは、非選択状態にお
いて論理ロウレベルとされ、指定される記憶Ｍ　ＯＳ　
Ｆ　Ｅ　Ｔ　Ｑ　ｍがメモリマットＭＭＵ内に配置され
る場合に論理ハイレベルとされる。

また、選択信号ＬＣは、非選択状態において論理ロウレ
ベルとされ、指定される記憶ＭＯＳＦＥＴＱｍが対応す
るデータ線ＤＯ〜Ｄｎをはさんで左側に配置される直列
回路に含まれる場合に論理ハイレベルとされる。さらに
、選択信号ＲＣは、非選択状態において論理ロウレベル
とされ、指定される記憶Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｍ
が対応するデータ線ＤＯ〜Ｄｎをはさんで右側に配置さ
れる直列回路に含まれる場合に論理ハイレベルとされる
。これにより、アンドゲート回路ＡＧＩの出力信号ＵＬ
は、選択信号ＵＭ及びＬＣがともに論理ハイレベルであ
る場合、すなわち指定される記憶ＭＯＳ　Ｆ　ＥＴＱｍ
がメモリマットＭＭＵの対応するデータ線ＤＯ〜Ｄｎの
左側に配置される直列回路に含まれる場合に論理ハイレ
ベルとされる。また、同様に、アンドゲート回路ＡＧ２
の出力信号ＵＲは、選択信号ＵＭ及びＲＣがともに論理
ハイレベルである場合、すなわち指定される記憶ＭＯＳ
ＦＥＴＱｍがメモリマットＭＭＵの対応するデータ線Ｄ
Ｏ〜Ｄｎの右側に配置される直列回路に含まれる場合に
論理ハイレベルとされる。

ブリゲート回路ＰＧＵでは、ディプレソション型とされ
る選択用ＭＯＳＦＥＴＱ１６．Ｑ１７゜Ｑ２０．Ｑ２１
．Ｑ２４及びＱ２５等は常にオン状態とされる。したが
って、アンドゲート回路ＡＧｌの出力信号ＵＬが論理ハ
イレベルとされることで、エンハンスメント型の選択用
ＭＯ３ＦＥＴＱ１５．Ｑ１９及びＱ２３等が一斉にオン
状態となり、メモリマントＭＭＵの各データ１１１０〜
Ｄｎの左側に配置される直列回路から、ワード線ＷＯ〜
Ｗｍによって指定される１個の記憶ＭＯＳＦＥＴＱｍが
それぞれ選択状態とされる。また、アンドゲート回路Ａ
Ｇ２の出力信号ＵＲが論理ハイレベルとされることで、
エンハンスメント型の選択用ＭＯＳＦＥＴＱ１８．Ｑ２
２及びＱ２６等が一斉にオン状態となり、メモリマット
ＭＭＵの各データ線ＤＯ〜Ｄｎの右側に配置される直列
回路から、ワード線ＷＯ〜Ｗｍによって指定される１個
の記憶ＭＯ３ＦＥＴＱｍがそれぞれ選択状態とされる。

一方、ブリゲート回路ＰＧＵと同様に、ブリゲート回路
ＰＧＬの奇数番号の選択用ＭＯ３ＦＥＴＱ２７〜Ｑ３７
のゲートは共通接続され、さらにアンドゲート回路ＡＧ
３の出力端子に結合される。

これらの奇数番号の選択用ＭＯ３ＦＥＴＱ２７〜Ｑ３７
ば、ＭＯＳＦＥＴＱ２９を先頭に、交互にエンハンスメ
ント型又はディプレッション型とされる。一方、ブリゲ
ート回路ＰＧＬの偶数番号の選択用ＭＯＳＦＥＴＱ２８
〜Ｑ３８のゲートは同様に共通接続され、さらにアンド
ゲート回路ＡＧ４の出力端子に結合される。これらの偶
数番号の選択用ＭＯ３ＦＥＴＱ２８〜Ｑ３８は、ＭＯ３
ＦＥＴＱ２Ｂを先頭に、交互にディブレフシ５ン型又は
エンハンスメント型とされる。

アンドゲート回路ＡＧ３及びＡＣ３の一方の入力端子に
は、プリデコーダＰＯＣＲから、選択信号ＬＭが供給さ
れる。アンドゲート回路ＡＧ３の他方の入力端子には、
プリデコーダＰＤＣＲから、上記選択信号ＬＣが供給さ
れる。また、アンドゲート回路ＡＧ４の他方の入力端子
には、プリデコーダＰＤＣＲから、上記選択信号ＲＣが
供給される０選択信号ＬＭは、他の選択信号ＵＭ、ＬＣ
及びＲＣと同様に、プリデコーダＰＤＣＨにより、外部
から供給される最上位のＸアドレス信号ＡＸｉ及びＹア
ドレス信号ＡＹｊをもとに形成される。

すなわち、選択信号ＬＭは、非選択状態において論理ロ
ウレベルとされ、指定される記憶ＭＯ３ＦＥＴＱｍがメ
モリマットＭＭＬ内に配置される場合に論理ハイレベル
とされる。これにより、アンドゲート回路ＡＧ３の出力
信号ＬＬは、選択信号ＬＭ及びＬＣがともに論理ハイレ
ベルである場合、すなわち指定される記憶ＭＯ３ＦＥＴ
ＱｍがメモリマットＭＭＬの対応するデータ線Ｄ　Ｏ−
Ｄ　ｎの左側に配置される直列回路に含まれる場合に論
理ハイレベルとされる。また、同様に、アンドゲート回
路ＡＧ４の出力信号ＬＲは、選択信号ＬＭ及びＲＣがと
もに論理ハイレベルである場合、すなわち指定される記
憶Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｍがメモリマットＭＭＬ
の対応するデータ線ＤＯ〜Ｄｎの右側に配置される直列
回路に含まれる場合に論理ハイレベルとされる。

ブリゲート回路ＰＧＬでは、ディブレフシ９ン型とされ
る選択用ＭＯＳＦＥＴＱ２８．Ｑ２９゜Ｑ３２．Ｑ３３
．Ｑ３６及びＱ３７等は常にオン状態とされる。したが
って、アンドゲート回路ＡＧ３の出力信号ＬＬが論理ハ
イレベルとされることで、エンハンスメント型の選択用
ＭＯＳＦＥＴＱ２７．Ｑ３１及びＱ３５等が一斉にオン
状態となり、メモリマットＭＭＬの各データ線ＤＯ−Ｄ
ｎの左側に配置される直列回路から、ワード線ＷＯ〜Ｗ
ｍによって指定される１個の記憶ＭＯ３ＦＥＴＱｍがそ
れぞれ選択状態とされる。また、アンドゲート回路ＡＧ
４の出力信号ＬＲが論理ハイレベルとされることで、エ
ンハンスメント型の選択用ＭＯ３ＦＥＴＱ３０．Ｑ３４
及びＱ３８等が一斉にオン状態となり、メモリマントＭ
ＭＬの各データ線Ｄ　Ｏｗ　Ｄ　ｎの右側に配置される
直列回路から、ワード線ＷＯ〜Ｗｍによって指定される
１個の記憶Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｍがそれぞれ選
択状態とされる。

プリデコーダＰＤＣＨには、外部端子ＡＸｉ及びＡＹｊ
を介して、最上位のＸアドレス信号ＡＸｌ及びＹアドレ
ス信号ＡＹｊが供給される。また、タイミング発生回路
ＴＧから、タイミング信号φｃｅが供給される。

プリデコーダＰＤＣＲは、タイミング信号φｃ。

が論理ハイレベルとされる縦型ＲＯＭの選択状態におい
て選択的に動作状態とされ、外部から供給される最上位
のＸアドレス信号ＡＸｔ及びＹアドレス信号ＡＹｊをデ
コードして、上記選択信号ＵＭ、ＬＭ、ＬＣ及びＲＣを
所定の組み合わせで論理ハイレベルとする。

メモリマットＭＭＵ又はＭＭＬのワード線ＷＯ〜Ｗｍに
よって指定される記憶Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｍが
それぞれ選択的に接続されるデータ線ＤＯ〜Ｄｎは、Ｙ
ゲート回路ＹＧの選択用ＭＯ３ＦＥＴＱ１２〜Ｑ１３を
介して、選択的に共通データ線に接続され、さらにセン
スアンプＳＡの一方の入力端子に接続される。また、ダ
ミー用の記憶ＭＯＳＦＥＴＱｍが結合されるダミーデー
タ線Ｄｄは、Ｙゲート回路ＹＧのＭＯＳＦＥＴＱＩ　４
を介してそのままダミーデータ線Ｄｄとして、センスア
ンプＳＡの他方の入力端子に接続される。

Ｙゲート回路ＹＧは、ｎ＋２個の選択用ＭＯＳＦＥＴＱ
１２〜Ｑ１４によって構成される。これらの選択用ＭＯ
３ＦＥＴのうち、ＭＯＳＦＥＴＱ１２〜Ｑ１３のゲート
には、ＹアドレスデコーダＹＤＣＲから、対応する列選
択信号ＹＯ〜Ｙｎがそれぞれ供給される。これらの列選
択信号ＹＯ〜Ｙｎは、非選択状態において論理ロウレベ
ルとされ、選択状態においてＹアドレス信号ＡＹＯ〜Ａ
Ｙｊ−１によって指定されるデータ線に対応する一つが
選択的に論理ハイレベルとされる。ＭＯ３ＦＥＴＱ１４
のゲートには、タイミング発生回路ＴＧから、上記タイ
ミング信号φｃｅが供給される。

これにより、ダミーデータ線Ｄｄは、タイミング信号φ
ｃｅが論理ハイレベルとされ縦型ＲＯＭが選択状態とさ
れる期間、ＭＯＳＦＥＴＱＩ　４を介して、定常的にセ
ンスアンプＳＡの他方の入力端子に接続される。

ＹアドレスデコーダＹＤＣＲには、外部端子ＡＹＯ−Ａ
Ｙｊ−１を介して、最上位ビットを除（Ｙアドレス信号
ＡＹＯ〜ＡＹｊ−１が供給される。また、タイミング発
生回路ＴＧから、上述のタイミング信号φｃｅが供給さ
れる。

ＹアドレスデコーダＹＤＣＲは、タイミング信号φｃｅ
が論理ハイレベルとされる縦型ＲＯＭの選択状態におい
て選択的に動作状態とされ、外部から供給されるＹアド
レス信号ＡＹＯ〜ＡＹｊ−１をデコードし、これらのア
ドレス信号によって指定されるデータ線に対応する列選
択信号ＹＯ−Ｙｎを論理ハイレベルの選択状態とする。

センスアンプＳＡは、後述するように、共通データ線Ｃ
Ｄ及びダミーデータ線Ｄｄに対してそれぞれ読み出し電
流及び基準電流を供給する二組のバイアス回路と、これ
らのバイアス回路の出力信号を受ける差動増幅回路を含
む電流検出型のセンスアンプ回路である。センスアンプ
ＳＡには、タイミング発生回路ＴＯから、タイミング信
号φｓｅが供給される。このタイミング信号φｓｅは、
縦型ＲＯＭの非選択状態において論理ロウレベルとされ
、また縦型ＲＯＭが選択状態とされ、共通データ線ＣＤ
に指定された記憶ＭＯＳＦＥＴＱｍの記憶データに従っ
た読み出し信号が確立されるタイミングで論理ハイレベ
ルとされる。

センスアンプＳＡは、タイミング信号φｓｅの論理ハイ
レベルによって選択的に動作状態とされ、共通データ線
ＣＤを介して伝達される記憶ＭＯＳＦＥＴからの読み出
し信号を、ダミーデータ線Ｄｄを介して伝達される基準
信号によって判定・増幅する。このセンスアンプＳＡの
出力信号は、データ出力バッファＤＯＢに伝達される。

データ出力バッファＤＯＢの入力端子は、上記センスア
ンプＳＡの出力端子に結合され、その出力端子は、デー
タ出力端子ＤＯに結合される。また、データ出力バッフ
ァＤＯＢには、タイミング発生回路ＴＧから、タイミン
グ信号φｏｅが供給される。このタイミング信号φｏｅ
は、外部から制御信号として供給される出力イネーブル
信号ＯＥに従って形成される。タイミング信号φｏｅは
、縦型ＲＯＭの非選択状態において論理ロウレベルとさ
れ、また縦型ＲＯＭが選択状態とされ、指定される記憶
ＭＯ３ＦＥＴＱｍから出力される読み出し信号がセンス
アンプＳＡによって増幅され確立されるタイミングで論
理ハイレベルとされる。

データ出カバソファＤＯＢは、タイミング信号φｏｅの
論理ハイレベルによって選択的に動作状態とされ、セン
スアンプＳＡから出力される読み出し信号をさらに増幅
して、データ出力端子Ｄｏがら外部の装置に送出する。

タイミング信号φｏｅが論理ロウレベルとされるとき、
データ出カバソファＤＯＢの出力は、ハイインピーダン
ス状ｎとされる。

タイミング発生回路ＴＧは、外部から外部端子σπ及び
σ了−を介して制御信号として供給されるチンブイネー
ブル信号汀及び出カイネーブル信号σ丁−をもとに、上
記各種のタイミング信号を形成し、各回路に供給する。

＠１ｉＭには、第２図の縦型ＲＯＭのセンスアンプＳＡ
の一実施例の回路図が示されている。同図には、メモリ
マットＭＭＵのうちデータ線ＤＯに結合される記憶Ｍ　
ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｍが選択される場合を例示的に
示している。このため、メモリマットＭＭ　Ｕ、プリゲ
ート回路ＰＧＵ及びＹゲート回路ＹＧのデータ線ＤＯ及
びダミーデータ線Ｄｄに関連する回路が重複して記載さ
れている。これらの重複して記載される部分については
、説明を省略する。

第１図において、共通データ線ＣＤはセンスアンプＳＡ
のエンハンスメント型のＮチャンネルＭＯ３ＦＥＴＱ６
　（＠１のＭＯＳＦＥＴ）のソースに結合される。この
ＭＯＳＦＥＴＱ６のドレインは、回路の電源電圧Ｖｃｃ
に結合される。ＭＯＳＦＥＴＱ６のゲートと回路の接地
電位との間には、エンハンスメント型のＮチャンネルＭ
ＯＳＦＥＴＱ？　（第２のＭＯＳＦＥＴ）が設けられる
。このＭＯ３ＦＥＴＱ７（７）ゲートは、上記ＭＯＳ　
Ｆ　ＥＴＱ６のソースすなわち共通データ線ＣＤに結合
される。ＭＯＳＦＥＴＱ６のゲートと回路の電源電圧Ｖ
ｃｃとの間には、ディプレッション型のＮチャンネルＭ
ＯＳＦＥＴＱ８　（第３のＭＯＳＦＥＴ）が設けられる
。このＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　Ｂのゲートは、ＭＯ
ＳＦＥＴＱ８（７）／−スすなわちＭＯ３ＦＥＴＱ６の
ゲートに結合される。これらのＭＯＳＦＥＴＱ６〜Ｑ８
は、共通データ線ＣＤに対する第１のバイアス回路を構
成する。共通接続されたＭＯＳＦＥＴＱ８のソース及び
ＭＯ３ＦＥＴＱ７のドレインは、このバイアス回路の出
力端子とされ、さらに差動増幅回路の一方の差動ＭＯＳ
ＦＥＴを構成するＮチャンネルＭＯ８ＦＥＴＱ３のゲー
トに結合される。

第１のバイアス回路のディプレッション型のＮチャンネ
ルＭＯＳＦＥＴＱ８は、そのゲートとソースが共通接続
されゲート・ソース間電圧がＯｖとされることによって
常にウィークリイなオン状態とされる。また、そのドレ
イン・ソース間電圧が所定の大きさとされることで、Ｍ
Ｏ３ＦＥＴＱ８は飽和状態で動作されるため、電源電圧
Ｖｃｃの比較的小さな変動による影響を受けることのな
い定電流源として機能する。

縦型ＲＯＭの非選択状態において、Ｙゲート回路ＹＧの
選択用ＭＯＳＦＥＴはすべてオフ状態となり、共通デー
タ線ＣＤは浮動状態となる。このとき、センスアンプＳ
ＡのＭＯ３ＦＥＴＱ８のソース電位すなわちこのバイア
ス回路の出力電圧をＶｓとすると、共通データ線ＣＤに
結合される寄住容１ｉＣｓはＶｓ−ＶＴＨ（ＶＴ！−１
はＭＯ３ＦＥＴＱ６のしきい値電圧）までチャージされ
る。またこのチャージ電位によって、ＭＯ３ＦＥＴＱ７
がオン状態となる。言い換えると、オン状態とされるＭ
Ｏ３ＦＥＴＱ７及びＱ８のコンダクタンスの比によって
、バイアス回路の出力電圧Ｖｓが設定され、その出力電
圧Ｖｓに従った電位まで、共通データ線ＣＤの寄生容量
Ｃ３がチャージされる。この第１のバイアス回路の出力
電圧ｖ３は、差動増幅回路の動作点を決定する。このた
め、ＭＯＳＦＥＴＱ７及びＱ８は、この動作点が最も効
率的なものとなるすなわちセンスアンプＳＡの感度が最
も良くなるコンダクタンスを持つように設計される。

一方、第１図において、ダミーデータ線Ｄｄはセンスア
ンプＳＡのエンハンスメント型のＮチャンネルＭＯＳＦ
ＥＴＱ９　（第１のＭＯＳＦＥＴ）のソースに結合され
る。このＭＯＳＦＥＴＱ９のドレインは、回路の電源電
圧Ｖｃｃに結合される。

ＭＯＳＦＥＴＱ９のゲートと回路の接地電位との間には
、エンハンスメント型のＮチャンネルＭＯＳＦＥＴＱＩ
Ｏ（第２のＭＯＳＦＥＴ）が設けられる。このＭＯＳＦ
ＥＴＱＩ　Ｏのゲートは、上記ＭＯ３ＦＥＴＱ９のソー
スすなわちダミーデータ線Ｄｄに結合される。ＭＯＳ　
Ｆ　ＥＴＱ　９のゲートと回路の電源電圧Ｖｃｃとの間
には、ディプレッジシン型のＮチャンネルＭＯＳＦＥＴ
ＱＩ　１　　（第３（７）ＭＯＳＦＥＴ）が設けられる
。ＭＯＳＦＥＴＱｌｌのゲートは、ＭＯＳＦＥＴＱＩ　
１のソースすなわちＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　９のゲ
ートに結合される。

これらのＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　９〜Ｑｌｌは、ダ
ミーデータ線１）ｄに対する第２のバイアス回路を構成
する。共通接続されたＭＯＳＦＥＴＱＩ　１のソース及
びＭＯＳＦＥＴＱＩ　Ｏのドレインは、このバイアス回
路の出力端子とされ、さらに差動増幅回路の他方の差動
ＭＯ３ＦＥＴを構成するＮチャンネルＭＯＳＦＥＴＱ４
のゲートに結合される。

第２のバイアス回路のディプレッション型のＮチャンネ
ルＭＯ３ＦＥＴＱＩ　１は、そのゲートとソースが共通
接続されゲート・ソース間電圧がＯＶとされることによ
って常にウィークリイなオン状態とされる。また、その
ドレイン・ソース間電圧が所定の大きさとされることで
、ＭＯＳＦＥＴＱｌｌは飽和状態で動作されるため、電
源電圧Ｖｃｃの比較的小さな変動による影響を受けるこ
とのない定電流源として機能する。

縦型ＲＯＭの非選択状態において、タイミング運φｃｅ
のロウレベルによってＭＯＳＦＥＴＱＩ　４がオフ状態
となり、ダミーデータ線Ｄｄは浮動状態となる。このと
き、センスアンプＳＡのＭＯＳＦＥＴＱＩＩのソース電
位すなわちこのバイアス回路の出力電圧をＶｄとすると
、ダミーデータ線Ｄｄに結合される寄生容量ＣｄはＶＳ
　　ＶＴＨ（ＶＴＨはＭＯＳＦＥＴＱ９のしきい値電圧
）までチャージされる。またこのチャージ電位によって
、ＭＯＳＦＥＴＱＩ　Ｏがオン状態となる。言い換える
と、オン状態とされるＭＯＳＦＥＴＱＩ　Ｏ及びＱｌｌ
のコンダクタンスの比によって、バイアス回路の出力電
圧Ｖｄが設定され、その出力電圧Ｖｄに従った電位まで
、ダミーデータ線Ｄｄの寄生容量Ｃｄがチャージされる
。この第２のバイアス回路の出力電圧Ｖｄは、前記電圧
Ｖａとともに差動増幅回路の動作点を決定する。このた
め、ＭＯＳＦＥＴＱＩＯ及びＱｌｌは、この動作点が最
も効率的なものとなるようなコンダクタンスを持つよう
に設計される。

この実施例では、さらに上記バイアス電圧ＶｓとＶｄ、
換言すれば共通データ線ＣＤとダミーデータ線Ｄｄのプ
リチャージレベルを等しくすることによって、読み出し
動作の高速化を図っている。

このため、ＭＯＳＦＥＴＱ７及びＱ８のコンダクタンス
の比は、ＭＯＳＦＥＴＱＩ　Ｏ及びＱｌｌのコンダクタ
ンスの比と等しくされる。これにより、後述の選択状態
の開始において共通データ線ＣＤ及びダミーデータ線Ｄ
ｄを流れ始めた微小な電流を、そのままそれぞれ読み出
しとみなすことができる。つまり、読み出しの発生後、
ただちにセンスアンプＳＡによる増幅動作が行われる。

なお、ＭＯＳＦＥＴＱ９．ＱＩＯ及びＱｌ　１（７）コ
ンダクタンスは、ＭＯＳＦＥＴＱ６．Ｑ？及びＱ８のコ
ンダクタンスの半分とされる。

縦型ＲＯＭが選択状態になると、共通データ線ＣＤには
、Ｙゲート回路ＹＧ及びプリゲート回路ＰＧＵの選択用
ＭＯＳＦＥＴを介して、選択された記憶ＭＯ３ＦＥＴＱ
ｍが含まれる直列回路が接続される。このとき゛、指定
された記憶ＭＯ３ＦＥＴＱｍがエンハンスメント型とさ
れる場合すなわち論理“０”の記憶データを保持する場
合、ディスチャージ経路が形成されないことから、共通
データ線ＣＤのチャージ電位はそのまま維持される。

一方、指定された記憶Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｍが
ディブレンジョン型とされる場合すなわち論理“１”の
記憶データを保持する場合、この記憶ＭＯＳＦＥＴＱｍ
を介してディスチャージ経路が形成され、共通データ線
ＣＤの電位は低下する。この実施例ではディスチャージ
経路が形成される場合、Ｍ０５ＦＥＴＱ７のコンダクタ
ンスが小さくされ、バイアス回路の出力電圧Ｖｓは上昇
する。また、出力電圧Ｖｓが上昇することによってＭＯ
Ｓ　Ｆ　ＥＴＱ６のコンダクタンスが大きくなり、共通
データ線ＣＤに対する読み出し電流が大きくされる。言
い換えると、共通データ線ＣＤの電位が低下することで
ＭＯＳＦＥＴＱ７のコンダクタンスが小さくされた分読
み出し電流が大きくされ、このときのＭＯＳＦＥＴＱ６
のコンダクタンスとディスチャージ経路を構成する選択
用ＭＯ３ＦＥＴ及び記ｊ！ＭＯＳＦＥＴＱｍの合成コン
ダクタンスの比によって、出力電圧Ｖｓのハイレベルが
制限される。

すなわち、指定された記憶ＭＯＳＦＥＴＱｍがその記憶
データに従ってディブレ７シａン型又はエンハンスメン
ト型とされることで、出力電圧Ｖｓは比較的高い（通常
のハイレベルよす（ｆ、イ）ハイレベル又は比較的低い
（通常のロウレベルより高い）ロウレベルとされる。ま
た、この出力電圧ＶＳのハイレベル／ロウレベルの電圧
差すなわち信号振幅は、例えば約１■のように比較的小
さくされるため、共通データ線ＣＤに比較的大きな容量
性負荷が結合されるにもかかわらず、そのチャージ及び
ディスチャージ動作は高速化される。さらに、前述のよ
うに、ＭＯＳＦＥＴＱ８は定電流源として機能するため
、出力電圧Ｖｓは、所定の範囲内において、電源電圧Ｖ
ｃｃの変動による影響を受けないものとなる。

縦型ＲＯＭが選択状態とされることで、選択されたメモ
リセルが含まれるメモリマットのダミー回路を構成する
選択用ＭＯ３ＦＥＴ及び記憶ＭＯＳＦＥＴＱｍがダミー
データ線Ｄｄに結合される。

ダミーデータ線［）ｄは、センスアンプＳＡのエンハン
スメント型のＮチャンネルＭＯＳＦＥＴＱ９（第１のＭ
ＯＳＦＥＴ）のソースに結合される。

前述のように、ダミーデータ線Ｄｄに結合されるダミー
メモリセルの記憶ＭＯＳＦＥＴＱｍは、一つのメモリセ
ル列の一つがそのゲー゛トに回路の接地電位を受けるデ
ィプレッション型ＭＯＳＦＥＴとされ、残りがそのゲー
トに回路の電源電圧Ｖｃｃを受けるエンハンスメント型
ＭＯＳＦＥＴとされるため、縦型ＲＯＭが選択状態とさ
れるときには常にダミーデータ線Ｄｄによるディスチャ
ージ経路が形成される。

この実施例において、共通データ線ＣＤとダミーデータ
線Ｄｄの双方にディスチャージ経路が形成された場合、
以下のようになる。すなわち、ＭＯＳＦＥＴＱ９．ＱＩ
Ｏ及びＱｌｌのそれぞれのコンダクタンスがＭＯＳＦＥ
ＴＱ６．Ｑ７及びＱ８のコンダクタンスの半分とされる
ことにより、ダミーデータ線Ｄｄを流れる電流は共通デ
ータ線ＣＤを流れる電流の約半分となる。一方、バイア
ス回路のコンダクタンスの違いを無視すれば、ダミーデ
ータ線Ｄｄを流れる電流は共通データ線ＣＤを流れる最
小電流と実質的に同一とされる。共通データ線ＣＤを流
れる電流は、選択された記憶ＭＯ３ＦＥＴのみがディプ
レッション型で他がエンハンスメント型であるときに、
ディスチャージ経路が形成され、かつ最低の電流となる
。このため、一つのダミーセルにおいて、ダミーメモリ
セルである記憶ＭＯ３ＦＥＴＱｍの一つがディプレッシ
ョン型ＭＯＳＦＥＴとされ、その他がエンハンスメント
型ＭＯ３ＦＥＴとされている。

したがって、ダミーデータ線Ｄｄを流れる電流は、共通
データｉＪＩ　ＣＤを流れる可能性のある最低の電流の
さらに半分とされる。換言すれば、ディスチャージ経路
の形成によって、バイアス電圧Ｖｄが下降する速度は、
バイアス電圧Ｖ３が最も遅く下降する速度の半分となる
。

第２のバイアス回路の出力電圧Ｖｄは、第２のバイアス
回路を構成するＭＯＳＦＥＴＱ９〜Ｑ１１のコンダクタ
ンスとダミー回路を構成する選択用ＭＯＳＦＥＴ及び記
憶Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｍのコンダクタンスの比
によって決定される所定の電圧とされる。この電圧値は
、後述する差動増幅回路において、共通データ線ＣＤの
論理レベルを判定するための基準電位とされる。言うま
でもなく、この基準電位は電源電圧Ｖｃｃの変動による
影響を受けない。また、これらのダミー回路を構成する
選択用ＭＯ３ＦＥＴ及び記憶ＭＯＳＦＥＴＱｍは、上記
情報記憶用の選択用ＭＯＳＦＥＴ及び記憶ＭＯ３ＦＥＴ
Ｑｍに近接して形成されるため、同様なプロセスバラツ
キを呈する。

センスアンプＳＡの差動増幅回路は、そのソースが共通
接続される二つの差動ＭＯＳＦＥＴＱ３及びＯ４をその
基本構成とする。これらの差動ＭＯＳ　ＦＥ　’ｌ”　
Ｑ　３及びＯ４の共通接続されたソースと回路の接地電
位との間には、そのゲートにタイミング信号φｓｅを受
けるＮチャンネルＭＯ３ＦＥＴＱ５が設けられる。この
タイミング信号φｓｅは、前述のよ・）に、縦型ＲＯＭ
の非選択状態において論理ロウレベルとされ、縦型ＲＯ
Ｍが選択状態とされ、指定された記憶Ｍ　ＯＳ　Ｆ　Ｅ
　Ｔ　Ｑ　ｍからの読み出し信号が共通データ線ＣＤ上
に確立されるタイミングで論理バーＣレベルとされる。

縦型ＲＯＭが選択状態とされタイミング信号φｓｅ力ｑ
命理ノ＼イレベルとされることで、ＭＯＳＦＥＴＱ５が
オン状態となり、差動ＭＯＳＦＥＴＱ３及びＯ４に動作
電流が供給される。

差？ＭＯＳＦＥＴＱ３のドレインと回路の電源電圧Ｖｃ
ｃとの間には、負荷用のＰチャンネルＭＯ３Ｆ　ＥＴＱ
　１が設けられる。また、差動ＭＯ３ＦＥＴＱ４のドレ
インと回路の電源電圧Ｖｃｃとの間には、同様な負荷用
のＰチャンネルＭＯＳ　Ｆ　ＥＴＱ２が設けられる。こ
れらのＭＯ３ＦＥＴＱＩ及びＯ２は、そのゲートが共通
接続されさらにＭＯ３ＦＥＴＱ２のドレインに結合され
ることによって、電流ミラー形態とされ、能動性負荷回
路を形成する。ＭＯ３ＦＥＴＱ３のドレインは、この差
動増幅回路の出力端子とされ、インバータ回路Ｎ１の入
力端子に結合される。インバータ回路Ｎ１の出力信号は
、センスアンプＳＡの出力信号とされ、データ出カバソ
ファＤＯＢに供給される。

差動ＭＯＳＦＥＴＱ３及びＯ４を基本構成とする差動増
幅回路は、縦型ＲＯＭが選択状態とされタイミング信号
φｓｅが論理ハイレベルとされることによって選択的に
動作状態とされ、上記のダミーデータ線Ｄｄによって形
成される基準電位Ｖｄを論理スレッシホルトとする電流
スイッチ回路として作用する。すなわち、前述のように
、指定された記ｆ、１Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑｍがエ
ンハンスメント型とされる場合すなわち指定された記憶
ＭＯＳＦＥＴＱｍが論理“０”の記憶データを保持する
ようにされる場合、共通データ線ＣＤのディスチャージ
経路は形成されず、第１のバイアス回路の出力データＶ
ｓは比較的低いロウレベルとされる。このため、差動Ｍ
ＯＳ　Ｆ　ＥＴＱ　３はオフ状態となり、差動Ｐ、（Ｏ
Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　３のドレイン電圧すなわちこの差
動増幅回路の出力信号は、比較的高いハイレベルとなる
。これにより、インバータ回路Ｎ１の出力信号ずなわぢ
センスアンプＳＡの出力信号は、論理ロウレベルとなる
。

一方、指定された記憶ＭＯＳＦＥＴＱｍがディプレフジ
ョン型とされる場合すなわち指定された記憶ＭＯ５ＦＥ
’ｌ’Ｑｍが論理“１′の記憶データを保持するように
される場合、共通データ線ＣＤのディスチャージ経路が
形成され、第１のバイアス回路の出力電圧Ｖｓは、比較
的高いハイレベルとされる。このため、差動ＭＯ３ＦＥ
ＴＱ３はオン状態となり、差動ＭＯＳ　Ｆ　ＥＴＱ　３
のドレイン電圧すなわち差動増幅回路の出力信号は比較
的低いロウレベルとなる。これにより、インバータ回路
Ｎ１の出力信号すなわちセンスアンプＳＡの出力信号は
、論理ハイレベルとなる。

つまり、センスアンプＳＡの出力信号は、縦型ＲＯＭが
選択状態とされタイミング信号φｓｅがハイレベルとさ
れるときにのみ確定され、そのレベルは、指定される記
憶Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｍの記憶データが論理“
０”又は論理“１”のいずれであるかによって、選択的
に論理ロウレベル又は論理／％イレベルとされる。

以上のように、この実施例の縦型ＲＯＭのセンスアンプ
ＳＡは、共通データ線ＣＤ及びダミーデータ線Ｄｄにそ
れぞれ読み出し電流又は基準電流を供給する二組のバイ
アス回路と、これらのバイアス回路の出力信号を受ける
差動増幅回路によって構成される。これらのバイアス回
路は、定電流源とされるディプレッション型の、Ｎチャ
ンネル間Ｏ３ＦＥＴをそれぞれ含む。また、ダミーデー
タ線Ｄｄに結合されるダミー用の選択用ＭＯＳＦＥＴ及
び記憶Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｍは、列選択回路の
選択用ＭＯＳＦＥＴ及び情報記憶用ＭＯＳＦＥＴＱｍに
それぞれ近接して形成される。したがって、共通データ
線ＣＤは、バイアス回路を構成するＭＯＳＦＥＴのコン
ダクタンスと選択用ＭＯＳＦＥＴ及び記憶Ｍ　ＯＳ　Ｆ
　Ｅ　Ｔ　Ｑ　ｍのコンダクタンス比によって決定され
る比較的小さな信号振幅とされ、しかもｌｉ源電圧Ｖｃ
ｃの変動による影響を受けない。

このため、共通データ線ＣＤに比較的大きな容量性負蒲
が結合されるにもかかわらず、縦型ＲＯＭの読み出し動
作は高速化され、また安定化される。

また、差動増幅回路の基準電位として供給されるダミー
データ線Ｄｄの電位は、共通データ線ＣＤの読み出し信
号と同様なプロセスバラツキを呈する。このため、セン
スアンプＳＡの読み出し信号の論理レベルの判定動作は
安定化され、縦型ＲＯＭの読み出し動作がさらに安定化
されるものである。

以上の本実施例に示されるように、この発明を縦型ＲＯ
Ｍなどの半導体記憶装置に適用した場合、次のような効
果が得られる。すなわち、（１）縦型ＲＯＭのセンスア
ンプ回路を、共通データ線又はダミーデータ線と回路の
電源電圧との間に設けられるエンハンスメント型の第１
（７）ＭＯＳＦＥＴとこの第１のＭＯＳＦＥＴのベース
と回路の接地電位との間に設けられそのベースが上記共
通データ線又はダミーデータ線に結合されるエンハンス
メント型の第２のＭＯＳＦＥＴ及び上記第１のＭＯＳＦ
ＥＴのベースと回路の電源電圧との間に設けられそのベ
ースがそのソースに共通接続されるディプレッション型
の第３のＭＯＳＦＥＴがらなり上記共通データ線又はダ
ミーデータ線にそれぞれ読み出し電流又は基準電流を供
給する二組のバイアス回路と、それぞれのバイアス回路
の出力信号を受ける差動増幅回路によって構成すること
で、電源依存性の少ないバイアス回路によって共通デー
タ線のレベル振幅を制限できるという効果が得られる。

（２）上記（１）項により、共通データ線のチャージ及
びディスチャージ動作を高速化し、センスアンプ回路の
増幅動作ひいては縦型ＲＯＭとしての読み出し動作を高
速化できるという効果が得られる。

（３）上記（１１項により、読み出し信号レベルの電源
依存性を抑え、センスアンプ回路の増幅動作ひいては縦
型ＲＯＭの読み出し動作を安定化できるという効果が得
られる。

（４）上記ダミーデータ線に結合される選択用ＭＯ３Ｆ
ＥＴ及び記憶ＭＯＳＦＥＴを、列選択回路を構成する選
択用ＭＯＳＦＥＴ及び情報記憶用ＭＯ３ＦＥＴにそれぞ
れ近接して形成することで、読み出し信号及びダミーデ
ータ線によって形成される基準電位が同じようなプロセ
スバラツキを呈するようにすることで、センスアンプ回
路による読み出し信号の論理判定動作を安定化させ、縦
型ＲＯＭの読み出し動作を安定化し高感度化できるとい
う効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない０例えば、第１図のセンス
アンプＳＡにおいて、共通データ線ＣＤ及びダミーデー
タ線Ｄｄと回路の接地電位との間に、高抵抗の負荷手段
をそれぞれ設けてもよい、また、ダミーデータ線Ｄｄに
よって形成される基準電位は、例えば第２のバイアス回
路を構成するＭＯＳＦＥＴＱ９〜Ｑｌ　１（７）サイズ
を変えることで、読み出し信号のほぼ中間レベルとする
こともよい、センスアンプＳＡの差動増幅回路ば、電流
ミラー回路を用いた能動性負荷によるものでなくてもよ
いし、その具体的な構成はこの実施例によって制限され
ない、また、第２図のメモリマントや各選択回路の構成
は、例えば１つのデータ線に接続される記憶ＭＯＳＦＥ
ＴＱｍの直列回路を３個以上としてもよいし、その選択
方法も特にこの実施例によって制限されるものではない
。さらに、第２図の縦型ＲＯＭの回路ブロック構成や、
制御信号及びタイミング信号の組み合わせ等、種々の実
施彰態を採りつる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である縦型ＲＯＭに通用し
た場合について説明したが、それに限定されるものでは
な（、例えば、ＥＰＲＯＭやＥＥＰＲＯＭなどにも通用
できる０本発明は、少なくとも不揮発性のメモリセルに
よって構成される各種の半導体記憶装置に広く通用でき
る。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、縦型ＲＯＭのセンスアンプ回路を、定電流
源とされるディプレッション型ＭＯＳＦＥＴをそれぞれ
含み共通データ線又はダミーデータ線にそれぞれ読み出
し電流又は基準電流を供給する二組のバイアス回路と、
上記二組のバイアス回路の出力信号を受ける差動増幅回
路によって構成し、上記ダミーデータ線に結合される選
択用ＭＯ３ＦＥＴ及び記憶ＭＯ３ＦＥＴを列選択回路を
構成する選択用ＭＯ３ＦＥＴ及び情報記憶用ＭＯ３ＦＥ
Ｔにそれぞれ近接して形成することで、共通データ線の
レベル振幅を制限し、読み出し信号及びダミーデータ線
によって形成される基準電位力是同じようなプロセスバ
ラツキを呈するようにすることができ、読み出し動作の
高速化と安定化を図った高感度の縦型ＲＯＭを実現でき
るものである。

【図面の簡単な説明】

第１図は、この発明が適用された縦型ＲＯＭのセンスア
ンプ回路の一実施例を示す回路図、第２図は、第１図の
センスアンプ回路を含む縦型ＲＯＭの一実施例を示す回
路ブロック図、第３図は、従来の縦型ＲＯＭのセンスア
ンプ回路の一例を示す回路図である。ＳＡ・・・センスアンプ回路、ＤＯＢ・・・データ出力
バンノア、ＹＧ・・・Ｙゲート回路、ＰＧＵ、ＰＧＬ・
・・ブリゲート回路、ＭＭＵ、ＭＭＬ・・・メモリマン
ト、ＹＤＣＲ−・・Ｙアドレスデコーダ、ＰＤＣＲ・・
・プリデコーダ、ＸＤＣＲ・・・Ｘアドレスデコーダ、
ＴＧ・・・タイミング発生回路。Ｑｍ・・・記憶ＭＯ３ＦＥＴ’（メモリセル）、Ｑ１〜
Ｑ２・・・ＰチャンネルＭＯＳＦＥＴ、Ｑ３〜Ｑ４４・
・・ＮチャンネルＭＯＳＦＥＩ”（このうちチャンネル
部に直線が付加されるものはディプレッション型Ｎチャ
ンネルＭＯ３ＦＥＴ）、Ｎ１〜Ｎ３・・・インバータ回
路、ＡＣＩ〜ＡＧ４・・・アンドゲート回路、Ｃｓ、Ｃ
ｄ・・・寄生容量、Ｒ１・・・抵抗。第１図第２図第３図

Claims

【特許請求の範囲】１、共通データ線と第１の電源電圧との間に設けられる
エンハンスメント型の第１のＭＯＳＦＥＴとこの第１の
ＭＯＳＦＥＴのベースと第２の電源電圧との間に設けら
れそのベースが上記共通データ線に結合されるエンハン
スメント型の第２のＭＯＳＦＥＴ及び上記第１のＭＯＳ
ＦＥＴのベースと第１の電源電圧との間に設けられその
ベースがそのソースに共通接続されるディプレッション
型の第３のＭＯＳＦＥＴとにより構成され上記共通デー
タ線に読み出し電流を供給する第１のバイアス回路と、
上記第１のバイアス回路と同様な回路構成とされダミー
回路に基準電流を供給する第２のバイアス回路と、上記
第１及び第２のバイアス回路の出力信号を受ける差動増
幅回路とを含むセンスアンプ回路を具備することを特徴
とする半導体記憶装置。２、上記半導体記憶装置は縦型の読み出し専用メモリで
あって、それぞれのビットの記憶データに従って選択的
にエンハンスメント型又はディプレッション型とされる
複数の記憶ＭＯＳＦＥＴがその列アドレスごとに直列形
態に接続されてなる複数の直列回路からなるメモリアレ
イと、上記直列回路を外部から供給されるアドレス信号
に従って選択的に上記共通データ線に接続する列選択回
路を含むものであり、上記ダミー回路は、上記メモリア
レイを構成する複数の直列回路及び／又は上記列選択回
路を構成する複数のスイッチＭＯＳＦＥＴに近接して形
成される同様な直列回路及び／又はスイッチＭＯＳＦＥ
Ｔを含むものであることを特徴とする特許請求の範囲第
１項記載の半導体記憶装置。