JPH02156499A - 基板バイアス電位発生回路 - Google Patents
基板バイアス電位発生回路Info
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- JPH02156499A JPH02156499A JP63312415A JP31241588A JPH02156499A JP H02156499 A JPH02156499 A JP H02156499A JP 63312415 A JP63312415 A JP 63312415A JP 31241588 A JP31241588 A JP 31241588A JP H02156499 A JPH02156499 A JP H02156499A
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体集積回路装置の基板バイアス電位発生
回路に関し、特に、ダイナミック・ランダム・アクセス
・メモリ（ＤＲＡＭ）等のダイナミック型半導体記憶装
置において低消費電力で確実に所望のレベルの基板バイ
アス電圧を発生し、半導体基板へ印加することのできる
基板バイアス電位発生回路の構成に関する。
回路に関し、特に、ダイナミック・ランダム・アクセス
・メモリ（ＤＲＡＭ）等のダイナミック型半導体記憶装
置において低消費電力で確実に所望のレベルの基板バイ
アス電圧を発生し、半導体基板へ印加することのできる
基板バイアス電位発生回路の構成に関する。
［従来の技術］
近年、パーソナルコンピュータの普及は著しく、様々な
分野で用いられている。このようなバーソナルコンピュ
ータのうち、最近では特に、ラップトツブ型と呼ばれる
ような携帯型パーソナルコンピュータに対する需要が増
大してきている。携帯型パーソナルコンピュータは、通
常バッテリを動作電源として用いるため、そこに用いら
れる記憶装置には、低消費電力性が要求される。このよ
うな低消費電力の記憶装置として、通常はダイナミック
型半導体記憶装置またはスタティック型半導体記憶装置
が用いられる。
分野で用いられている。このようなバーソナルコンピュ
ータのうち、最近では特に、ラップトツブ型と呼ばれる
ような携帯型パーソナルコンピュータに対する需要が増
大してきている。携帯型パーソナルコンピュータは、通
常バッテリを動作電源として用いるため、そこに用いら
れる記憶装置には、低消費電力性が要求される。このよ
うな低消費電力の記憶装置として、通常はダイナミック
型半導体記憶装置またはスタティック型半導体記憶装置
が用いられる。
通常、絶縁ゲート型電界効果トランジスタ（以下、ＭＯ
ＳＦＥＴと称す）を構成要素とする半導体集積回路装置
においては、たとえば第１７図に示すように、基板バイ
アス電位発生回路を設けることが一般に行なわれている
。
ＳＦＥＴと称す）を構成要素とする半導体集積回路装置
においては、たとえば第１７図に示すように、基板バイ
アス電位発生回路を設けることが一般に行なわれている
。
第１７図において、半導体集積回路装置５００は、ＭＯ
ＳＦＥＴを構成要素とし、所定の機能を行なう機能回路
１１０と、予め定められたレベルの電位Ｖａａを発生し
て半導体基板１３０へ印加する基板バイアス電位発生回
路１２０とを含む。
ＳＦＥＴを構成要素とし、所定の機能を行なう機能回路
１１０と、予め定められたレベルの電位Ｖａａを発生し
て半導体基板１３０へ印加する基板バイアス電位発生回
路１２０とを含む。
基板バイアス電位Ｖａａにより、半導体基板１１０と機
能回路１１０に含まれるＭＯＳＦＥＴのような回路素子
との間に形成される寄生容量等の低減が図られる。以下
に、基板バイアス電位Ｖａａの効果について第１８図を
参照して簡単に説明する。
能回路１１０に含まれるＭＯＳＦＥＴのような回路素子
との間に形成される寄生容量等の低減が図られる。以下
に、基板バイアス電位Ｖａａの効果について第１８図を
参照して簡単に説明する。
第１８図は第１７図の機能回路の一部の断面構造を示す
図である。第１８図においては、１個のＭＯＳＦＥＴと
、配線領域等を形成する不純物領域が代表的に示される
。ＭＯＳＦＥＴは、ｐ型半導体基板１３０の表面の所定
領域に形成され、ソースおよびドレイン領域となるｎ＋
不純物領域１３１．１３２と、ゲート電極１３３とを含
む。ゲート電極１３３とｐ型半導体基板１３０との間に
はゲート絶縁膜１３４が形成される。このゲート電極１
３３への印加電圧に応じてソースおよびドレイン領域１
３１，１３２間にチャネルが形成される。たとえば配線
領域となるｎ＋型不純物領域１３５が不純物領域１３１
と間隔を隔てて半導体基板１３０表面に設けられる。不
純物領域１３１゜１３５の間の半導体基板１３０表面上
には膜厚の厚いフィールド絶縁膜１３７を介して信号線
１３６が設けられる。ｐ型半導体基板１３０には負電位
のバイアス電位ＶＢＢが印加される。この負電位のＶａ
Ｂにより、ソースおよびドレイン領域１３１．１３２と
半導体基板１３０との間のＰＮ接合によって形成される
接合容量、および半導体配線領域１３５と半導体基板１
３０との間に形成されるＰＮ接合によって生じる接合容
量が低減される。この接合容量の低減により、集積回路
装置は動作速度を制限する寄生容量が減少されるので、
高速動作が可能となる。
図である。第１８図においては、１個のＭＯＳＦＥＴと
、配線領域等を形成する不純物領域が代表的に示される
。ＭＯＳＦＥＴは、ｐ型半導体基板１３０の表面の所定
領域に形成され、ソースおよびドレイン領域となるｎ＋
不純物領域１３１．１３２と、ゲート電極１３３とを含
む。ゲート電極１３３とｐ型半導体基板１３０との間に
はゲート絶縁膜１３４が形成される。このゲート電極１
３３への印加電圧に応じてソースおよびドレイン領域１
３１，１３２間にチャネルが形成される。たとえば配線
領域となるｎ＋型不純物領域１３５が不純物領域１３１
と間隔を隔てて半導体基板１３０表面に設けられる。不
純物領域１３１゜１３５の間の半導体基板１３０表面上
には膜厚の厚いフィールド絶縁膜１３７を介して信号線
１３６が設けられる。ｐ型半導体基板１３０には負電位
のバイアス電位ＶＢＢが印加される。この負電位のＶａ
Ｂにより、ソースおよびドレイン領域１３１．１３２と
半導体基板１３０との間のＰＮ接合によって形成される
接合容量、および半導体配線領域１３５と半導体基板１
３０との間に形成されるＰＮ接合によって生じる接合容
量が低減される。この接合容量の低減により、集積回路
装置は動作速度を制限する寄生容量が減少されるので、
高速動作が可能となる。
また、フィールド絶縁膜１３７上に動作電源電圧レベル
の信号を伝達するような配線１３６が設けられている場
合、この信号線１３６の電圧により、不純物領域１３１
，１３５上の間にチャネルが形成され、寄生ＭＯ９ＦＥ
Ｔが形成される場合がある。しかしながら、基板バイア
ス電位Ｖ［ｌ［１により、寄生ＭＯ５ＦＥＴのしきい値
電圧は大きくなり、これに応じて寄生ＭＯ３ＦＥＴが動
作しないようにすることができ、集積回路装置の確実な
動作が保証される。
の信号を伝達するような配線１３６が設けられている場
合、この信号線１３６の電圧により、不純物領域１３１
，１３５上の間にチャネルが形成され、寄生ＭＯ９ＦＥ
Ｔが形成される場合がある。しかしながら、基板バイア
ス電位Ｖ［ｌ［１により、寄生ＭＯ５ＦＥＴのしきい値
電圧は大きくなり、これに応じて寄生ＭＯ３ＦＥＴが動
作しないようにすることができ、集積回路装置の確実な
動作が保証される。
さらに、ＭＯＳＦＥＴの基板バイアス効果によるしきい
値電圧の増加の割合は、よく知られているように、バイ
アス電圧Ｖ［ｌ［１の絶対値が増大するに従って小さく
なる。したがって、集積回路の製造時における製造パラ
メータの変動に基づく回路素子の特性ばらつきが生じた
としても、基板バイアス電位Ｖ［１１１を印加すること
により、このような特性ばらつきを有するＭＯＳＦＥＴ
のしきい値電圧を比較的狭い範囲の値に設定することが
可能となり、半導体集積回路装置を確実に動作させるこ
とが可能となる。
値電圧の増加の割合は、よく知られているように、バイ
アス電圧Ｖ［ｌ［１の絶対値が増大するに従って小さく
なる。したがって、集積回路の製造時における製造パラ
メータの変動に基づく回路素子の特性ばらつきが生じた
としても、基板バイアス電位Ｖ［１１１を印加すること
により、このような特性ばらつきを有するＭＯＳＦＥＴ
のしきい値電圧を比較的狭い範囲の値に設定することが
可能となり、半導体集積回路装置を確実に動作させるこ
とが可能となる。
さらに、第１８図のＭＯＳＦＥＴがＤＲＡＭのメモリセ
ルにおいてメモリセルキャパシタをビット線に接続する
トランスファゲートトランジスタの場合、基板バイアス
電位ＶＢ［１によりそのしきい値電圧が正の方向に増加
されることになり、これによりこのトランスファゲート
トランジスタにおけるリーク電流が減少される。このト
ランスファゲートトランジスタにおけるリーク電流の減
少の結果として、メモリセルキャパシタにおける保持電
荷は比較的長時間にわたって保持されるようになり、メ
モリセルの安定動作が保証される。
ルにおいてメモリセルキャパシタをビット線に接続する
トランスファゲートトランジスタの場合、基板バイアス
電位ＶＢ［１によりそのしきい値電圧が正の方向に増加
されることになり、これによりこのトランスファゲート
トランジスタにおけるリーク電流が減少される。このト
ランスファゲートトランジスタにおけるリーク電流の減
少の結果として、メモリセルキャパシタにおける保持電
荷は比較的長時間にわたって保持されるようになり、メ
モリセルの安定動作が保証される。
基板バイアス発生回路１２０は、後述の説明から明らか
となるように、キャパシタを利用するチャージポンプ動
作によりバイアス電位Ｖａａを発生する。この基板バイ
アス電位ＶａＢは、このバイアス電位が印加される半導
体基板１３０と電源配線、半導体不純物領域等との間に
存在する寄生容量および浮遊容量等によって平滑され、
一定のレベルに保持される。
となるように、キャパシタを利用するチャージポンプ動
作によりバイアス電位Ｖａａを発生する。この基板バイ
アス電位ＶａＢは、このバイアス電位が印加される半導
体基板１３０と電源配線、半導体不純物領域等との間に
存在する寄生容量および浮遊容量等によって平滑され、
一定のレベルに保持される。
上述のような基板バイアス電位ＶｌｌＢは、ＭＯＳＦＥ
Ｔのソースおよびドレイン領域１３１，１３２および配
線領域１３５と半導体基板１３０との間に間しるような
リーク電流によって減少する。
Ｔのソースおよびドレイン領域１３１，１３２および配
線領域１３５と半導体基板１３０との間に間しるような
リーク電流によって減少する。
すなわち、半導体基板１３０へのバイアスが浅くなる。
ここで、半導体基板１３０に対するリーク電流は必ずし
も一定ではなく、この集積回路装置における機能回路部
の回路動作に影響される。この基板へのリーク電流はＭ
ＯＳＦＥＴの状態が一定すなわちオン状態またはオフ状
態のままで静止されている場合には比較的小さい。しか
しながら、ＭＯＳＦＥＴが動作し、スイッチング動作を
行なった場合、これに応じてこの基板へのリーク電流は
大きくなる。この基板リーク電流の発生により基板バイ
アス電位Ｖ８［１の絶対値が小さくなる。
も一定ではなく、この集積回路装置における機能回路部
の回路動作に影響される。この基板へのリーク電流はＭ
ＯＳＦＥＴの状態が一定すなわちオン状態またはオフ状
態のままで静止されている場合には比較的小さい。しか
しながら、ＭＯＳＦＥＴが動作し、スイッチング動作を
行なった場合、これに応じてこの基板へのリーク電流は
大きくなる。この基板リーク電流の発生により基板バイ
アス電位Ｖ８［１の絶対値が小さくなる。
したがって、通常、従来の半導体集積回路装置において
は、基板リーク電流が増大した場合においても、所定レ
ベルの基板バイアス電位Ｖａａを維持させることができ
るようにするために、基板バイアス電位発生回路は比較
的大きい駆動能力（電流供給能力）を持つように設定さ
れている。
は、基板リーク電流が増大した場合においても、所定レ
ベルの基板バイアス電位Ｖａａを維持させることができ
るようにするために、基板バイアス電位発生回路は比較
的大きい駆動能力（電流供給能力）を持つように設定さ
れている。
上述のような半導体集積回路装置のうちダイナミック型
半導体記憶装置においては、前述のように携帯型パーソ
ナルコンピュータ等に用いられる場合には低消費電力化
が図られている。通常、ダイナミック半導体記憶装置に
おいては、その消費電力はスタンバイ状態において最も
小さい。このようなスタンバイ時（半導体記憶装置の非
選択状態）においては、基板バイアス電位Ｖ［１［１を
活性化する回路における消費電力が全消費電力の大部分
を占めることになり、超低スタンバイ電流の半導体記憶
装置を実現するためには、このスタンバイ時においても
動作する基板バイアス電位発生回路における消費電力を
低減する必要がある。
半導体記憶装置においては、前述のように携帯型パーソ
ナルコンピュータ等に用いられる場合には低消費電力化
が図られている。通常、ダイナミック半導体記憶装置に
おいては、その消費電力はスタンバイ状態において最も
小さい。このようなスタンバイ時（半導体記憶装置の非
選択状態）においては、基板バイアス電位Ｖ［１［１を
活性化する回路における消費電力が全消費電力の大部分
を占めることになり、超低スタンバイ電流の半導体記憶
装置を実現するためには、このスタンバイ時においても
動作する基板バイアス電位発生回路における消費電力を
低減する必要がある。
上述のような、基板バイアス電位発生回路における消費
電力を低減するために、たとえば特開昭６１−５９６８
８号公報に示されているごとく、互いにバイアス能力（
電流供給能力）の異なる２種類の基板バイアス電位発生
回路を設け、一方のバイアス能力の低い基板バイアス電
位発生回路を常時動作させ、他方のバイアス能力の高い
基板バイアス電位発生回路を半導体基板電位または記憶
装置の動作状態に応じて間欠的に動作させる方法が考案
されている。
電力を低減するために、たとえば特開昭６１−５９６８
８号公報に示されているごとく、互いにバイアス能力（
電流供給能力）の異なる２種類の基板バイアス電位発生
回路を設け、一方のバイアス能力の低い基板バイアス電
位発生回路を常時動作させ、他方のバイアス能力の高い
基板バイアス電位発生回路を半導体基板電位または記憶
装置の動作状態に応じて間欠的に動作させる方法が考案
されている。
第１９図は従来の基板バイアス電位発生回路を備えた半
導体記憶装置の全体の構成を概略的に示す図である。第
１９図において、半導体記憶装置は、情報を記憶するメ
モリセルアレイ６と、外部からのアドレス信号ＡＯ〜Ａ
ｎを受けて内部アドレス信号を発生するアドレスバッフ
ァ４とを含む。
導体記憶装置の全体の構成を概略的に示す図である。第
１９図において、半導体記憶装置は、情報を記憶するメ
モリセルアレイ６と、外部からのアドレス信号ＡＯ〜Ａ
ｎを受けて内部アドレス信号を発生するアドレスバッフ
ァ４とを含む。
アドレスバッファ４からの内部アドレス信号はメモリセ
ルアレイ６へ与えられる。メモリセルアレイ６は、図示
しないデコーダ部で内部アドレス信号をデコードし、こ
のデコード信号に応答して１個または複数個のメモリセ
ルを選択する。メモリセルアレイ６においては、通常１
トランジスタ・１キヤパシタ型のメモリセルが行および
列からなるマトリックス状に配列されている。
ルアレイ６へ与えられる。メモリセルアレイ６は、図示
しないデコーダ部で内部アドレス信号をデコードし、こ
のデコード信号に応答して１個または複数個のメモリセ
ルを選択する。メモリセルアレイ６においては、通常１
トランジスタ・１キヤパシタ型のメモリセルが行および
列からなるマトリックス状に配列されている。
また、通常ダイナミック型半導体記憶装置においては、
メモリセルアレイ６の行を指定する行アドレスと列を指
定する列アドレスとが時分割多重してアドレスバッファ
４へ与えられる。このため、行アドレスと列アドレスと
をアドレスバッファ４が取込むタイミングを与えるため
に、外部からのロウアドレスストローブ信号ＲＡＳを受
けて内部行選択制御信号を発生するＲＡＳバッファ３お
よび外部からのコラムアドレスストローブ信号ＣＡＳを
受けて内部列選択制御信号を発生するＣＡＳバッファ５
とが設けられる。信号ＲＡＳは、行アドレスを信号ＡＯ
〜Ａｎをアドレスバッファ４が取込むタイミングを与え
るとともに、半導体記憶装置のメモリサイクルを規定す
る。すなわち、信号ＲＡＳが“Ｌ“レベルとなると、半
導体記憶装置のメモリ動作が開始され、信号ＲＡＳがＬ
”レベルの間メモリセルへのアクセスが行なわれる。
メモリセルアレイ６の行を指定する行アドレスと列を指
定する列アドレスとが時分割多重してアドレスバッファ
４へ与えられる。このため、行アドレスと列アドレスと
をアドレスバッファ４が取込むタイミングを与えるため
に、外部からのロウアドレスストローブ信号ＲＡＳを受
けて内部行選択制御信号を発生するＲＡＳバッファ３お
よび外部からのコラムアドレスストローブ信号ＣＡＳを
受けて内部列選択制御信号を発生するＣＡＳバッファ５
とが設けられる。信号ＲＡＳは、行アドレスを信号ＡＯ
〜Ａｎをアドレスバッファ４が取込むタイミングを与え
るとともに、半導体記憶装置のメモリサイクルを規定す
る。すなわち、信号ＲＡＳが“Ｌ“レベルとなると、半
導体記憶装置のメモリ動作が開始され、信号ＲＡＳがＬ
”レベルの間メモリセルへのアクセスが行なわれる。
またさらに、信号ＲＡＳは半導体記憶装置に含まれる行
選択に関連する回路の動作を制御するタイミングをも与
える。
選択に関連する回路の動作を制御するタイミングをも与
える。
信号ＣＡＳは、アドレスバッファ４が列アドレス信号を
取込むタイミングを与えるとともに、半導体記憶装置に
含まれる列選択動作に関連する回路の動作タイミングを
も与える。
取込むタイミングを与えるとともに、半導体記憶装置に
含まれる列選択動作に関連する回路の動作タイミングを
も与える。
半導体記憶装置が形成されている半導体基板へ所定のレ
ベルのバイアス電位Ｖ［１［１を印加するために、第１
の基板バイアス電位発生回路１および第２の基板バイア
ス電位発生回路２が設けられる。
ベルのバイアス電位Ｖ［１［１を印加するために、第１
の基板バイアス電位発生回路１および第２の基板バイア
ス電位発生回路２が設けられる。
第１の基板バイアス電位発生回路１は、比較的小さなバ
イアス能力（電流供給能力）を有し、常時動作し、基板
バイアス電位を発生し半導体基板へ印加する。第２の基
板バイアス電位発生回路２は、半導体基板のバイアス電
位が所定のレベルより小さくなったとき（すなわちバイ
アスが浅くなったとき）および記憶装置が動作状態とな
ったとき動作し、半導体基板へ所定のレベルのバイアス
電位を印加する。この第２の基板バイアス電位発生回路
はその電流供給能力（バイアス能力）が比較的大きくさ
れている。
イアス能力（電流供給能力）を有し、常時動作し、基板
バイアス電位を発生し半導体基板へ印加する。第２の基
板バイアス電位発生回路２は、半導体基板のバイアス電
位が所定のレベルより小さくなったとき（すなわちバイ
アスが浅くなったとき）および記憶装置が動作状態とな
ったとき動作し、半導体基板へ所定のレベルのバイアス
電位を印加する。この第２の基板バイアス電位発生回路
はその電流供給能力（バイアス能力）が比較的大きくさ
れている。
第１９図に示される第１および第２の基板バイアス電位
発生回路１，２の具体的構成の一例を第２０図に示す。
発生回路１，２の具体的構成の一例を第２０図に示す。
第２０図を参照して、第１の基板バイアス電位発生回路
１は、リングオシレータ１１、インバータ１２．１２’
、キャパシタ１３゜およびｎチャネルＭＯ８ＦＥＴ１４
．１５を含む。
１は、リングオシレータ１１、インバータ１２．１２’
、キャパシタ１３゜およびｎチャネルＭＯ８ＦＥＴ１４
．１５を含む。
リングオシレータ１１はたとえば奇数段のインバータか
ら構成され、その出力部が入力部へフィードバックされ
ることにより所定数の周波数のパルス信号を発生する。
ら構成され、その出力部が入力部へフィードバックされ
ることにより所定数の周波数のパルス信号を発生する。
インバータ１２．１２’ はリングオシレータ１］出力
を波形整形し増幅して出力する。キャパシタ１３は、イ
ンバータ１２の出力をノードＮＡに容量結合させるとと
もに、自身の充放電動作によりバイアス電位を発生する
チャージポンプ動作を行なう。
を波形整形し増幅して出力する。キャパシタ１３は、イ
ンバータ１２の出力をノードＮＡに容量結合させるとと
もに、自身の充放電動作によりバイアス電位を発生する
チャージポンプ動作を行なう。
ＭＯ３ＦＥＴ１４は、そのゲートおよびドレインがノー
ドＮＡに接続され、そのソースが接地電位に接続される
。ここで、ＭＯＳＦＥＴのソースおよびドレインは印加
される電圧の極性により決定されるが、ここでは説明の
便宜上単にソースおよびドレインと規定する。ＭＯ３Ｆ
ＥＴ１４は、しきい値電圧■Ｔ２を有し、ノードＮＡ電
位をそのしきい値電圧レベルにクランプする。
ドＮＡに接続され、そのソースが接地電位に接続される
。ここで、ＭＯＳＦＥＴのソースおよびドレインは印加
される電圧の極性により決定されるが、ここでは説明の
便宜上単にソースおよびドレインと規定する。ＭＯ３Ｆ
ＥＴ１４は、しきい値電圧■Ｔ２を有し、ノードＮＡ電
位をそのしきい値電圧レベルにクランプする。
ＭＯ３ＦＥＴ１５は、そのドレインがノードＮえに接続
され、そのゲートおよびソースがバイアス電位出力端子
９に接続される。ＭＯ３ＦＥＴＩ５はしきい値電圧Ｖ丁
、を有し、ノードＮＡ電位をＶ［１ａＶＴ＋にクランプ
する。
され、そのゲートおよびソースがバイアス電位出力端子
９に接続される。ＭＯ３ＦＥＴＩ５はしきい値電圧Ｖ丁
、を有し、ノードＮＡ電位をＶ［１ａＶＴ＋にクランプ
する。
リングオシレータ１１からのパルス信号により基板バイ
アス電位を発生する構成の場合、その基板バイアス電位
発生回路ｌのバイアス能力すなわち電流供給能力はリン
グオシレータ１１の発振周波数およびチャージポンプ用
キャパシタ１３の容量値およびＭＯ３ＦＥＴ１５のコン
ダクタンスにより決定される。すなわち、１個の発振出
力パルスに応答して半導体基板１０に注入される電荷量
はキャパシタ１３の容量値が大きければそれに応じて大
きくなる。また、単位時間あたりに半導体基板に電荷が
注入される回数はリングオシレータ１１の発振周波数が
大きければそれに応じて大きくなる。この常時動作する
基板バイアス電位発生回路１は比較的小さな電流供給能
力を確保しつつ低消費電力特性を示すような構成にされ
る。すなわち、リングオシレータ１１の発振周波数は、
そのリングオシレータ１１を構成するインバータ回路の
段数を適当な値に設定するとともに、各インバータ回路
における信号遅延特性との適当な値に設定することによ
り比較的小さな値にされる。キャパシタ１３の容量値も
比較的小さな値に設定される。
アス電位を発生する構成の場合、その基板バイアス電位
発生回路ｌのバイアス能力すなわち電流供給能力はリン
グオシレータ１１の発振周波数およびチャージポンプ用
キャパシタ１３の容量値およびＭＯ３ＦＥＴ１５のコン
ダクタンスにより決定される。すなわち、１個の発振出
力パルスに応答して半導体基板１０に注入される電荷量
はキャパシタ１３の容量値が大きければそれに応じて大
きくなる。また、単位時間あたりに半導体基板に電荷が
注入される回数はリングオシレータ１１の発振周波数が
大きければそれに応じて大きくなる。この常時動作する
基板バイアス電位発生回路１は比較的小さな電流供給能
力を確保しつつ低消費電力特性を示すような構成にされ
る。すなわち、リングオシレータ１１の発振周波数は、
そのリングオシレータ１１を構成するインバータ回路の
段数を適当な値に設定するとともに、各インバータ回路
における信号遅延特性との適当な値に設定することによ
り比較的小さな値にされる。キャパシタ１３の容量値も
比較的小さな値に設定される。
ここで、リングオシレータ１１における消費電力は、そ
の発振周波数に比例する。すなわち、すングオシレータ
１１を構成するインバータ回路（ＣＭＯ５構成）の動作
電流または消費電流は、よく知られているＣＭＯＳイン
バータ回路のそれと同様に、それぞれのインバータ回路
の出力に結合されている負荷容量（配線容量や後段のイ
ンバータ回路の入力容量等から構成される）の充放電の
ために必要とされるいわゆる過渡電流に比例する。した
がって、各インバータ回路の入力もしくは出力が″Ｈル
ベルまたは“Ｌ″レベル固定されている静止状態におい
てはこのリングオシレータ１１における消費電流は実質
的に０である。
の発振周波数に比例する。すなわち、すングオシレータ
１１を構成するインバータ回路（ＣＭＯ５構成）の動作
電流または消費電流は、よく知られているＣＭＯＳイン
バータ回路のそれと同様に、それぞれのインバータ回路
の出力に結合されている負荷容量（配線容量や後段のイ
ンバータ回路の入力容量等から構成される）の充放電の
ために必要とされるいわゆる過渡電流に比例する。した
がって、各インバータ回路の入力もしくは出力が″Ｈル
ベルまたは“Ｌ″レベル固定されている静止状態におい
てはこのリングオシレータ１１における消費電流は実質
的に０である。
発振動作中においては、各インバータ回路の過渡電流が
その動作周波数に比例するので、その発振周波数が小さ
くされているリングオシレータ１１の消費電力も応じて
小さくなる。整流回路（キャパシタ１３およびＭＯＳＦ
ＥＴ１４，１５．アナログ回路）を駆動するための出力
バッファとしてのインバータ１２の駆動能力は、キャパ
シタ１３の容量値が比較的小さくされるため、比較的小
さくされる。
その動作周波数に比例するので、その発振周波数が小さ
くされているリングオシレータ１１の消費電力も応じて
小さくなる。整流回路（キャパシタ１３およびＭＯＳＦ
ＥＴ１４，１５．アナログ回路）を駆動するための出力
バッファとしてのインバータ１２の駆動能力は、キャパ
シタ１３の容量値が比較的小さくされるため、比較的小
さくされる。
半導体基板電位または記憶装置の動作状態に応じて間欠
的に動作する基板バイアス電位発生回路２は、間欠的に
発振動作を行なうリングオシレータ２１と、リングオシ
レータ出力を波形整形および増幅するためのインバータ
２３．２４上、インバータ２４出力を整流して半導体基
板へ印加するためのチャージポンプ用整流回路と、半導
体基板電位を検出し、その検出電位に応じてリングオシ
レータ２１の発振動作を制御する基板バイアス電位発生
回路２８およびＮＯＲゲート２９を備える。
的に動作する基板バイアス電位発生回路２は、間欠的に
発振動作を行なうリングオシレータ２１と、リングオシ
レータ出力を波形整形および増幅するためのインバータ
２３．２４上、インバータ２４出力を整流して半導体基
板へ印加するためのチャージポンプ用整流回路と、半導
体基板電位を検出し、その検出電位に応じてリングオシ
レータ２１の発振動作を制御する基板バイアス電位発生
回路２８およびＮＯＲゲート２９を備える。
リングオシレータ２１は、インバータＩＩ、１２および
ＮＯＲゲート２２を含む。ここで、このリングオシレー
タ２１のインバータの段数はその発振周波数および遅延
特性により適当な段数が選択されるが、ここでは図面を
簡略化するために、２つのインバータ１１．１２と１個
のＮＯＲゲート２２からなる３段のインバータ構成によ
るリングオシレータが一例として示される。ＮＯＲゲー
ト２２出力はインバータ１１の入力部へ帰還されるとと
もに、インバータ２３人力部へ伝達される。
ＮＯＲゲート２２を含む。ここで、このリングオシレー
タ２１のインバータの段数はその発振周波数および遅延
特性により適当な段数が選択されるが、ここでは図面を
簡略化するために、２つのインバータ１１．１２と１個
のＮＯＲゲート２２からなる３段のインバータ構成によ
るリングオシレータが一例として示される。ＮＯＲゲー
ト２２出力はインバータ１１の入力部へ帰還されるとと
もに、インバータ２３人力部へ伝達される。
ＮＯＲゲート２２はその一方人力にインバータＩ２出力
を受け、その他方入力にＮＯＲゲート２９からの制御信
号Ｎｃを受ける。
を受け、その他方入力にＮＯＲゲート２９からの制御信
号Ｎｃを受ける。
インバータ２３．２４およびキャパシタ２５゜ｎチャネ
ルＭＯ８ＦＥＴ２６．２７は第１の基板バイアス電位発
生回路と同様の機能を与えるために設けられ、キャパシ
タ２５がインバータ２４出力に応じてチャージポンプ動
作を行ない、ｎチャネルＭＯ５ＦＥＴ２６．２７がそれ
ぞれノードＮＰ電位を所定電位にクランプする。ＭＯＳ
ＦＥＴ２６はしきい値電圧ＶＶａを有し、ＭＯＳＦＥＴ
２７はしきい値電圧ＶＴ４を有する。
ルＭＯ８ＦＥＴ２６．２７は第１の基板バイアス電位発
生回路と同様の機能を与えるために設けられ、キャパシ
タ２５がインバータ２４出力に応じてチャージポンプ動
作を行ない、ｎチャネルＭＯ５ＦＥＴ２６．２７がそれ
ぞれノードＮＰ電位を所定電位にクランプする。ＭＯＳ
ＦＥＴ２６はしきい値電圧ＶＶａを有し、ＭＯＳＦＥＴ
２７はしきい値電圧ＶＴ４を有する。
基板電位検出回路２８はバイアス電位出力端子９を介し
て半導体基板に結合され、半導体基板の電位が所定値に
あるか否かを検出し、その検出結果に応じた信号Ｎｏを
出力する。信号Ｎ、は、半導体基板の電位が予め定めら
れたレベルよりも絶対値的に小さくなり、基板バイアス
電位が浅くなった場合には“Ｈ″レベルされ、基板電位
が所定レベルよりも絶対値的に大きくなった場合には“
Ｌ”レベルに設定される。
て半導体基板に結合され、半導体基板の電位が所定値に
あるか否かを検出し、その検出結果に応じた信号Ｎｏを
出力する。信号Ｎ、は、半導体基板の電位が予め定めら
れたレベルよりも絶対値的に小さくなり、基板バイアス
電位が浅くなった場合には“Ｈ″レベルされ、基板電位
が所定レベルよりも絶対値的に大きくなった場合には“
Ｌ”レベルに設定される。
ＮＯＲゲート２９はその一方入力端子に半導体記憶装置
の動作状態を示す信号ＲＡＳをＲＡＳバッファ３から受
け、その他方入力端子に基板電位検出回路２８からの制
御信号Ｎｏを受け、制御信号Ｎｃを出力する。したがっ
て、制御信号Ｎｃは、信号ＲＡＳまたは信号Ｎｏのいず
れか一方がＨ”レベルになった場合には“Ｌ”レベルに
設定され、リングオシレータ２１を活性化し発振動作を
行なわせる。制御信号Ｎｃが“Ｈ″レベル場合には、Ｎ
ＯＲゲート２２出力は“Ｌ″レベル固定されるために、
リングオシレータ２１は発振動作を行なわず、したがっ
て基板バイアス電位発生回路２からはバイアス電位が導
出されない。前述のように、基板バイアス電位発生回路
２のバイアス能力（電流供給能力）はそのリングオシレ
ータ２１の発振周波数およびチャージポンプキャパシタ
２５の容量値により決定される。この基板バイアス電位
発生回路２のバイアス能力は比較的大きくされるため、
そのリングオシレータ２１の発振周波数およびキャパシ
タ２５の容量値はそれぞれ大きくされる。
の動作状態を示す信号ＲＡＳをＲＡＳバッファ３から受
け、その他方入力端子に基板電位検出回路２８からの制
御信号Ｎｏを受け、制御信号Ｎｃを出力する。したがっ
て、制御信号Ｎｃは、信号ＲＡＳまたは信号Ｎｏのいず
れか一方がＨ”レベルになった場合には“Ｌ”レベルに
設定され、リングオシレータ２１を活性化し発振動作を
行なわせる。制御信号Ｎｃが“Ｈ″レベル場合には、Ｎ
ＯＲゲート２２出力は“Ｌ″レベル固定されるために、
リングオシレータ２１は発振動作を行なわず、したがっ
て基板バイアス電位発生回路２からはバイアス電位が導
出されない。前述のように、基板バイアス電位発生回路
２のバイアス能力（電流供給能力）はそのリングオシレ
ータ２１の発振周波数およびチャージポンプキャパシタ
２５の容量値により決定される。この基板バイアス電位
発生回路２のバイアス能力は比較的大きくされるため、
そのリングオシレータ２１の発振周波数およびキャパシ
タ２５の容量値はそれぞれ大きくされる。
第２１図は第２０図に示す基板バイアス電位発生回路の
構成の一例を示す図である。第２１図を参照して、基板
電位検出回路２８は、動作電源電位ＶＣＣと基板電位Ｖ
ａａの間に直列に接続されたｐチャネルＭＯ３ＦＥＴ２
８１、ｎチャネル間Ｏ３ＦＥＴ２８２，２８３を含む。
構成の一例を示す図である。第２１図を参照して、基板
電位検出回路２８は、動作電源電位ＶＣＣと基板電位Ｖ
ａａの間に直列に接続されたｐチャネルＭＯ３ＦＥＴ２
８１、ｎチャネル間Ｏ３ＦＥＴ２８２，２８３を含む。
ｐチャネル間Ｏ５ＦＥＴ２８１のドレインは電源電位■
。。に結合され、そのゲートは接地電位に結合され、そ
のソースはノードＮ１に接続される。ｎチャネルＭ Ｏ
Ｓ Ｆ Ｅ Ｔ ２８２はそのドレインがノードＮ１に
接続され、そのゲートが接地電位に接続され、そのソー
スがノードＮ２に接続される。ｎチャネルＭＯ８ＦＥＴ
２８３はそのドレインおよびゲートがノードＮ２に接続
され、そのソースが基板電位Ｖ［１［１に結合される。
。。に結合され、そのゲートは接地電位に結合され、そ
のソースはノードＮ１に接続される。ｎチャネルＭ Ｏ
Ｓ Ｆ Ｅ Ｔ ２８２はそのドレインがノードＮ１に
接続され、そのゲートが接地電位に接続され、そのソー
スがノードＮ２に接続される。ｎチャネルＭＯ８ＦＥＴ
２８３はそのドレインおよびゲートがノードＮ２に接続
され、そのソースが基板電位Ｖ［１［１に結合される。
ＭＯ８ＦＥＴ２８２，２８３はそれぞれしきい値電圧Ｖ
。５、ｖ□６を有する。ノードＮ１出力を波形整形しか
つ増幅するためにインバータ２８４，２８５が設けられ
る。
。５、ｖ□６を有する。ノードＮ１出力を波形整形しか
つ増幅するためにインバータ２８４，２８５が設けられ
る。
インバータ２８５出力が基板電位検出結果を示す信号Ｎ
０となる。ｐチャネルＭＯ３ＦＥＴ２８１はそのゲート
に接地電位のレベルの信号が与えられているため常時オ
ン状態である。
０となる。ｐチャネルＭＯ３ＦＥＴ２８１はそのゲート
に接地電位のレベルの信号が与えられているため常時オ
ン状態である。
基板電位ＶＢＢが、
Ｖａ ａ ＞ （ＶＴ ｓ 十ＶＴ Ｇ ） ｓの場
合には、ＭＯ３ＦＥＴ２８２は非導通状態となるため、
ノードＮ１の電位レベルはＨ”レベルとなる。このノー
ドＮ１の電位レベルはインバータ２８４，２８５を介し
て出力されるので、この場合の出力信号Ｎｏは“Ｈ２レ
ベルとなる。
合には、ＭＯ３ＦＥＴ２８２は非導通状態となるため、
ノードＮ１の電位レベルはＨ”レベルとなる。このノー
ドＮ１の電位レベルはインバータ２８４，２８５を介し
て出力されるので、この場合の出力信号Ｎｏは“Ｈ２レ
ベルとなる。
基板電位Ｖ［ＩＢが、
ｖＢＢ≦−（Ｖｖ ｓ ＋ Ｖｖ ｓ ）の場合には、
ｎチャネル間Ｏ３ＦＥＴ２８２が導通状態となる。この
とき、ＭＯ８ＦＥＴ２８１とＭＯ３ＦＥＴ２８２のサイ
ズの比を適当に選んでおき、そのオン抵抗値を適当な比
に設定することにより、ノードＮ１のレベルをインバー
タ２８４が“Ｌ′と判定することのできるレベルに設定
することができる。この場合制御信号ＮＯは“Ｌ″レベ
ルなる。
ｎチャネル間Ｏ３ＦＥＴ２８２が導通状態となる。この
とき、ＭＯ８ＦＥＴ２８１とＭＯ３ＦＥＴ２８２のサイ
ズの比を適当に選んでおき、そのオン抵抗値を適当な比
に設定することにより、ノードＮ１のレベルをインバー
タ２８４が“Ｌ′と判定することのできるレベルに設定
することができる。この場合制御信号ＮＯは“Ｌ″レベ
ルなる。
なお、この基板電位検出回路２８においては、ＭＯ５Ｆ
ＥＴ２８２，２８３がオン状態となった場合には、電源
電位Ｖｃｃから基板バイアス電位ＶＢＢに対し電流が流
れることになる。すなわち、通常半導体基板がｐ型の場
合には、基板バイアス電位ＶａＢが負の電位に設定され
、また半導体基板がｎ型の場合においてもこのバイアス
電位ｖＦＳＢは動作電源電位Ｖｃｃよりも小さな値に設
定されている。このような場合、ＭＯ３ＦＥＴ２８２゜
２８３が共にオン状態となると動作電源電位ＶｃＣから
半導体基板へ電流が流れることになり、半導体基板のバ
イアス電位レベルが絶対値的に小さくなり、基板バイア
ス電位の検出動作を正確に行なうことができなくなる。
ＥＴ２８２，２８３がオン状態となった場合には、電源
電位Ｖｃｃから基板バイアス電位ＶＢＢに対し電流が流
れることになる。すなわち、通常半導体基板がｐ型の場
合には、基板バイアス電位ＶａＢが負の電位に設定され
、また半導体基板がｎ型の場合においてもこのバイアス
電位ｖＦＳＢは動作電源電位Ｖｃｃよりも小さな値に設
定されている。このような場合、ＭＯ３ＦＥＴ２８２゜
２８３が共にオン状態となると動作電源電位ＶｃＣから
半導体基板へ電流が流れることになり、半導体基板のバ
イアス電位レベルが絶対値的に小さくなり、基板バイア
ス電位の検出動作を正確に行なうことができなくなる。
したがって、この基板電位検出回路を介して半導体基板
へ流れる電流をできるだけ小さくするために、ＭＯ８Ｆ
ＥＴ２８１のコンダクタンスは極めて小さな値に設定さ
れており、ＭＯ８ＦＥＴ２８２には微小電流しか流れな
いようにされる。
へ流れる電流をできるだけ小さくするために、ＭＯ８Ｆ
ＥＴ２８１のコンダクタンスは極めて小さな値に設定さ
れており、ＭＯ８ＦＥＴ２８２には微小電流しか流れな
いようにされる。
第２２図は第２１図および第２２図に示される基板バイ
アス電位発生回路の動作を示す波形図である。第２２図
において、信号ＲＡＳは第１９図のＲＡＳ／（ッファ３
へ印加されるロウアドレスストローブ信号を示し、半導
体記憶装置が選択されて動作状態になったか否かを示す
。第２２図（ｂ）（ｃ）のＶＡ、ＶＢはそれぞれ第２１
図のノードＮＡ、Ｎａの電位を示す。以下、第１９図な
いし第２２図を参照して従来の基板バイアス電位発生回
路の動作について説明する。
アス電位発生回路の動作を示す波形図である。第２２図
において、信号ＲＡＳは第１９図のＲＡＳ／（ッファ３
へ印加されるロウアドレスストローブ信号を示し、半導
体記憶装置が選択されて動作状態になったか否かを示す
。第２２図（ｂ）（ｃ）のＶＡ、ＶＢはそれぞれ第２１
図のノードＮＡ、Ｎａの電位を示す。以下、第１９図な
いし第２２図を参照して従来の基板バイアス電位発生回
路の動作について説明する。
まず第１の基板バイアス電位発生回路１の動作について
説明する。リングオシレータ１１からのパルス信号が立
上がり、電源電位Ｖｃｃレベルになり、応じてインバー
タ１２の出力レベルも電源電位Ｖｃｃになる場合、ノー
ドＮＡの電位は、キャパシタ１３による容量結合により
電源電位ＶｃＣレベルにまで高くなろうとする。しかし
ながら、ノードＮＡの電位がＭＯ８ＦＥＴ１４のしきい
値電圧ＶＴ２レベルにまで上昇すると、このＭＯ３ＦＥ
Ｔ１４が導通状態となり、それ以上の電圧上昇は抑制さ
れる。これにより、ノードＮＡの電位はＶＴ２のレベル
に保持される。このとき、キャパシタ１３はインバータ
１２出力により充電されている。ＭＯ３ＦＥＴ１５はオ
フ状態にある。
説明する。リングオシレータ１１からのパルス信号が立
上がり、電源電位Ｖｃｃレベルになり、応じてインバー
タ１２の出力レベルも電源電位Ｖｃｃになる場合、ノー
ドＮＡの電位は、キャパシタ１３による容量結合により
電源電位ＶｃＣレベルにまで高くなろうとする。しかし
ながら、ノードＮＡの電位がＭＯ８ＦＥＴ１４のしきい
値電圧ＶＴ２レベルにまで上昇すると、このＭＯ３ＦＥ
Ｔ１４が導通状態となり、それ以上の電圧上昇は抑制さ
れる。これにより、ノードＮＡの電位はＶＴ２のレベル
に保持される。このとき、キャパシタ１３はインバータ
１２出力により充電されている。ＭＯ３ＦＥＴ１５はオ
フ状態にある。
次に、リングオシレータ１１の出力が接地電位レベルま
で下降し、インバータ１２の出力も応じて接地電位レベ
ルになると、ノードＮＡの電位はキャパシタ１３による
容量結合により（ＶＴ ２−Ｖｃｃ）レベルにまで下降
しようとする。しかしながら、ノードＮＡの電位が基板
電位ＶＢ［ｌからＭＯ３ＦＥＴ１５のしきい値電圧ＶＴ
、を減じた電位（Ｖａ已−ＶＴＩ）より小さくなると、
ＭＯ３ＦＥＴ１５がオン状態となり、このオン状態のＭ
Ｏ５ＦＥＴ１５を介して基板へ電子が注入され、基板電
位が低下する。この結果、ノードＮＡの電位は基板電位
に応じた電位となる。
で下降し、インバータ１２の出力も応じて接地電位レベ
ルになると、ノードＮＡの電位はキャパシタ１３による
容量結合により（ＶＴ ２−Ｖｃｃ）レベルにまで下降
しようとする。しかしながら、ノードＮＡの電位が基板
電位ＶＢ［ｌからＭＯ３ＦＥＴ１５のしきい値電圧ＶＴ
、を減じた電位（Ｖａ已−ＶＴＩ）より小さくなると、
ＭＯ３ＦＥＴ１５がオン状態となり、このオン状態のＭ
Ｏ５ＦＥＴ１５を介して基板へ電子が注入され、基板電
位が低下する。この結果、ノードＮＡの電位は基板電位
に応じた電位となる。
上述の動作を繰返すことにより、チャージポンプ用のキ
ャパシタ１３を介して端子９から半導体基板へ電子が注
入され、基板電位が低下する。この１回の電子注入動作
すなわちリングオシレータ１１からの１つのパルスによ
る基板電位の低下の度合はキャパシタ１３の容量と半導
体基板が有する負荷容量との比で決定される。この上述
の動作を何回か繰返すと、ノードＮＡの電位は（ＶＴ２
−Ｖｃｃ）と電位ＶＴ２との間の発振となり、基板電位
ＶＢＢは最終的には電位（Ｖ□２−Ｖｃｃ＋Ｖｔ＋）に
近づく。すなわち、第１の基板バイアス電位発生回路１
は、２つのＭＯ８ＦＥＴ１４゜１５の有するしきい値電
圧と動作電源電位との間により決定されるバイアス電位
を印加することになる。
ャパシタ１３を介して端子９から半導体基板へ電子が注
入され、基板電位が低下する。この１回の電子注入動作
すなわちリングオシレータ１１からの１つのパルスによ
る基板電位の低下の度合はキャパシタ１３の容量と半導
体基板が有する負荷容量との比で決定される。この上述
の動作を何回か繰返すと、ノードＮＡの電位は（ＶＴ２
−Ｖｃｃ）と電位ＶＴ２との間の発振となり、基板電位
ＶＢＢは最終的には電位（Ｖ□２−Ｖｃｃ＋Ｖｔ＋）に
近づく。すなわち、第１の基板バイアス電位発生回路１
は、２つのＭＯ８ＦＥＴ１４゜１５の有するしきい値電
圧と動作電源電位との間により決定されるバイアス電位
を印加することになる。
次に、第２の基板バイアス電位発生回路２の動作につい
て説明する。今生導体記憶装置が選択され、動作状態に
なった場合を考える。この場合、信号ＲＡＳが“Ｌ″レ
ベル立下がり、信号ＲＡＳが′Ｈ＃レベルに立上がる。
て説明する。今生導体記憶装置が選択され、動作状態に
なった場合を考える。この場合、信号ＲＡＳが“Ｌ″レ
ベル立下がり、信号ＲＡＳが′Ｈ＃レベルに立上がる。
この結果、ＮＯＲゲート２９は、基板電位検出回路２８
からの検出結果を示す信号Ｎｏのレベルにかかわらず“
Ｌ”レベルの制御信号Ｎｃを出力する。ＮＯＲゲート２
２がその他方入力端子に″Ｌ０レベルの信号を受けるた
め、インバータとして動作することになり、この結果リ
ングオシレータ２１が発振動作を開始する。キャパシタ
２５およびＭＯ３ＦＥＴ２６．２７の動作は第１の基板
バイアス電位発生回路１に含まれるキャパシタ１３．お
よびＭＯ３ＦＥＴ１４．１５の動作と同様であり、その
キャパシタ２５におけるチャージポンプ動作およびＭＯ
８ＦＥＴ２６．２７のクランプ動作により、半導体基板
へ端子９を介して電子を注入する。この第２の基板バイ
アス電位発生回路のバイアス能力は第１の基板バイアス
電位発生回路に比べて大きくされているため、動作値に
おいて大きく流れる基板電流により基板バイアス電位Ｖ
ＢＢの値が絶対値的に小さくなるのを補償し、所定のレ
ベルに基板電位を保持する。
からの検出結果を示す信号Ｎｏのレベルにかかわらず“
Ｌ”レベルの制御信号Ｎｃを出力する。ＮＯＲゲート２
２がその他方入力端子に″Ｌ０レベルの信号を受けるた
め、インバータとして動作することになり、この結果リ
ングオシレータ２１が発振動作を開始する。キャパシタ
２５およびＭＯ３ＦＥＴ２６．２７の動作は第１の基板
バイアス電位発生回路１に含まれるキャパシタ１３．お
よびＭＯ３ＦＥＴ１４．１５の動作と同様であり、その
キャパシタ２５におけるチャージポンプ動作およびＭＯ
８ＦＥＴ２６．２７のクランプ動作により、半導体基板
へ端子９を介して電子を注入する。この第２の基板バイ
アス電位発生回路のバイアス能力は第１の基板バイアス
電位発生回路に比べて大きくされているため、動作値に
おいて大きく流れる基板電流により基板バイアス電位Ｖ
ＢＢの値が絶対値的に小さくなるのを補償し、所定のレ
ベルに基板電位を保持する。
次に信号ＲＡＳが“Ｈ”レベルにあり、かつ基板電位検
出回路２８出力の信号ＮＤが“Ｌ”レベルにある場合を
考える。すなわち、半導体記憶装置がスタンバイ状態な
どの非選択状態にあり、かつ半導体基板電位も所定のバ
イアス値にバイアスされている場合について考える。こ
の場合、ＮＯＲゲート２９の両人力へ与えられる信号は
共に“Ｌ“レベルであり、ＮＯＲゲート２９からの出力
信号Ｎｃのレベルは′Ｈ２レベルとなる。この結果、Ｎ
ＯＲゲート２２はその他方入力に“Ｈ“レベルの信号を
受けるため、その出力は“Ｌ“レベルの一定のレベルと
なる。この結果、リングオシレータ２１は発振動作を行
なわない。
出回路２８出力の信号ＮＤが“Ｌ”レベルにある場合を
考える。すなわち、半導体記憶装置がスタンバイ状態な
どの非選択状態にあり、かつ半導体基板電位も所定のバ
イアス値にバイアスされている場合について考える。こ
の場合、ＮＯＲゲート２９の両人力へ与えられる信号は
共に“Ｌ“レベルであり、ＮＯＲゲート２９からの出力
信号Ｎｃのレベルは′Ｈ２レベルとなる。この結果、Ｎ
ＯＲゲート２２はその他方入力に“Ｈ“レベルの信号を
受けるため、その出力は“Ｌ“レベルの一定のレベルと
なる。この結果、リングオシレータ２１は発振動作を行
なわない。
信号ＲＡＳが“Ｈ” レベルにあり、かつ何らかの原因
たとえばインパクトイオン化による正孔の発生により、
半導体基板にリーク電流が流れ、半導体基板電位のバイ
アスが浅くなる（すなわち、基板バイアス電位Ｖ［１１
１が絶対値的に小さくなる）場合には、基板電位検出回
路２８からの出力信号ＮｏはＨ”レベルとなる。この結
果ＮＯＲゲート２９からの出力信号Ｎｃは“Ｌ”レベル
となり、ＮＯＲゲート２２はインバータとして動作する
。
たとえばインパクトイオン化による正孔の発生により、
半導体基板にリーク電流が流れ、半導体基板電位のバイ
アスが浅くなる（すなわち、基板バイアス電位Ｖ［１１
１が絶対値的に小さくなる）場合には、基板電位検出回
路２８からの出力信号ＮｏはＨ”レベルとなる。この結
果ＮＯＲゲート２９からの出力信号Ｎｃは“Ｌ”レベル
となり、ＮＯＲゲート２２はインバータとして動作する
。
これにより、リングオシレータ２１は発振動作開始し、
急速でその大きなバイアス能力により半導体基板を所定
の電位レベルにまで低下させる。
急速でその大きなバイアス能力により半導体基板を所定
の電位レベルにまで低下させる。
上述のように、従来の基板バイアス電位発生回路では、
基板バイアス能力の異なる２つのバイアス電位発生回路
を設け、バイアス能力の小さな基板バイアス電位発生回
路を常時動作させておき、基板のバイアス電位が絶対値
的に小さくなってそのバイアスが浅くなった場合にのみ
バイアス能力の大きな基板バイアス電位発生回路を動作
させ、急速で基板電位Ｖａａを低下させることにより、
基板バイアス電位発生回路における消費電力を低減する
ことが図られている。
基板バイアス能力の異なる２つのバイアス電位発生回路
を設け、バイアス能力の小さな基板バイアス電位発生回
路を常時動作させておき、基板のバイアス電位が絶対値
的に小さくなってそのバイアスが浅くなった場合にのみ
バイアス能力の大きな基板バイアス電位発生回路を動作
させ、急速で基板電位Ｖａａを低下させることにより、
基板バイアス電位発生回路における消費電力を低減する
ことが図られている。
〔発明が解決しようとする課題］
上述のように、従来の半導体記憶装置等の集積回路装置
における基板バイアス電位発生回路においては、バイア
ス能力の異なる２種類の基板バイアス電位発生回路が設
けられており、集積回路装置の動作状態および基板バイ
アス電位に応じてバイアス能力の大きな基板バイアス電
位発生回路が動作させるようにしている。
における基板バイアス電位発生回路においては、バイア
ス能力の異なる２種類の基板バイアス電位発生回路が設
けられており、集積回路装置の動作状態および基板バイ
アス電位に応じてバイアス能力の大きな基板バイアス電
位発生回路が動作させるようにしている。
しかしながら、上述の構成においては、半導体集積回路
装置の１つである半導体記憶装置が選択され、動作状態
になった場合においては、両方の基板バイアス電位発生
回路が共に動作するため、この基板バイアス電位発生回
路における消費電力が増大してしまうという問題があっ
た。すなわち、２つの基板バイアス電位発生回路が同時
に動作する状態が存在するため、不必要に消費電力が増
大してしまうという問題があった。
装置の１つである半導体記憶装置が選択され、動作状態
になった場合においては、両方の基板バイアス電位発生
回路が共に動作するため、この基板バイアス電位発生回
路における消費電力が増大してしまうという問題があっ
た。すなわち、２つの基板バイアス電位発生回路が同時
に動作する状態が存在するため、不必要に消費電力が増
大してしまうという問題があった。
また、基板バイアス電位発生回路を間欠動作させるため
の基板電位検出回路としては、第２１図に示すように、
ＭＯＳＦＥＴのしきい値電圧を利用して基板電位を検出
する構成がとられている。
の基板電位検出回路としては、第２１図に示すように、
ＭＯＳＦＥＴのしきい値電圧を利用して基板電位を検出
する構成がとられている。
したがって、このように、動作電源電位Ｖｃｃと半導体
基板電位Ｖａａとの間にＭＯＳＦＥＴを直列に接続させ
た構成の場合においては、基板バイアス電位■［１６が
所定電位より絶対値的に大きくなり、ＭＯＳＦＥＴ２８
２，２８３がオン状態となると、動作電源Ｖｃｃから半
導体基板へ電流が流れ込むことになり、半導体基板のバ
イアスを浅くしてしまうことになる。この結果、基板電
位検出回路自体が基板バイアス電位を変動させる原因と
なり、正確に基板電位を検出することができなくなると
いう問題が発生する。すなわち、半導体基板のバイアス
が浅くなった場合、バイアス能力の大きな第２の基板電
位検出回路が動作するように構成されているが、この場
合、基板電位検出回路が、半導体基板のバイアス電位が
所定値に達すると半導体基板へ電流を流し込む経路を与
えることになり、半導体基板のバイアスを浅くしてしま
い、結果的にバイアス能力の大きな基板バイアス電位発
生回路が不必要に動作することになり、正確に基板電位
を検出することができなくなるばかりか、消費電力を低
減することができなくなるという問題が発生する。
基板電位Ｖａａとの間にＭＯＳＦＥＴを直列に接続させ
た構成の場合においては、基板バイアス電位■［１６が
所定電位より絶対値的に大きくなり、ＭＯＳＦＥＴ２８
２，２８３がオン状態となると、動作電源Ｖｃｃから半
導体基板へ電流が流れ込むことになり、半導体基板のバ
イアスを浅くしてしまうことになる。この結果、基板電
位検出回路自体が基板バイアス電位を変動させる原因と
なり、正確に基板電位を検出することができなくなると
いう問題が発生する。すなわち、半導体基板のバイアス
が浅くなった場合、バイアス能力の大きな第２の基板電
位検出回路が動作するように構成されているが、この場
合、基板電位検出回路が、半導体基板のバイアス電位が
所定値に達すると半導体基板へ電流を流し込む経路を与
えることになり、半導体基板のバイアスを浅くしてしま
い、結果的にバイアス能力の大きな基板バイアス電位発
生回路が不必要に動作することになり、正確に基板電位
を検出することができなくなるばかりか、消費電力を低
減することができなくなるという問題が発生する。
それゆえ、この発明の目的は、低消費電力の改良された
基板バイアス電位発生回路を提供することである。
基板バイアス電位発生回路を提供することである。
この発明の他の目的は、半導体基板電位に正確に応答し
て少ない消費電力で確実に半導体基板を所定の電位レベ
ルにバイアスすることのできる基板バイアス電位発生回
路を提供することである。
て少ない消費電力で確実に半導体基板を所定の電位レベ
ルにバイアスすることのできる基板バイアス電位発生回
路を提供することである。
この発明のさらに他の目的は、半導体基板電位に悪影響
を及ぼすことなく半導体基板電位を正確に検出すること
のできる基板電位検出器を備え、この基板電位検出器出
力に応答して動作する低消費電力の基板バイアス電位発
生回路を提供することである。
を及ぼすことなく半導体基板電位を正確に検出すること
のできる基板電位検出器を備え、この基板電位検出器出
力に応答して動作する低消費電力の基板バイアス電位発
生回路を提供することである。
［課題を解決するための手段］
この発明にかかる基板バイアス電位発生回路は、その表
面に半導体集積回路装置が形成される半導体基板と、こ
の半導体基板上に形成された、互いに電流供給能力が異
なりかつ共に上記半導体基板へバイアス電位を印加する
第１および第２の電位発生手段と、高人力インピーダン
スを有する入力部を介して上記半導体基板に結合され、
上記半導体基板電位を検出する手段と、上記半導体基板
電位検出手段出力に応答して上記第１および第２の電位
発生手段のいずれか一方のみを選択的に活性化する手段
とを備え、上記選択的活性化手段は、活性化信号を発生
する手段と、比較基準電位を発生する手段と、上記基板
電位検出手段出力と上記基準電位発生手段出力とを比較
する手段と、上記比較手段出力に応答して上記活性化信
号発生手段出力を前記第１および第２の電位発生手段の
いずれか一方へ伝達し、それにより上記第１および第２
の電位発生手段のいずれか一方のみを活性化する手段と
を含む。
面に半導体集積回路装置が形成される半導体基板と、こ
の半導体基板上に形成された、互いに電流供給能力が異
なりかつ共に上記半導体基板へバイアス電位を印加する
第１および第２の電位発生手段と、高人力インピーダン
スを有する入力部を介して上記半導体基板に結合され、
上記半導体基板電位を検出する手段と、上記半導体基板
電位検出手段出力に応答して上記第１および第２の電位
発生手段のいずれか一方のみを選択的に活性化する手段
とを備え、上記選択的活性化手段は、活性化信号を発生
する手段と、比較基準電位を発生する手段と、上記基板
電位検出手段出力と上記基準電位発生手段出力とを比較
する手段と、上記比較手段出力に応答して上記活性化信
号発生手段出力を前記第１および第２の電位発生手段の
いずれか一方へ伝達し、それにより上記第１および第２
の電位発生手段のいずれか一方のみを活性化する手段と
を含む。
［作用］
この発明による基板バイアス電位発生回路においては、
バイアス能力（電流供給能力）が互いに異なる２つの基
板バイアス電位発生手段が設けられており、この２つの
基板バイアス電位発生手段のいずれか一方のみを半導体
基板電位に応じて選択的に動作させている。したがって
、常にいずれか一方のみが動作することになり、少ない
消費電流で半導体基板を所定の電位レベルにバイアスす
ることができる。
バイアス能力（電流供給能力）が互いに異なる２つの基
板バイアス電位発生手段が設けられており、この２つの
基板バイアス電位発生手段のいずれか一方のみを半導体
基板電位に応じて選択的に動作させている。したがって
、常にいずれか一方のみが動作することになり、少ない
消費電流で半導体基板を所定の電位レベルにバイアスす
ることができる。
また、２つのバイアス電位発生回路の選択動作を可能に
するための基板電位検出回路は、高入力インピーダンス
を有する入力部を介して半導体基板に結合されているた
め、基板電位検出手段自体が半導体基板に電流を流し込
むような悪影響を及ぼすことがなく、確実に基板電位を
検出することができ、基板電位に応じて正確にいずれか
一方の基板バイアス電位発生回路のみを動作させること
が可能となる。
するための基板電位検出回路は、高入力インピーダンス
を有する入力部を介して半導体基板に結合されているた
め、基板電位検出手段自体が半導体基板に電流を流し込
むような悪影響を及ぼすことがなく、確実に基板電位を
検出することができ、基板電位に応じて正確にいずれか
一方の基板バイアス電位発生回路のみを動作させること
が可能となる。
［発明の実施例］
第１図はこの発明の一実施例である半導体記憶装置の要
部の構成を概略的に示す図である。第１図を参照して、
半導体記憶装置は、情報を記憶するメモリセルアレイ６
と、外部から与えられるロウアドレスストローブ信号Ｒ
ＡＳを受け、内部動作タイミング信号を発生するＲＡＳ
バッファ３と、外部から与えられるアドレス信号ＡＯ〜
Ａｎを受けるアドレスバッファ４と、外部から与えられ
るコラムアドレスストローブ信号ＣＡＳを受けるＣＡＳ
／＜ッファ５とを備える。アドレスバッファ４へは行ア
ドレス信号および列アドレス信号が時分割多重して与え
られる。ＲＡＳバッファ３およびＣＡＳバッファ５から
の内部制御信号ＲＡＳおよびＣＡＳはアドレスバッファ
４へ与えられ、アドレスバッファ４における行アドレス
信号および列アドレス信号の取込むタイミングを与える
。信号ＲＡＳはこの記憶装置の動作タイミングを与える
。
部の構成を概略的に示す図である。第１図を参照して、
半導体記憶装置は、情報を記憶するメモリセルアレイ６
と、外部から与えられるロウアドレスストローブ信号Ｒ
ＡＳを受け、内部動作タイミング信号を発生するＲＡＳ
バッファ３と、外部から与えられるアドレス信号ＡＯ〜
Ａｎを受けるアドレスバッファ４と、外部から与えられ
るコラムアドレスストローブ信号ＣＡＳを受けるＣＡＳ
／＜ッファ５とを備える。アドレスバッファ４へは行ア
ドレス信号および列アドレス信号が時分割多重して与え
られる。ＲＡＳバッファ３およびＣＡＳバッファ５から
の内部制御信号ＲＡＳおよびＣＡＳはアドレスバッファ
４へ与えられ、アドレスバッファ４における行アドレス
信号および列アドレス信号の取込むタイミングを与える
。信号ＲＡＳはこの記憶装置の動作タイミングを与える
。
すなわち信号にτ茗が“Ｌ“レベルに立下がると、この
半導体記憶装置はメモリサイクルを開始し、メモリセル
データの書込または読出を行なう。信号ＲＡＳが“Ｈ“
レベルの場合には、この半導体記憶装置はスタンバイ状
態となり、非選択状態となる。アドレスバッファ４から
の内部アドレス信号はメモリセルアレイ６へ与えられる
。メモリセルアレイ６では、アドレスバッファ４からの
内部アドレス信号（行アドレス信号および列アドレス信
号）をデコードし、この行アドレス信号および列アドレ
ス信号が指定するメモリセルアレイ内のメモリセルのデ
ータの書込または読出を行なう。
半導体記憶装置はメモリサイクルを開始し、メモリセル
データの書込または読出を行なう。信号ＲＡＳが“Ｈ“
レベルの場合には、この半導体記憶装置はスタンバイ状
態となり、非選択状態となる。アドレスバッファ４から
の内部アドレス信号はメモリセルアレイ６へ与えられる
。メモリセルアレイ６では、アドレスバッファ４からの
内部アドレス信号（行アドレス信号および列アドレス信
号）をデコードし、この行アドレス信号および列アドレ
ス信号が指定するメモリセルアレイ内のメモリセルのデ
ータの書込または読出を行なう。
この行アドレス信号および列アドレス信号のデコード経
路ならびにデータ書込および読出経路はこの発明の動作
についてはそれほど重要ではないため、図面を簡略する
ために省略されている。
路ならびにデータ書込および読出経路はこの発明の動作
についてはそれほど重要ではないため、図面を簡略する
ために省略されている。
この記憶装置が集積化して設けられている半導体基板１
５０へ所定の電位レベルのバイアス電位Ｖａａを印加す
るために、半導体基板の電位を検出するための基板電位
検出器２８０およびこの基板電位検出器２８０からの出
力信号に応答して選択的にかつ間欠的に動作する基板バ
イアス電位発生回路１０および基板バイアス電位発生回
路２０が設けられる。基板バイアス電位発生回路１０お
よび２０の出力は出力端子９を介して半導体基板１５０
へ与えられる。基板バイアス電位発生回路１０はそのバ
イアス能力が比較的小さくされており、一方、基板バイ
アス電位発生回路２０のバイアス能力が比較的大きくさ
れている。
５０へ所定の電位レベルのバイアス電位Ｖａａを印加す
るために、半導体基板の電位を検出するための基板電位
検出器２８０およびこの基板電位検出器２８０からの出
力信号に応答して選択的にかつ間欠的に動作する基板バ
イアス電位発生回路１０および基板バイアス電位発生回
路２０が設けられる。基板バイアス電位発生回路１０お
よび２０の出力は出力端子９を介して半導体基板１５０
へ与えられる。基板バイアス電位発生回路１０はそのバ
イアス能力が比較的小さくされており、一方、基板バイ
アス電位発生回路２０のバイアス能力が比較的大きくさ
れている。
第２図はこの発明による基板バイアス電位発生回路の原
理的構成を示す図であり、半導体基板がｐ型であり、基
板バイアス電位ＶａＢが負の電位の場合の構成が一例と
して示される。第２図を参照して、比較的バイアス能力
の小さな基板バイアス電位発生回路１０は、リングオシ
レータ１１′と、リングオシレータ１１′出力を波形整
形しかつ増幅する２段のインバータ１７．１２と、イン
バーク１２出力を受けるチャージポンプ用キャパシタ１
３と、キャパシタ１３のチャージポンプ動作に応じてノ
ードＮａ電位をそれぞれ所定の電位にクランプするｎチ
ャネルＭＯ５ＦＥＴ１４．１５が設けら、れる。リング
オシレータ１１′は、２段のインバータ１１０，１１１
とインバータ１１１出力をその一方入力に受けるＮＯＲ
ゲート１６とを含む。ＮＯＲゲート１６の出力はインバ
ータ１７へ与えられるとともにインバータ１１０の入力
部へも帰還される。
理的構成を示す図であり、半導体基板がｐ型であり、基
板バイアス電位ＶａＢが負の電位の場合の構成が一例と
して示される。第２図を参照して、比較的バイアス能力
の小さな基板バイアス電位発生回路１０は、リングオシ
レータ１１′と、リングオシレータ１１′出力を波形整
形しかつ増幅する２段のインバータ１７．１２と、イン
バーク１２出力を受けるチャージポンプ用キャパシタ１
３と、キャパシタ１３のチャージポンプ動作に応じてノ
ードＮａ電位をそれぞれ所定の電位にクランプするｎチ
ャネルＭＯ５ＦＥＴ１４．１５が設けら、れる。リング
オシレータ１１′は、２段のインバータ１１０，１１１
とインバータ１１１出力をその一方入力に受けるＮＯＲ
ゲート１６とを含む。ＮＯＲゲート１６の出力はインバ
ータ１７へ与えられるとともにインバータ１１０の入力
部へも帰還される。
第２の基板バイアス電位発生回路２０は、第１の基板バ
イアス電位発生回路１０と同様の構成を有し、リングオ
シレータ２１、リングオシレータ２１出力を波形整形し
かつ増幅するための２段のインバータ２３．２４、イン
バータ２４出力を受けるチャージポンプ用キャパシタ２
５、キャパシタ２５のチャージポンプ動作に応じてノー
ドＮａ電位を所定の電位にクランプするｎチャネル間Ｏ
５ＦＥＴ２６．２７を含む。リングオシレータ２１は２
段のインバータ１１２，１１３とインバータ１１３出力
をその一方入力に受けるＮＯＲゲート２２とから構成さ
れる。ＮＯＲゲート２２出力はインバータ２３へ与えら
れるとともにインバータ１１２の入力部へ帰還される。
イアス電位発生回路１０と同様の構成を有し、リングオ
シレータ２１、リングオシレータ２１出力を波形整形し
かつ増幅するための２段のインバータ２３．２４、イン
バータ２４出力を受けるチャージポンプ用キャパシタ２
５、キャパシタ２５のチャージポンプ動作に応じてノー
ドＮａ電位を所定の電位にクランプするｎチャネル間Ｏ
５ＦＥＴ２６．２７を含む。リングオシレータ２１は２
段のインバータ１１２，１１３とインバータ１１３出力
をその一方入力に受けるＮＯＲゲート２２とから構成さ
れる。ＮＯＲゲート２２出力はインバータ２３へ与えら
れるとともにインバータ１１２の入力部へ帰還される。
ここで、前述のごとく、第１の基板バイアス電位発生回
路１０はそのバイアス能力が比較的小さくされており、
−力筒２の基板バイアス電位発生回路２０はそのバイア
ス能力が比較的大きくされている。このチャージポンプ
作用を利用した基板バイアス電位発生回路においては、
バイアス能力はそのリングオシレータの発振周波数およ
びチャージポンプ用キャパシタの容量値およびトランジ
スタのサイズによって決定される。したがって、基板バ
イアス電位発生回路１０．２０のそれぞれのバイアス能
力はそれぞれに含まれるリングオシレータ１１’、２１
およびキャパシタ１３．２５の発振周波数および容量値
およびＭＯＳＦＥＴのサイズを適当な値に設定すること
により実現されている。また、リングオシレータ１１′
および２１はそれぞれ２段のインバータと１個のＮＯＲ
ゲートから構成される場合を一例として示しているが、
これは図面を簡略化するために与えられているものであ
り、実際には、その発振周波数がインバータの段数およ
び遅延特性により決定されるため、それぞれ適当な段数
が用いられるのは言うまでもない。
路１０はそのバイアス能力が比較的小さくされており、
−力筒２の基板バイアス電位発生回路２０はそのバイア
ス能力が比較的大きくされている。このチャージポンプ
作用を利用した基板バイアス電位発生回路においては、
バイアス能力はそのリングオシレータの発振周波数およ
びチャージポンプ用キャパシタの容量値およびトランジ
スタのサイズによって決定される。したがって、基板バ
イアス電位発生回路１０．２０のそれぞれのバイアス能
力はそれぞれに含まれるリングオシレータ１１’、２１
およびキャパシタ１３．２５の発振周波数および容量値
およびＭＯＳＦＥＴのサイズを適当な値に設定すること
により実現されている。また、リングオシレータ１１′
および２１はそれぞれ２段のインバータと１個のＮＯＲ
ゲートから構成される場合を一例として示しているが、
これは図面を簡略化するために与えられているものであ
り、実際には、その発振周波数がインバータの段数およ
び遅延特性により決定されるため、それぞれ適当な段数
が用いられるのは言うまでもない。
基板バイアス電位発生回路１０．２０を半導体基板のバ
イアス電位に応じて選択的に択一動作をさせるために、
半導体基板電位を検出し、検出結果に応じた信号を出力
する基板電位検出器２８０が設けられる。基板電位検出
器２８０は半導体基板の電位を検出する基板電位検出回
路２８′と、基板電位検出回路２８′からの検出結果を
示す信号Ｎ、を受けて反転してＮＯＲゲート２２の他方
入力へ与えるインバータ２９を含む。基板電位検出回路
２８′の出力信号Ｎ０はＮＯＲゲート１６の他方入力へ
与えられる。この基板電位検出回路２８′の構成は後に
詳述するが、基板電位検出対象となる半導体基板へ電流
を与えないように高入力インピーダンスを有する人力部
を介して半導体基板に結合される構成を有する。基板電
位検出回路２８′は、半導体基板電位が所定のバイアス
レベルにまで達しないバイアスの浅い状態においては“
Ｈ”レベルの信号を出力する。一方、半導体基板の電位
が所定レベルに達しまた所定のレベルよりも絶対値的に
大きくなった場合には、基板電位検出回路２８′の出力
Ｎ０は“Ｌ°レベルとなる。
イアス電位に応じて選択的に択一動作をさせるために、
半導体基板電位を検出し、検出結果に応じた信号を出力
する基板電位検出器２８０が設けられる。基板電位検出
器２８０は半導体基板の電位を検出する基板電位検出回
路２８′と、基板電位検出回路２８′からの検出結果を
示す信号Ｎ、を受けて反転してＮＯＲゲート２２の他方
入力へ与えるインバータ２９を含む。基板電位検出回路
２８′の出力信号Ｎ０はＮＯＲゲート１６の他方入力へ
与えられる。この基板電位検出回路２８′の構成は後に
詳述するが、基板電位検出対象となる半導体基板へ電流
を与えないように高入力インピーダンスを有する人力部
を介して半導体基板に結合される構成を有する。基板電
位検出回路２８′は、半導体基板電位が所定のバイアス
レベルにまで達しないバイアスの浅い状態においては“
Ｈ”レベルの信号を出力する。一方、半導体基板の電位
が所定レベルに達しまた所定のレベルよりも絶対値的に
大きくなった場合には、基板電位検出回路２８′の出力
Ｎ０は“Ｌ°レベルとなる。
ＮＯＲゲート１６．２２は、その他方入力に印加される
信号レベルが“Ｈ”レベルの場合には“Ｌ″レベル固定
された信号を発生する。一方、ＮＯＲゲート１６．２２
は、その他方入力に“Ｌ”レベルの信号が印加された場
合にはインバータとして動作する。したがって、半導体
基板の電位が所定レベルに達するまですなわち信号Ｎ０
が“Ｈ゛レベル場合には、第２のリングオシレータ２１
が発振動作を行ない、その大きなバイアス能力の第２の
バイアス電位発生回路２０により急速に半導体基板電位
を所定レベルにまで低下させる。
信号レベルが“Ｈ”レベルの場合には“Ｌ″レベル固定
された信号を発生する。一方、ＮＯＲゲート１６．２２
は、その他方入力に“Ｌ”レベルの信号が印加された場
合にはインバータとして動作する。したがって、半導体
基板の電位が所定レベルに達するまですなわち信号Ｎ０
が“Ｈ゛レベル場合には、第２のリングオシレータ２１
が発振動作を行ない、その大きなバイアス能力の第２の
バイアス電位発生回路２０により急速に半導体基板電位
を所定レベルにまで低下させる。
方、半導体基板電位が所定のレベルに達した場合には、
基板電位検出回路２８′からの出力信号ＮＯは“Ｌ”
レベルとなるため、リングオシレータ１１′が動作し、
バイアス能力の小さな第１の基板バイアス電位発生回路
１０が動作し、半導体基板を所定の電位レベルに保つ。
基板電位検出回路２８′からの出力信号ＮＯは“Ｌ”
レベルとなるため、リングオシレータ１１′が動作し、
バイアス能力の小さな第１の基板バイアス電位発生回路
１０が動作し、半導体基板を所定の電位レベルに保つ。
この動作について第２図に示す基板バイアス電位発生回
路の動作波形図である第３図を参照して具体的に説明す
る。
路の動作波形図である第３図を参照して具体的に説明す
る。
今、半導体基板の電位がＶ［１［１が所定のレベルが浅
いバイアス状態にある場合を考える。この場合、基板電
位検出回路２８′の出力信号Ｎｏは“Ｈｌ レベルとな
る。リングオシレータ１１′のＮＯＲゲート１６はこの
“Ｈ２レベルの信号を受け、インバータＩｌｌの出力レ
ベルにかかわらず“Ｌ″レベル一定の信号を出力する。
いバイアス状態にある場合を考える。この場合、基板電
位検出回路２８′の出力信号Ｎｏは“Ｈｌ レベルとな
る。リングオシレータ１１′のＮＯＲゲート１６はこの
“Ｈ２レベルの信号を受け、インバータＩｌｌの出力レ
ベルにかかわらず“Ｌ″レベル一定の信号を出力する。
一方、ＮＯＲゲート２２はインバータ２９を介して“Ｌ
“レベルの信号をその他方入力に受けるためインバータ
として動作することになり、この結果、リングオシレー
タ２１が発振動作を行なう。このため、ノードＮＡの電
位Ｖ＾はＬ”レベルにあり、ＭＯ５ＦＥＴ１５はオフ状
態のままにあるため、半導体基板への電荷の注入は行な
われない。
“レベルの信号をその他方入力に受けるためインバータ
として動作することになり、この結果、リングオシレー
タ２１が発振動作を行なう。このため、ノードＮＡの電
位Ｖ＾はＬ”レベルにあり、ＭＯ５ＦＥＴ１５はオフ状
態のままにあるため、半導体基板への電荷の注入は行な
われない。
一方、第２の基板バイアス電位発生回路２０においては
、リングオシレータ２１が発振動作を行なうため、ノー
ドＮ、の電位Ｖａは前述の先行技術の場合と同様に発振
し、基板バイアス電位発生回路２０はその大きなバイア
ス能力により半導体基板電位を急速に所定のレベルにま
で低下させる。
、リングオシレータ２１が発振動作を行なうため、ノー
ドＮ、の電位Ｖａは前述の先行技術の場合と同様に発振
し、基板バイアス電位発生回路２０はその大きなバイア
ス能力により半導体基板電位を急速に所定のレベルにま
で低下させる。
この第２の基板バイアス電位発生回路２０からの電荷供
給により、半導体基板電位が所定レベルに達すると、基
板電位検出回路２８′は今度はＬ’ レベルの信号を出
力する。この′Ｌ２レベルの信号Ｎｏに応答してリング
オシレータ１１′が発振動作を開始し、一方リングオシ
レータ２１は発振動作を停止する。この結果、第１の基
板バイアス電位発生回路１０が活性化され、そのバイア
ス能力に応じて半導体基板へ電荷を注入し、半導体基板
電位を所定のバイアスレベルに保持する。
給により、半導体基板電位が所定レベルに達すると、基
板電位検出回路２８′は今度はＬ’ レベルの信号を出
力する。この′Ｌ２レベルの信号Ｎｏに応答してリング
オシレータ１１′が発振動作を開始し、一方リングオシ
レータ２１は発振動作を停止する。この結果、第１の基
板バイアス電位発生回路１０が活性化され、そのバイア
ス能力に応じて半導体基板へ電荷を注入し、半導体基板
電位を所定のバイアスレベルに保持する。
上述のように、半導体記憶装置の非選択および選択状態
ならびに動作状態にかかわらず、半導体基板の電位に応
じて基板バイアス能力の高い発生回路と低い発生回路２
つの基板バイアス電位発生回路のうち常にどちらか一方
のみを選択的に動作させるように構成すれば、消費電力
を従来の構成に比べてより低減することが可能となる。
ならびに動作状態にかかわらず、半導体基板の電位に応
じて基板バイアス能力の高い発生回路と低い発生回路２
つの基板バイアス電位発生回路のうち常にどちらか一方
のみを選択的に動作させるように構成すれば、消費電力
を従来の構成に比べてより低減することが可能となる。
この場合、基板電位検出回路２８′が、高入力インピー
ダンスを有するような入力部を介して半導体基板に結合
されて基板電位を検出する構成の場合、この基板電位検
出回路２８′が半導体基板電位に悪影響を及ぼすことが
なく、基板電位変動の原因となることはないため、正確
に半導体基板電位検出に応答して２つの基板バイアス電
位発生回路のうちどちらか一方のみを選択的にかつ択一
的に動作させることが可能となり、不必要にバイアス能
力の大きな基板バイアス電位発生回路を動作させるよう
なことがなくなる。
ダンスを有するような入力部を介して半導体基板に結合
されて基板電位を検出する構成の場合、この基板電位検
出回路２８′が半導体基板電位に悪影響を及ぼすことが
なく、基板電位変動の原因となることはないため、正確
に半導体基板電位検出に応答して２つの基板バイアス電
位発生回路のうちどちらか一方のみを選択的にかつ択一
的に動作させることが可能となり、不必要にバイアス能
力の大きな基板バイアス電位発生回路を動作させるよう
なことがなくなる。
第４図は他の実施可能な基板バイアス電位発生回路の概
略的構成を示す図である。この第４図に示される構成に
おいては、リングオシレータ５１１を基板バイアス電位
発生回路（厳密にはクロック信号の整流回路）１０’
、２０’ に対して共通に設け、このリングオシレータ
５１１出力を切換回路６００によりいずれか一方のバイ
アス電位発生回路１０’ 、２０’へ印加する構成がと
られる。
略的構成を示す図である。この第４図に示される構成に
おいては、リングオシレータ５１１を基板バイアス電位
発生回路（厳密にはクロック信号の整流回路）１０’
、２０’ に対して共通に設け、このリングオシレータ
５１１出力を切換回路６００によりいずれか一方のバイ
アス電位発生回路１０’ 、２０’へ印加する構成がと
られる。
すなわち、切換回路６００は、基板電位検出回路２８′
からの基板電位検出結果を示す信号φ０に応答してリン
グオシレータ５１１からの発振信号φｃＰを基板バイア
ス電位発生回路１０’、２０′のいずれか一方へ伝達す
る。この場合、基板バイアス電位発生回路１０’ 、２
０’のバイアス能力はリングオシレータ５１１の発振周
波数とそれぞれのチャージポンプ用キャパシタＣう、Ｃ
８の容量値により決定されるため、それぞれ適当な値を
設定することにより、１個のリングオンレータ５１１を
用いてバイアス能力の異なる２つの基板バイアス電位発
生回路を得ることができる。この構成の場合、発振信号
を出力するリングオシレータ５１１が１個設けるだけで
よいため、基板バイアス電位発生回路１００の構成が占
める面積を低減することができ、結果として半導体記憶
装置のサイズを小さくすることができる。なお第４図の
構成においてダイオード接続されたｎチャネルＭＯＳＦ
ＥＴＱ＋ ｈ 、０２Ｍ 、Ｑ＋ ｓ 、Ｑ２ ｓはそ
れぞれ前述の第２図に示されるクランプ用トランジスタ
と同一の機能を行なう。
からの基板電位検出結果を示す信号φ０に応答してリン
グオシレータ５１１からの発振信号φｃＰを基板バイア
ス電位発生回路１０’、２０′のいずれか一方へ伝達す
る。この場合、基板バイアス電位発生回路１０’ 、２
０’のバイアス能力はリングオシレータ５１１の発振周
波数とそれぞれのチャージポンプ用キャパシタＣう、Ｃ
８の容量値により決定されるため、それぞれ適当な値を
設定することにより、１個のリングオンレータ５１１を
用いてバイアス能力の異なる２つの基板バイアス電位発
生回路を得ることができる。この構成の場合、発振信号
を出力するリングオシレータ５１１が１個設けるだけで
よいため、基板バイアス電位発生回路１００の構成が占
める面積を低減することができ、結果として半導体記憶
装置のサイズを小さくすることができる。なお第４図の
構成においてダイオード接続されたｎチャネルＭＯＳＦ
ＥＴＱ＋ ｈ 、０２Ｍ 、Ｑ＋ ｓ 、Ｑ２ ｓはそ
れぞれ前述の第２図に示されるクランプ用トランジスタ
と同一の機能を行なう。
第５図は第４図に示す切換回路６００の具体的構成の一
例を示す図である。第５図を参照して、切換回路６００
は、リングオシレータからの発振信号φｃＰと基板電位
検出回路２８′からの検出信号φ０を受けるＡＮＤＮＯ
ゲートＮ１発振信号φｃＰと検出信号φ。とを受けるＮ
ＯＲゲートＮ１とを備える。ＡＮＤゲートＡＤＩ出力が
、バイアス能力の大きなバイアス電位発生回路２０′へ
発振信号φｃＦｒ＋とじて与えられる。ＮＯＲゲートＮ
１出力がバイアス能力の小さな第１のバイアス電位発生
回路１０′への発振信号φＣＰＳとして与えられる。
例を示す図である。第５図を参照して、切換回路６００
は、リングオシレータからの発振信号φｃＰと基板電位
検出回路２８′からの検出信号φ０を受けるＡＮＤＮＯ
ゲートＮ１発振信号φｃＰと検出信号φ。とを受けるＮ
ＯＲゲートＮ１とを備える。ＡＮＤゲートＡＤＩ出力が
、バイアス能力の大きなバイアス電位発生回路２０′へ
発振信号φｃＦｒ＋とじて与えられる。ＮＯＲゲートＮ
１出力がバイアス能力の小さな第１のバイアス電位発生
回路１０′への発振信号φＣＰＳとして与えられる。
第６図は第５図に示す切換回路６００の動作を示す信号
波形図である。以下、第４図ないし第６図を参照して切
換回路６００の動作について説明する。基板電位検出回
路２８′の検出信号φ。が“Ｈ″レベル場合、すなわち
半導体基板電位が所定のレベルに達していない場合にお
いては、ＡＮＤゲートＡＤＩは発振信号φ（Ｐをそのま
ま通過させる。一方、ＮＯＲゲートＮ１出力は発振信号
φ（Ｐのレベルにかかわりなく “Ｌ”レベルのままで
ある。したがって、検出信号φ。が“Ｈ″レベル場合に
は、バイアス能力の大きな第２の基板バイアス電位発生
回路２０′のキャパシタＣ門へ発振信号φｃＰわが与え
られ、これにより半導体基板電位が高速で所定レベルに
まで低下させられる。
波形図である。以下、第４図ないし第６図を参照して切
換回路６００の動作について説明する。基板電位検出回
路２８′の検出信号φ。が“Ｈ″レベル場合、すなわち
半導体基板電位が所定のレベルに達していない場合にお
いては、ＡＮＤゲートＡＤＩは発振信号φ（Ｐをそのま
ま通過させる。一方、ＮＯＲゲートＮ１出力は発振信号
φ（Ｐのレベルにかかわりなく “Ｌ”レベルのままで
ある。したがって、検出信号φ。が“Ｈ″レベル場合に
は、バイアス能力の大きな第２の基板バイアス電位発生
回路２０′のキャパシタＣ門へ発振信号φｃＰわが与え
られ、これにより半導体基板電位が高速で所定レベルに
まで低下させられる。
一方、半導体基板の電位が所定レベルに達し、基板電位
検出回路２８′からの検出信号φＤが“Ｌ”レベルにな
ると、ＡＮＤゲートＡＤＺ出力は“Ｌ２レベルとなり、
一方ＮＯＲゲートＬ１はインバータとして動作する。し
たがって、発振信号φａｒｒ、は“Ｌ“レベル固定とな
り、発振信号φａｒｔはリングオシレータ５１１からの
発振信号φ（Ｆを反転させた発振信号となる。この結果
、バイアス能力の小さな第１の基板バイアス電位発生回
路１０′が動作し、その容ＪｉＣｓのチャージポンプ作
用により半導体基板電位を所定電位に保持する。
検出回路２８′からの検出信号φＤが“Ｌ”レベルにな
ると、ＡＮＤゲートＡＤＺ出力は“Ｌ２レベルとなり、
一方ＮＯＲゲートＬ１はインバータとして動作する。し
たがって、発振信号φａｒｒ、は“Ｌ“レベル固定とな
り、発振信号φａｒｔはリングオシレータ５１１からの
発振信号φ（Ｆを反転させた発振信号となる。この結果
、バイアス能力の小さな第１の基板バイアス電位発生回
路１０′が動作し、その容ＪｉＣｓのチャージポンプ作
用により半導体基板電位を所定電位に保持する。
第７図はこの発明の他の実施可能な基板バイアス電位発
生回路の構成を示す図である。第７図の構成においては
、所定のレベルの基準電位を発生する基準電位発生回路
７２０と、基板電位検出回路７３０出力とを比較する比
較回路７４０と、比較回路７４０出力に応答してリング
オシレータ５１１からの発振信号φ（Ｆを基板バイアス
電位発生回路１０’ 、２０’のいずれかへ伝達する切
換回路７１０が設けられる。バイアス電位発生回路を選
択する制御回路７００において基準電位発生回路７２０
を設けたのは以下の理由による。半導体記憶装置の電源
投入時には急速に半導体基板電位を所定のレベルにまで
低下させる必要がある。
生回路の構成を示す図である。第７図の構成においては
、所定のレベルの基準電位を発生する基準電位発生回路
７２０と、基板電位検出回路７３０出力とを比較する比
較回路７４０と、比較回路７４０出力に応答してリング
オシレータ５１１からの発振信号φ（Ｆを基板バイアス
電位発生回路１０’ 、２０’のいずれかへ伝達する切
換回路７１０が設けられる。バイアス電位発生回路を選
択する制御回路７００において基準電位発生回路７２０
を設けたのは以下の理由による。半導体記憶装置の電源
投入時には急速に半導体基板電位を所定のレベルにまで
低下させる必要がある。
しかしながら、たとえば基板電位検出回路７３０として
単純に第２１図に示すような検出回路に類似するＭＯＳ
ＦＥＴのしきい値電位を利用する構成を用いた場合、そ
の出力電位（検出出力信号）のレベルが電源電位の立上
がりよりもかなり遅れて′Ｈ２レベルに到達することが
考えられる。このような場合においては、バイアス能力
の低い基板バイアス電位発生回路のみが動作することに
なるため、基板電位を所定電位に急速に低下させるのが
困難となることが考えられる。したがって、第７図に示
すように、半導体記憶装置への電源投入時などの場合に
急速に所定の電位レベルに到達する内部基準電位発生回
路７２０（詳細については後述）を設け、この基準電位
発生回路７２０出力と基板電位検出回路７３０出力とを
比較することにより、バイアス能力の大きな第２の基板
バイアス電位発生回路を動作させ、半導体基板電位を急
速に所定電位レベルにまで到達させることができる。
単純に第２１図に示すような検出回路に類似するＭＯＳ
ＦＥＴのしきい値電位を利用する構成を用いた場合、そ
の出力電位（検出出力信号）のレベルが電源電位の立上
がりよりもかなり遅れて′Ｈ２レベルに到達することが
考えられる。このような場合においては、バイアス能力
の低い基板バイアス電位発生回路のみが動作することに
なるため、基板電位を所定電位に急速に低下させるのが
困難となることが考えられる。したがって、第７図に示
すように、半導体記憶装置への電源投入時などの場合に
急速に所定の電位レベルに到達する内部基準電位発生回
路７２０（詳細については後述）を設け、この基準電位
発生回路７２０出力と基板電位検出回路７３０出力とを
比較することにより、バイアス能力の大きな第２の基板
バイアス電位発生回路を動作させ、半導体基板電位を急
速に所定電位レベルにまで到達させることができる。
第８図は第７図に示される選択制御回路７００の具体的
構成の一例を示す図である。ｍ８図を参照して選択制御
回路７００は、電源投入後、基板電位に比べて急速に所
定レベルに達する基準電位を発生する基準電位発生回路
７２０と、基準電位発生回路の出力電位Ｖ「を検出する
ｐチャネルＭＯ５ＦＥＴＱＩＩと、基板電位ＶＢＢを検
出するｐチャネルＭＯＳＦＥＴＱ１２と、このＭＯＳＦ
ＥＴＱＩＩ、Ｑ１２の検出出力に応答して一方の基板バ
イアス電位発生回路を不活性化し、他方の基板バイアス
電位発生回路を活性化する信号を発生するトランジスタ
ＭＯ８ＦＥＴＱ１７．Ｑ１８゜Ｑ１９およびＱ２０を含
む。トランジスタＱ１７〜Ｑ２０はＣＭＯＳフリップフ
ロップ型差動増幅器を構成し、出力ノードＰｉ、Ｐ２に
検出用ＭＯ５ＦＥＴＱＩＩ、Ｑ１２出力に応じた信号を
発生する。出力ノードＰＩ、Ｐ２からそれぞれバイアス
能力の小さな第１の基板バイアス電位発生回路およびバ
イアス能力の大きな第２の基板バイアス電位発生回路２
０へ印加される発振信号φ、Ｐ、。
構成の一例を示す図である。ｍ８図を参照して選択制御
回路７００は、電源投入後、基板電位に比べて急速に所
定レベルに達する基準電位を発生する基準電位発生回路
７２０と、基準電位発生回路の出力電位Ｖ「を検出する
ｐチャネルＭＯ５ＦＥＴＱＩＩと、基板電位ＶＢＢを検
出するｐチャネルＭＯＳＦＥＴＱ１２と、このＭＯＳＦ
ＥＴＱＩＩ、Ｑ１２の検出出力に応答して一方の基板バ
イアス電位発生回路を不活性化し、他方の基板バイアス
電位発生回路を活性化する信号を発生するトランジスタ
ＭＯ８ＦＥＴＱ１７．Ｑ１８゜Ｑ１９およびＱ２０を含
む。トランジスタＱ１７〜Ｑ２０はＣＭＯＳフリップフ
ロップ型差動増幅器を構成し、出力ノードＰｉ、Ｐ２に
検出用ＭＯ５ＦＥＴＱＩＩ、Ｑ１２出力に応じた信号を
発生する。出力ノードＰＩ、Ｐ２からそれぞれバイアス
能力の小さな第１の基板バイアス電位発生回路およびバ
イアス能力の大きな第２の基板バイアス電位発生回路２
０へ印加される発振信号φ、Ｐ、。
φｃＰ門が出力される。
検出用ＭＯ３ＦＥＴＱＩＩ、Ｑ１２と出力ノードＰｉ、
Ｐ２の間にはそれぞれｐチャネルＭＯ３ＦＥＴＱ１３．
Ｑ１４が設けられる。このＭＯ５ＦＥＴＱ１３．Ｑ１４
は、それぞれ検出用トランジスタＱｌｌ、Ｑ１２がオン
状態となったときに電源電位Ｖｃｃから出力ノードＰｉ
、Ｐ２へ貫通電流が流れるのを防止するためのカットオ
フトランジスタの機能をする。出力ノードＰＩ、Ｐ２を
それぞれ所定電位レベルにプリチャージするために、Ｍ
Ｏ８ＦＥＴＱ１７，０１８と並列にｐチャネルＭＯ８Ｆ
ＥＴＱ１５．Ｑ１６が設けられる。
Ｐ２の間にはそれぞれｐチャネルＭＯ３ＦＥＴＱ１３．
Ｑ１４が設けられる。このＭＯ５ＦＥＴＱ１３．Ｑ１４
は、それぞれ検出用トランジスタＱｌｌ、Ｑ１２がオン
状態となったときに電源電位Ｖｃｃから出力ノードＰｉ
、Ｐ２へ貫通電流が流れるのを防止するためのカットオ
フトランジスタの機能をする。出力ノードＰＩ、Ｐ２を
それぞれ所定電位レベルにプリチャージするために、Ｍ
Ｏ８ＦＥＴＱ１７，０１８と並列にｐチャネルＭＯ８Ｆ
ＥＴＱ１５．Ｑ１６が設けられる。
ＭＯ３ＦＥＴＱ１５．Ｑ１６のゲートへはリングオンレ
ータ５１１からの発振信号φ（Ｐが印加される。したが
って、ＭＯ３ＦＥＴＱ１５．Ｑ１６は、発振信号φ。Ｐ
が“Ｌ”レベルとなったときにオン状態となり、ノード
Ｐｉ、Ｐ２をそれぞれ電源電位Ｖｃｃレベルにプリチャ
ージする。フリップフロップ型の差動増幅器（ＭＯ３Ｆ
ＥＴＱＩ７〜Ｑ２０で構成される回路）を活性状態とす
るために、ｎチャネルＭＯ３ＦＥＴＱ１９．Ｑ２０の一
方導通端子（ソース）には、インバータＩ２０を介して
発振信号φＣＰが印加される。
ータ５１１からの発振信号φ（Ｐが印加される。したが
って、ＭＯ３ＦＥＴＱ１５．Ｑ１６は、発振信号φ。Ｐ
が“Ｌ”レベルとなったときにオン状態となり、ノード
Ｐｉ、Ｐ２をそれぞれ電源電位Ｖｃｃレベルにプリチャ
ージする。フリップフロップ型の差動増幅器（ＭＯ３Ｆ
ＥＴＱＩ７〜Ｑ２０で構成される回路）を活性状態とす
るために、ｎチャネルＭＯ３ＦＥＴＱ１９．Ｑ２０の一
方導通端子（ソース）には、インバータＩ２０を介して
発振信号φＣＰが印加される。
さらに、カットオフトランジスタとして機能するＭＯ５
ＦＥＴＱ１３．Ｑ１４のゲートへは内部制御信号φｃＰ
′が印加される。この内部制御信号φ 、／ はリング
オシレータ５１１がらの発振信号φｃＰをインバータ１
２０，１２１を通すことにより生成される。
ＦＥＴＱ１３．Ｑ１４のゲートへは内部制御信号φｃＰ
′が印加される。この内部制御信号φ 、／ はリング
オシレータ５１１がらの発振信号φｃＰをインバータ１
２０，１２１を通すことにより生成される。
基準電位Ｖｒを生成する基準電位発生回路７２０は第９
図に示すような構成を有する。第９図を参照して、基準
電位発生回路７２０は、チャージポンプ用キャパシタＣ
ＩＯと、キャパシタＣＩＯのチャージポンプ動作と協働
してノードＮ１０？Ｉｔ位をそれぞれ所定の電位にクラ
ンプするｐチャネルＭＯｓＦＥＴＱ３０．Ｑ３１と、寄
生容量ｃ１２とを有する。ｐチ＋ネルＭＯ５ＦＥＴＱ３
０は、ノードＮＩＯと接地電位との間に設けられ、ノー
ドＮ１０ｍ位をそのしきい値電圧レベルにクランプする
。ｐチャネルＭＯ３ＦＥＴＱ３１はノードＮＩＯと出力
ノードＮｉｌとの間に設けられ、ノードＮ１０ｍ位をそ
のしきい値電圧と基準電位■ｒとで決定される値にクラ
ンプする。ｐチャネルＭＯＳＦＥＴＱ３０．Ｑ３１は共
にダイオード接続されている。この基準電位発生回路７
２０は、その構成要素がキャパシタとｐチャネルＭＯ３
ＦＥＴであるため、第１０図に示すように、ｐ型半導体
基板１５０の表面に形成されたｎ型ウェル領域１６０内
に形成される。寄生容ｆｆ１ｃ１２は、その回路素子と
ｎ型ウェル１６０との間の接合容量およびｐ型頭域１７
０とｎ型ウェル領域１６０との間に形成される接合容量
などを含む。
図に示すような構成を有する。第９図を参照して、基準
電位発生回路７２０は、チャージポンプ用キャパシタＣ
ＩＯと、キャパシタＣＩＯのチャージポンプ動作と協働
してノードＮ１０？Ｉｔ位をそれぞれ所定の電位にクラ
ンプするｐチャネルＭＯｓＦＥＴＱ３０．Ｑ３１と、寄
生容量ｃ１２とを有する。ｐチ＋ネルＭＯ５ＦＥＴＱ３
０は、ノードＮＩＯと接地電位との間に設けられ、ノー
ドＮ１０ｍ位をそのしきい値電圧レベルにクランプする
。ｐチャネルＭＯ３ＦＥＴＱ３１はノードＮＩＯと出力
ノードＮｉｌとの間に設けられ、ノードＮ１０ｍ位をそ
のしきい値電圧と基準電位■ｒとで決定される値にクラ
ンプする。ｐチャネルＭＯＳＦＥＴＱ３０．Ｑ３１は共
にダイオード接続されている。この基準電位発生回路７
２０は、その構成要素がキャパシタとｐチャネルＭＯ３
ＦＥＴであるため、第１０図に示すように、ｐ型半導体
基板１５０の表面に形成されたｎ型ウェル領域１６０内
に形成される。寄生容ｆｆ１ｃ１２は、その回路素子と
ｎ型ウェル１６０との間の接合容量およびｐ型頭域１７
０とｎ型ウェル領域１６０との間に形成される接合容量
などを含む。
基準電位発生回路７２０からの出力Ｖｒは、ｎ型ウェル
１６０内に形成されたｐ＋型不純物領域１７０へ印加さ
れ、このｐ＋型不純物領域１７０を電ｉ電位投入に応じ
て所定レベルにバイアスする。この基準電位Ｖ「は半導
体基板１５０へ印加される基板バイアス電位ＶＢＢと同
様負極性を有している。この基準電位発生回路７２０の
動作させるための信号φ（−Ｐはインバータ１２０を介
して印加される。
１６０内に形成されたｐ＋型不純物領域１７０へ印加さ
れ、このｐ＋型不純物領域１７０を電ｉ電位投入に応じ
て所定レベルにバイアスする。この基準電位Ｖ「は半導
体基板１５０へ印加される基板バイアス電位ＶＢＢと同
様負極性を有している。この基準電位発生回路７２０の
動作させるための信号φ（−Ｐはインバータ１２０を介
して印加される。
第１１図は第８図に示される基板バイアス電位発生回路
の動作を示す信号波形図である。以下、第８図ないし第
１１図を参照してこの発明の実施例である基板バイアス
電位発生回路の動作について説明する。
の動作を示す信号波形図である。以下、第８図ないし第
１１図を参照してこの発明の実施例である基板バイアス
電位発生回路の動作について説明する。
まず半導体記憶装置への電源投入時などの初期状態にお
いては、基準電位Ｖ「および基板バイアス電位Ｖ［１８
は共に接地電位レベルのＯＶである。
いては、基準電位Ｖ「および基板バイアス電位Ｖ［１８
は共に接地電位レベルのＯＶである。
しかしながら、この電源投入に応じて、第７図に示すリ
ングオシレータ５１１が発振動作を開始すると、基準電
位発生回路７２０の出力である基準電位Ｖｒは急速に所
定レベル−■、へ到達する。
ングオシレータ５１１が発振動作を開始すると、基準電
位発生回路７２０の出力である基準電位Ｖｒは急速に所
定レベル−■、へ到達する。
しかじから一方、半導体基板１５０へ印加される基板バ
イアス電位Ｖ５［１は基準電位Ｖ「の立下がりに比べて
緩やかに所定のバイアスレベルに到達する。この基準電
位Ｖｒと基板バイアス電位ＶａＢとの電位低下における
時間差は以下の理由により生じる。すなわち、基準電位
発生回路７２０はｎ型ウェル領域１６０内に形成されて
おり、その基準電位Ｖｒを生成するためにはｎ型ウェル
領域１６０内に形成された小容積のｐ＋型不純物領域１
７０の電位を低下させればよいため、高速で所定のバイ
アス電位−Ｖ、に達することができる。
イアス電位Ｖ５［１は基準電位Ｖ「の立下がりに比べて
緩やかに所定のバイアスレベルに到達する。この基準電
位Ｖｒと基板バイアス電位ＶａＢとの電位低下における
時間差は以下の理由により生じる。すなわち、基準電位
発生回路７２０はｎ型ウェル領域１６０内に形成されて
おり、その基準電位Ｖｒを生成するためにはｎ型ウェル
領域１６０内に形成された小容積のｐ＋型不純物領域１
７０の電位を低下させればよいため、高速で所定のバイ
アス電位−Ｖ、に達することができる。
一方、半導体基板１５０を所定の電位にまで低下させる
ためには、この半導体基板１５０全体の電位を低下させ
る必要がある。ｐ＋型不純物領域１７０と半導体基板１
５０との容量比（約数千倍）から考えても半導体基板１
５０を電位を低下させるには比較的長い時間（約数百マ
イクロ秒）を要する。したがって、基準電位Ｖｒが基板
バイアス電位Ｖａ［１よりも絶対値的に値が大きい場合
の初期状態においては、検出用のＭＯ３ＦＥＴＱＩＩ。
ためには、この半導体基板１５０全体の電位を低下させ
る必要がある。ｐ＋型不純物領域１７０と半導体基板１
５０との容量比（約数千倍）から考えても半導体基板１
５０を電位を低下させるには比較的長い時間（約数百マ
イクロ秒）を要する。したがって、基準電位Ｖｒが基板
バイアス電位Ｖａ［１よりも絶対値的に値が大きい場合
の初期状態においては、検出用のＭＯ３ＦＥＴＱＩＩ。
Ｑ１２において、ＭＯ３ＦＥＴＱＩＩのインピーダンス
がＭＯＳＦＥＴＱ１２のインピーダンスより小さくなる
。発振信号φＣＰが“Ｌ”レベルとなると、プリチャー
ジ用ＭＯ５ＦＥＴＱ１５．Ｑ１６がオン状態となり、出
力ノードＰＩ、Ｐ２が電源電位Ｖｃｃレベルの“Ｈ”レ
ベルにプリチャージされる。このとき、インバータＩ２
０からの出力信号φＣＦは“Ｈ″レベルあるため、ＭＯ
８ＦＥＴＱ１７〜Ｑ２０からなるフリップフロップ型差
動増幅器は動作しない。
がＭＯＳＦＥＴＱ１２のインピーダンスより小さくなる
。発振信号φＣＰが“Ｌ”レベルとなると、プリチャー
ジ用ＭＯ５ＦＥＴＱ１５．Ｑ１６がオン状態となり、出
力ノードＰＩ、Ｐ２が電源電位Ｖｃｃレベルの“Ｈ”レ
ベルにプリチャージされる。このとき、インバータＩ２
０からの出力信号φＣＦは“Ｈ″レベルあるため、ＭＯ
８ＦＥＴＱ１７〜Ｑ２０からなるフリップフロップ型差
動増幅器は動作しない。
次に発振信号φ（Ｐが“Ｈ゛レベルなると、プリチャー
ジ用トランジスタＱ１５．Ｑ１６がオフ状態となり、ノ
ードＰＩ、、Ｐ２のプリチャージ動作を停止する。この
とき、カットオフ用のＭＯＳＦＥＴＱ１３．Ｑ１４へは
発振信号φ。Ｐがインバータ１２０，１２１を介して伝
達されるため、信号φ 、／は発振信号φｃＰに対して
この２段のインバータ１２０，１２１が有する遅延時間
分遅延されて伝達される。したがって、ＭＯＳＦＥＴＱ
１３．Ｑ１４のオフ状態への移行は、プリチャージ用ト
ランジスタＭＯ３ＦＥＴＱ１５．Ｑ１６のオフ状態への
移行よりもこの遅延時間分だけ遅れて行なわれる。この
状態で、インバータＩ２０出力信号φＣＦが“Ｌ″レベ
ルなると、この状態では、カットオフ用ＭＯ３ＦＥＴＱ
１３．Ｑ１４はまだオン状態にあるため、ノードＰｉ、
Ｐ２間に電位差が生じ、ＭＯＳＦＥＴＱ１７〜Ｑ２０か
らなるフリップフロップ型差動増幅器が動作し、出力ノ
ードＰ１の電位レベルは′Ｈｍレベル、出力ノードＰ２
の出力レベルがＬ”レベルとなる。次に発振信号φ（ｒ
が“Ｌ”レベルに立下がると、出力ノードＰｉ、Ｐ２は
前述の動作と同様にして所定の電源電位レベルにまでプ
リチャージされる。この動作が繰返されると、発振信号
φ。
ジ用トランジスタＱ１５．Ｑ１６がオフ状態となり、ノ
ードＰＩ、、Ｐ２のプリチャージ動作を停止する。この
とき、カットオフ用のＭＯＳＦＥＴＱ１３．Ｑ１４へは
発振信号φ。Ｐがインバータ１２０，１２１を介して伝
達されるため、信号φ 、／は発振信号φｃＰに対して
この２段のインバータ１２０，１２１が有する遅延時間
分遅延されて伝達される。したがって、ＭＯＳＦＥＴＱ
１３．Ｑ１４のオフ状態への移行は、プリチャージ用ト
ランジスタＭＯ３ＦＥＴＱ１５．Ｑ１６のオフ状態への
移行よりもこの遅延時間分だけ遅れて行なわれる。この
状態で、インバータＩ２０出力信号φＣＦが“Ｌ″レベ
ルなると、この状態では、カットオフ用ＭＯ３ＦＥＴＱ
１３．Ｑ１４はまだオン状態にあるため、ノードＰｉ、
Ｐ２間に電位差が生じ、ＭＯＳＦＥＴＱ１７〜Ｑ２０か
らなるフリップフロップ型差動増幅器が動作し、出力ノ
ードＰ１の電位レベルは′Ｈｍレベル、出力ノードＰ２
の出力レベルがＬ”レベルとなる。次に発振信号φ（ｒ
が“Ｌ”レベルに立下がると、出力ノードＰｉ、Ｐ２は
前述の動作と同様にして所定の電源電位レベルにまでプ
リチャージされる。この動作が繰返されると、発振信号
φ。
Ｐに応答して、基準電位Ｖｒが基板バイアス電位Ｖａ［
１よりも絶対値的に大きい場合には、出力ノードＰ１か
らの出力信号φＣＦＳは“Ｈ″レベル出力ノードＰ２か
らの出力信号φＣＦＭは発振信号φＣＦに対応する発振
信号となる。これにより、第７図に示す第１の基板バイ
アス電位発生回路１０′は動作せず、一方バイアス能力
の大きな第２の基板バイアス電位発生回路２０′が動作
することになり、高速で半導体基板１５０を所定の電位
レベルにまで低下させる。
１よりも絶対値的に大きい場合には、出力ノードＰ１か
らの出力信号φＣＦＳは“Ｈ″レベル出力ノードＰ２か
らの出力信号φＣＦＭは発振信号φＣＦに対応する発振
信号となる。これにより、第７図に示す第１の基板バイ
アス電位発生回路１０′は動作せず、一方バイアス能力
の大きな第２の基板バイアス電位発生回路２０′が動作
することになり、高速で半導体基板１５０を所定の電位
レベルにまで低下させる。
なお、第１１図に示す波形図においては、図面を簡略化
するために信号φｅＦ と信号φｃＰ′とは同相の波形
であるように示しているが、実際にはこの信号φ 、／
はインバータ１２０，１２１が有する遅延時間分だけ
信号φＣＦに対して遅延して変化する。
するために信号φｅＦ と信号φｃＰ′とは同相の波形
であるように示しているが、実際にはこの信号φ 、／
はインバータ１２０，１２１が有する遅延時間分だけ
信号φＣＦに対して遅延して変化する。
バイアス能力の大きな第２の基板バイアス電位発生回路
２０′の動作により半導体基板１５０の電位が基準電位
Ｖｒよりも絶対値的に大きくなると、今度は上述の動作
と逆に、信号φＣＰ５が発振信号φ、Ｐに対応する発振
信号となり、−力信号φｃＰ１．ｌはＨ”レベル固定の
信号となる。この結果、半導体基板バイアス電位が所定
の基準電位−Ｖ、（−Ｖｒ）よりも絶対値的に大きくな
ると、バイアス能力の小さな第１の基板バイアス電位発
生回路１０′のみが動作することになる。上述の構成に
より、電源電位が十分に立上がった後のみならず電源投
入直後でも基板バイアス電位発生回路を半導体基板電位
に応じていずれか一方のみをそのバイアス能力に応じて
動作させることができ、低消費電力化を図ることができ
る。
２０′の動作により半導体基板１５０の電位が基準電位
Ｖｒよりも絶対値的に大きくなると、今度は上述の動作
と逆に、信号φＣＰ５が発振信号φ、Ｐに対応する発振
信号となり、−力信号φｃＰ１．ｌはＨ”レベル固定の
信号となる。この結果、半導体基板バイアス電位が所定
の基準電位−Ｖ、（−Ｖｒ）よりも絶対値的に大きくな
ると、バイアス能力の小さな第１の基板バイアス電位発
生回路１０′のみが動作することになる。上述の構成に
より、電源電位が十分に立上がった後のみならず電源投
入直後でも基板バイアス電位発生回路を半導体基板電位
に応じていずれか一方のみをそのバイアス能力に応じて
動作させることができ、低消費電力化を図ることができ
る。
また、上述の構成においては、半導体基板電位Ｖ［１１
１を検出する構成として、ＭＯ３ＦＥＴＱＩ２のゲート
電極を半導体基板に結合させる構成としているため、基
板電位検出回路としては高入力インピーダンスを有する
入力部を介して基板電位を検出することになる。このた
め、基板電位検出回路自体が基板リーク電流を生じさせ
るなどの半導体基板電位に悪影響を及ぼすことがなく、
正確に半導体基板電位を対することができ、半導体基板
電位に応じて正確にいずれか一方の基板バイアス電位発
生回路のみを動作させることができる。
１を検出する構成として、ＭＯ３ＦＥＴＱＩ２のゲート
電極を半導体基板に結合させる構成としているため、基
板電位検出回路としては高入力インピーダンスを有する
入力部を介して基板電位を検出することになる。このた
め、基板電位検出回路自体が基板リーク電流を生じさせ
るなどの半導体基板電位に悪影響を及ぼすことがなく、
正確に半導体基板電位を対することができ、半導体基板
電位に応じて正確にいずれか一方の基板バイアス電位発
生回路のみを動作させることができる。
第１２図は、第７図に示す選択制御回路の他の構成例を
具体的に示す図である。第１２図において第８図に示す
構成と対応する部分には同一の参照番号が付されている
。
具体的に示す図である。第１２図において第８図に示す
構成と対応する部分には同一の参照番号が付されている
。
第１２図の構成においては、カットオフ用のＭＯ３ＦＥ
ＴＱ１３．Ｑ１４の動作制御をする制御信号φ 、／が
、第８図に示すインバータ１２１に代えてフリップフロ
ップ７５０により発生される。フリップフロップ７５０
は、インバータＩ２０からの信号φｃＰとバッファ回路
７６０からの信号φ。ｐｇ ｌ φ（Ｆｒ１″とを
受ける。バッファ回路７６０は、比較検出回路７００′
からの信号φ。 、／ およびφＣＰＳ′に応答してフ
リップフロップ７５０の動作制御用信号φｅＦＭ″およ
びφｃｒｓ′のみならず、基板バイアス電位発生回路１
０’ 、２０’の動作制御用信号φＣＦ ｎ ｒφＣＰ
Ｓを出力する。
ＴＱ１３．Ｑ１４の動作制御をする制御信号φ 、／が
、第８図に示すインバータ１２１に代えてフリップフロ
ップ７５０により発生される。フリップフロップ７５０
は、インバータＩ２０からの信号φｃＰとバッファ回路
７６０からの信号φ。ｐｇ ｌ φ（Ｆｒ１″とを
受ける。バッファ回路７６０は、比較検出回路７００′
からの信号φ。 、／ およびφＣＰＳ′に応答してフ
リップフロップ７５０の動作制御用信号φｅＦＭ″およ
びφｃｒｓ′のみならず、基板バイアス電位発生回路１
０’ 、２０’の動作制御用信号φＣＦ ｎ ｒφＣＰ
Ｓを出力する。
比較検出回路７００′は、第８図の選択制御回路と同様
の構成を有し、基Ｌ＄電位発生回路７２０からの基４ａ
電位Ｖｒと基板電位ＶＢ［１とを比較し、その比較結果
に応じた信号φＣＦＭ’およびφ。
の構成を有し、基Ｌ＄電位発生回路７２０からの基４ａ
電位Ｖｒと基板電位ＶＢ［１とを比較し、その比較結果
に応じた信号φＣＦＭ’およびφ。
、／を出力する。
フリップフロップ７５０の具体的構成の一例を第１３図
に示す。第１３図を参照して、フリップフロップ７５０
は２つのＮＯＲゲートＮ４０． Ｎ４１を含む。ＮＯＲ
ゲートＮ４０は、インバータ１２０からの信号φ（ｐと
ＮＯＲゲートＮ４１出力とを受ける。ＮＯＲゲートＮ４
１はバッファ回路７６０からの２つの制御信号φ。Ｐ＋
、１″およびφｃｐｓ′とＮＯＲゲートＮ４０出力とを
受ける。
に示す。第１３図を参照して、フリップフロップ７５０
は２つのＮＯＲゲートＮ４０． Ｎ４１を含む。ＮＯＲ
ゲートＮ４０は、インバータ１２０からの信号φ（ｐと
ＮＯＲゲートＮ４１出力とを受ける。ＮＯＲゲートＮ４
１はバッファ回路７６０からの２つの制御信号φ。Ｐ＋
、１″およびφｃｐｓ′とＮＯＲゲートＮ４０出力とを
受ける。
ＮＯＲゲートＮ４０からカットオフＭＯ５ＦＥＴＱ１３
およびＱ１４の動作を制御する信号φｅＦ′が出力され
る。このフリップフロップ７５０においては、信号φ（
ｒが“Ｈ°レベルの場合、その出力信号φ 、７ は“
Ｌ２レベルにリセットされる。
およびＱ１４の動作を制御する信号φｅＦ′が出力され
る。このフリップフロップ７５０においては、信号φ（
ｒが“Ｈ°レベルの場合、その出力信号φ 、７ は“
Ｌ２レベルにリセットされる。
第１４図は第１２図に示すバッファ回路７６０の具体的
構成の一例を示す図である。第１４図を参照して、バッ
ファ回路７６０はバイアス能力の大きな基板バイアス電
位発生回路２０′の動作を制御する信号φ（Ｐｒｌを出
力する経路と、バイアス能力の小さな第１の基板バイア
ス電位発生回路１０′の動作を制御する信号φＣＦＳを
出力する経路とを備える。信号φ（Ｐゎを出力する経路
は、比較検出回路７００′の出力ノードＰ２からの信号
φｃＰｒ１′を受ける２段の縦続接続されたインバータ
Ｉ４０，１４１を含む。インバータ１４０からフリップ
フロップ７５０の動作を制御するための信号φｃＦう′
が出力され、インバータ■４０から基板バイアス電位発
生回路２０′の動作を制御する信号φＣＰｈが出力され
る。
構成の一例を示す図である。第１４図を参照して、バッ
ファ回路７６０はバイアス能力の大きな基板バイアス電
位発生回路２０′の動作を制御する信号φ（Ｐｒｌを出
力する経路と、バイアス能力の小さな第１の基板バイア
ス電位発生回路１０′の動作を制御する信号φＣＦＳを
出力する経路とを備える。信号φ（Ｐゎを出力する経路
は、比較検出回路７００′の出力ノードＰ２からの信号
φｃＰｒ１′を受ける２段の縦続接続されたインバータ
Ｉ４０，１４１を含む。インバータ１４０からフリップ
フロップ７５０の動作を制御するための信号φｃＦう′
が出力され、インバータ■４０から基板バイアス電位発
生回路２０′の動作を制御する信号φＣＰｈが出力され
る。
信号φＣＰＳを出力する経路は、比較検出回路７００′
の出力ノードＰ１からの信号φ。Ｐ。
の出力ノードＰ１からの信号φ。Ｐ。
を受ける２段の縦続接続されたインバータ■５０゜１５
１を含む。インバータ１５０からフリップフロップ７５
０の動作を制御する信号φ。Ｐ、″が出力され、インバ
ータ１５１から基板バイアス電位発生回路１０′の動作
を制御する信号φｃｒｓが出力される。次に第１２図な
いし第１４図を参照してこの発明の他の実施例であるバ
イアス電位切換回路の動作について説明する。
１を含む。インバータ１５０からフリップフロップ７５
０の動作を制御する信号φ。Ｐ、″が出力され、インバ
ータ１５１から基板バイアス電位発生回路１０′の動作
を制御する信号φｃｒｓが出力される。次に第１２図な
いし第１４図を参照してこの発明の他の実施例であるバ
イアス電位切換回路の動作について説明する。
まずリングオシレータ５１１が発振動作をしている状態
で、インバータ１２０出力信号φｃＰが“Ｈ”レベルと
なった場合を考える。この場合、フリップフロップ７５
０はリセット状態となる。
で、インバータ１２０出力信号φｃＰが“Ｈ”レベルと
なった場合を考える。この場合、フリップフロップ７５
０はリセット状態となる。
すなわち、ＮＯＲゲートＮ４０の一方入力には“Ｈ“レ
ベルの信号が入力されるため、制御信号φｃＰｎ ＊
φＣＰＳ′の状態の如何にかかわらずＮＯＲゲート
Ｎ４０からは“Ｌ″レベル信号が出力される。これに応
答して力・ソトオフ用ＭＯ５ＦＥＴＱ１３．Ｑ１４は共
にオン状態となっている。出力ノードＰｉ、Ｐ２は“Ｈ
“レベルにプリチャージされる。
ベルの信号が入力されるため、制御信号φｃＰｎ ＊
φＣＰＳ′の状態の如何にかかわらずＮＯＲゲート
Ｎ４０からは“Ｌ″レベル信号が出力される。これに応
答して力・ソトオフ用ＭＯ５ＦＥＴＱ１３．Ｑ１４は共
にオン状態となっている。出力ノードＰｉ、Ｐ２は“Ｈ
“レベルにプリチャージされる。
次にインバータ１２０からの出力信号φＣＦが“Ｌ°レ
ベルに移行すると、ＭＯＳＦＥＴＱ１７〜Ｑ２０から構
成されるＣＭＯＳ構成のフリップフロップ型差動増幅器
が活性化され、基準電位発生回路７２０からの基準電位
■「と基板バイアス電位Ｖａ［１とを比較し始める。こ
の差動増幅器の活性化の前には、出力ノードＰＩ、Ｐ２
はそれぞれＭＯ８ＦＥＴＱ１５．Ｑ１６を介して所定の
“Ｈ″レベルプリチャージされているため、出力ノード
Ｐｉ、Ｐ２からの信号φ（Ｆ Ｉ’ｌ ’ ＋ φ。
ベルに移行すると、ＭＯＳＦＥＴＱ１７〜Ｑ２０から構
成されるＣＭＯＳ構成のフリップフロップ型差動増幅器
が活性化され、基準電位発生回路７２０からの基準電位
■「と基板バイアス電位Ｖａ［１とを比較し始める。こ
の差動増幅器の活性化の前には、出力ノードＰＩ、Ｐ２
はそれぞれＭＯ８ＦＥＴＱ１５．Ｑ１６を介して所定の
“Ｈ″レベルプリチャージされているため、出力ノード
Ｐｉ、Ｐ２からの信号φ（Ｆ Ｉ’ｌ ’ ＋ φ。
、Ｌ は共に“Ｈ″レベルなり、応じてバッファ回路７
６０からの出力信号φ。Ｆｉ 、 φ（Ｐ、′は共に
′Ｌ”レベルになる。したがって、このＣＭＯＳ構成の
フリップフロップ型差動増幅器の活性化の初期状態（基
準電位Ｖｒと基板バイアス電位Ｖ［１［１との電位差が
拡大されていない状態）においては、フリップフロップ
７５０はリセット状態のままであり、出力信号φｃＰ′
は“Ｌ″レベルままである。したがって、ＣＭＯＳ構成
のフリップフロップ型差動増幅器が活性化されてもまだ
カットオフ用ＭＯ３ＦＥＴＱ１３．Ｑ１４は共にオン状
態にある。
６０からの出力信号φ。Ｆｉ 、 φ（Ｐ、′は共に
′Ｌ”レベルになる。したがって、このＣＭＯＳ構成の
フリップフロップ型差動増幅器の活性化の初期状態（基
準電位Ｖｒと基板バイアス電位Ｖ［１［１との電位差が
拡大されていない状態）においては、フリップフロップ
７５０はリセット状態のままであり、出力信号φｃＰ′
は“Ｌ″レベルままである。したがって、ＣＭＯＳ構成
のフリップフロップ型差動増幅器が活性化されてもまだ
カットオフ用ＭＯ３ＦＥＴＱ１３．Ｑ１４は共にオン状
態にある。
次に、差動増幅器の動作により、ノードＰ１゜Ｐ２の電
位レベルが基準電位Ｖｒと基板バイアス電位Ｖａａとの
比較結果に応じて“Ｈ″レベル″Ｌ″レベルに確定する
と、バッファ回路７６０からの出力信号φ（Ｆｒ’ｌ
＋ φｃＦｓ′のいずれか一方が′Ｈルベルとなる
。この結果、フリップフロップ７５０がセットされ、出
力信号φ。Ｐ′が“Ｈ”レベルとなる。すなわち、ＮＯ
ＲゲートＮ４１の１つの人力が“Ｈ”レベルとなると、
応じてＮＯＲゲートＮ４１出力は“Ｌ” レベルとなる
。この結果、ＮＯＲゲートＮ４０は、その入力が共に“
Ｌ″レベルなるため、その出力信号φ。Ｐ′が“Ｈ″レ
ベルなる。この“Ｈ”レベルの信号φ 、Ｌ に応答し
て力・ントオフＭＯ３ＦＥＴＱ１３．Ｑ１４が共にオフ
状態となり、検出用ＭＯ３ＦＥＴＱＩＩ、Ｑ１２を介し
て電Ｒ？ｌＳ位ＶＣＣから出力ノードＰｉ、Ｐ２へ貫通
電流が流れる経路を遮断する。一方において、出力ノー
ドＰＩ、Ｐ２の電位レベルはバッファ回路７６０から制
御信号φｅＦｒｌ＋ φＣＰＳとして出力され、第１
および第２の基板バイアス電位発生回路１０２０′へ伝
達される。
位レベルが基準電位Ｖｒと基板バイアス電位Ｖａａとの
比較結果に応じて“Ｈ″レベル″Ｌ″レベルに確定する
と、バッファ回路７６０からの出力信号φ（Ｆｒ’ｌ
＋ φｃＦｓ′のいずれか一方が′Ｈルベルとなる
。この結果、フリップフロップ７５０がセットされ、出
力信号φ。Ｐ′が“Ｈ”レベルとなる。すなわち、ＮＯ
ＲゲートＮ４１の１つの人力が“Ｈ”レベルとなると、
応じてＮＯＲゲートＮ４１出力は“Ｌ” レベルとなる
。この結果、ＮＯＲゲートＮ４０は、その入力が共に“
Ｌ″レベルなるため、その出力信号φ。Ｐ′が“Ｈ″レ
ベルなる。この“Ｈ”レベルの信号φ 、Ｌ に応答し
て力・ントオフＭＯ３ＦＥＴＱ１３．Ｑ１４が共にオフ
状態となり、検出用ＭＯ３ＦＥＴＱＩＩ、Ｑ１２を介し
て電Ｒ？ｌＳ位ＶＣＣから出力ノードＰｉ、Ｐ２へ貫通
電流が流れる経路を遮断する。一方において、出力ノー
ドＰＩ、Ｐ２の電位レベルはバッファ回路７６０から制
御信号φｅＦｒｌ＋ φＣＰＳとして出力され、第１
および第２の基板バイアス電位発生回路１０２０′へ伝
達される。
次に再び発振信号φｃＰが“Ｌルベルに立下がり、イン
バータ１２０からの出力信号φｃＰが“Ｈ″レベルなる
と、フリップフロップ７５０がリセットされ、出力ノー
ドＰＩ、Ｐ２がそれぞれ電源電位レベルの“Ｈルーベル
にプリチャージされる。この動作の繰返しにより、一方
の基板バイアス電位発生回路のみが基板電位と基／＄電
位との差に応じて活性化される。
バータ１２０からの出力信号φｃＰが“Ｈ″レベルなる
と、フリップフロップ７５０がリセットされ、出力ノー
ドＰＩ、Ｐ２がそれぞれ電源電位レベルの“Ｈルーベル
にプリチャージされる。この動作の繰返しにより、一方
の基板バイアス電位発生回路のみが基板電位と基／＄電
位との差に応じて活性化される。
第８図に示す構成の場合、基準電位発生回路７２０から
の基ｆ１電位Ｖ「と基板バイアス電位ＶＦＳ６の値が非
常に接近した場合などにおいては、ＭＯＳＦＥＴＱ１７
〜Ｑ２０から構成されるＣＭＯＳフリップフロップタイ
プ差動増幅器の検出感度によっては、この基準電位Ｖｒ
と基板バイアス電位Ｖａａの差が検出されないうちにカ
ットオフＭＯ５ＦＥＴＱ１３．Ｑ１４がオフ状態となっ
てしまうことが考えられる。これは、このカットオフ用
ＭＯ５ＦＥＴＱ１３．Ｑ１４の動作制御が単にインバー
タ１２１，１２０の有する遅延時間により構成されてい
たため、差動増幅器における検出動作すなわち出力ノー
ドＰｉ、Ｐ２の出力レベルと無関係に所定のタイミング
でカットオフ用ＭＯ５ＦＥＴＱ１３．Ｑ１４がオフ状態
となるようにされているためである。このように基板電
位Ｖａ８と基、Ｉｎ位Ｖｒとの差が検出されないうちに
カットオフ用ＭＯ３ＦＥＴＱ１３．Ｑ１４がオフ状態と
なると、出力ノードＰｉ、Ｐ２の電位レベルが共に中間
レベルとなってしまい、発振信号φ。
の基ｆ１電位Ｖ「と基板バイアス電位ＶＦＳ６の値が非
常に接近した場合などにおいては、ＭＯＳＦＥＴＱ１７
〜Ｑ２０から構成されるＣＭＯＳフリップフロップタイ
プ差動増幅器の検出感度によっては、この基準電位Ｖｒ
と基板バイアス電位Ｖａａの差が検出されないうちにカ
ットオフＭＯ５ＦＥＴＱ１３．Ｑ１４がオフ状態となっ
てしまうことが考えられる。これは、このカットオフ用
ＭＯ５ＦＥＴＱ１３．Ｑ１４の動作制御が単にインバー
タ１２１，１２０の有する遅延時間により構成されてい
たため、差動増幅器における検出動作すなわち出力ノー
ドＰｉ、Ｐ２の出力レベルと無関係に所定のタイミング
でカットオフ用ＭＯ５ＦＥＴＱ１３．Ｑ１４がオフ状態
となるようにされているためである。このように基板電
位Ｖａ８と基、Ｉｎ位Ｖｒとの差が検出されないうちに
カットオフ用ＭＯ３ＦＥＴＱ１３．Ｑ１４がオフ状態と
なると、出力ノードＰｉ、Ｐ２の電位レベルが共に中間
レベルとなってしまい、発振信号φ。
Ｐが“Ｈ″レベル期間中ＣＭＯＳフリップフロップ型差
動増幅器を介して電源電位Ｖｃｃから接地電位レベルへ
貫通電流が流れ続けるおそれが生じる。しかしながら第
１２図に示すようにフリップフロップ７５０を遅延発生
用のインバータに代えて用いることにより、ＣＭＯＳフ
リップフロップ型差動増幅器が活性化され、出力ノード
Ｐ１゜Ｐ２の電位レベルが基準電位Ｖ「と基板バイアス
電位Ｖ８ａとの差を差動増幅したレベルに確立された後
にカットオフ用ＭＯ９ＦＥＴＱ１３．Ｑ１４をオフ状態
とすることができるため、出力ノードＰｉ、Ｐ２の電位
レベルが中間レベルとなる時間をごくわずかとすること
ができ、その間、ＣＭＯ８構成のフリップフロップ型差
動増幅器を流れる貫通電流が生じる期間を微小にするこ
とができ、より一層消費電流を低減することが可能とな
るとともに、確実に基準電位Ｖｒと基板バイアス電位Ｖ
［ｌ［ｌとの差を検出することができる。
動増幅器を介して電源電位Ｖｃｃから接地電位レベルへ
貫通電流が流れ続けるおそれが生じる。しかしながら第
１２図に示すようにフリップフロップ７５０を遅延発生
用のインバータに代えて用いることにより、ＣＭＯＳフ
リップフロップ型差動増幅器が活性化され、出力ノード
Ｐ１゜Ｐ２の電位レベルが基準電位Ｖ「と基板バイアス
電位Ｖ８ａとの差を差動増幅したレベルに確立された後
にカットオフ用ＭＯ９ＦＥＴＱ１３．Ｑ１４をオフ状態
とすることができるため、出力ノードＰｉ、Ｐ２の電位
レベルが中間レベルとなる時間をごくわずかとすること
ができ、その間、ＣＭＯ８構成のフリップフロップ型差
動増幅器を流れる貫通電流が生じる期間を微小にするこ
とができ、より一層消費電流を低減することが可能とな
るとともに、確実に基準電位Ｖｒと基板バイアス電位Ｖ
［ｌ［ｌとの差を検出することができる。
第１５図は基準電位発生回路の他の構成例を示す図であ
る。第１５図を参照して、基準電位発生回路７２０は、
発振信号φ（Ｐを受けるチャージポンプ用キャパシタＣ
１０と、ノードＮ１１位を基準電位Ｖ「と自身のしきい
値電圧Ｖｔとの差に応じた値にクランプするｐチャネル
ＭＯ５ＦＥＴＱ３１と、ノードＮ１０？ｌｉ位を接地電
位レベルにクランプするためのｐチャネルＭＯＳＦＥＴ
Ｑ３０と、ＭＯ３ＦＥＴＱ３０のクランプ動作を制御す
るためのキャパシタＣ５２およびｐチャネルＭＯ５ＦＥ
ＴＱ５２と、ＭＯ５ＦＥＴＱ３１の一方導通領域（不純
物領域）と半導体基板（この例ではｎ型ウェル領域）と
の間に形成される寄生容量ＣＩ２とを含む。ＭＯ８ＦＥ
ＴＱ３０のゲートには、発振信号φＣＰを受けるチャー
ジポンプ用キャパシタＣ５２が結合される。キャパシタ
Ｃ５２とＭＯ５ＦＥＴＱ３０とのゲートの接続点すなわ
ちノードＮ５と接地電位との間にはダイオード接続され
たｐチャネルＭＯ５ＦＥＴＱ５２が設けられる。
る。第１５図を参照して、基準電位発生回路７２０は、
発振信号φ（Ｐを受けるチャージポンプ用キャパシタＣ
１０と、ノードＮ１１位を基準電位Ｖ「と自身のしきい
値電圧Ｖｔとの差に応じた値にクランプするｐチャネル
ＭＯ５ＦＥＴＱ３１と、ノードＮ１０？ｌｉ位を接地電
位レベルにクランプするためのｐチャネルＭＯＳＦＥＴ
Ｑ３０と、ＭＯ３ＦＥＴＱ３０のクランプ動作を制御す
るためのキャパシタＣ５２およびｐチャネルＭＯ５ＦＥ
ＴＱ５２と、ＭＯ５ＦＥＴＱ３１の一方導通領域（不純
物領域）と半導体基板（この例ではｎ型ウェル領域）と
の間に形成される寄生容量ＣＩ２とを含む。ＭＯ８ＦＥ
ＴＱ３０のゲートには、発振信号φＣＰを受けるチャー
ジポンプ用キャパシタＣ５２が結合される。キャパシタ
Ｃ５２とＭＯ５ＦＥＴＱ３０とのゲートの接続点すなわ
ちノードＮ５と接地電位との間にはダイオード接続され
たｐチャネルＭＯ５ＦＥＴＱ５２が設けられる。
第９図に示す基準電位発生回路の構成においてはその発
生される基準電位Ｖ「の電位は−（Ｖｃｃ−Ｖｔ （
３１） Ｖｔ （３０））のレベルである。ここで
、Ｖｔ （３０）およびＶｔ（３１）はそれぞれＭＯ５
ＦＥＴＱ３０．Ｑ３１のしきい値電圧の絶対値である。
生される基準電位Ｖ「の電位は−（Ｖｃｃ−Ｖｔ （
３１） Ｖｔ （３０））のレベルである。ここで
、Ｖｔ （３０）およびＶｔ（３１）はそれぞれＭＯ５
ＦＥＴＱ３０．Ｑ３１のしきい値電圧の絶対値である。
したがって第１５図に示す構成においては、その基Ｑ電
位■「の到達電位はこの値より小さくすなわち絶対値的
に大きくすることはできない。しかしながら第９図に示
す構成においては基準電位Ｖｒの値をより低い電位に設
定することが可能となる。この第１５図に示す基準電位
発生回路の動作について以下に簡単に説明する。発振信
号φ。ｅが″Ｈ″レベルの場合、キャパシタＣ５２の容
量結合によりノードＮ５ｆｇ位は“Ｈ”レベルに立上が
ろうとするが、ＭＯＳＦＥＴＱ５２の機能により、この
ノードＮ５の電位は接地電位レベルのｌｖｔ （５２）
Ｉにクランプされる。次に発振信号φ（Ｐが“Ｌ“レベ
ルとなり、相補発振信号φ（ｒが“Ｈ”レベルに立上が
ると、ノードＮＩＯ電位が“Ｈ“レベルに立上がろうと
し、一方ノードＮ５の電位は負電位に低下する。このと
き、ノードＮ５の電位がＭＯ３ＦＥＴＱ３０のしきい値
電圧Ｖｔ （３０）よりも低い電位となるようにキャ
パシタＣ５２の容量およびＭＯ３ＦＥＴＱ５２のしきい
値電圧を設定しておけば、ＭＯ３ＦＥＴＱ３０は完全に
オン状態となり、ノードＮＩＯ電位レベルは接地電位レ
ベルにクランプされる。したがって次に相補発振信号φ
ｃＰが“Ｌ”レベルに立下がると、ノードＮＩＯ電位は
−（Ｖｒ−Ｖｔ （３１））のレベルとなる。
位■「の到達電位はこの値より小さくすなわち絶対値的
に大きくすることはできない。しかしながら第９図に示
す構成においては基準電位Ｖｒの値をより低い電位に設
定することが可能となる。この第１５図に示す基準電位
発生回路の動作について以下に簡単に説明する。発振信
号φ。ｅが″Ｈ″レベルの場合、キャパシタＣ５２の容
量結合によりノードＮ５ｆｇ位は“Ｈ”レベルに立上が
ろうとするが、ＭＯＳＦＥＴＱ５２の機能により、この
ノードＮ５の電位は接地電位レベルのｌｖｔ （５２）
Ｉにクランプされる。次に発振信号φ（Ｐが“Ｌ“レベ
ルとなり、相補発振信号φ（ｒが“Ｈ”レベルに立上が
ると、ノードＮＩＯ電位が“Ｈ“レベルに立上がろうと
し、一方ノードＮ５の電位は負電位に低下する。このと
き、ノードＮ５の電位がＭＯ３ＦＥＴＱ３０のしきい値
電圧Ｖｔ （３０）よりも低い電位となるようにキャ
パシタＣ５２の容量およびＭＯ３ＦＥＴＱ５２のしきい
値電圧を設定しておけば、ＭＯ３ＦＥＴＱ３０は完全に
オン状態となり、ノードＮＩＯ電位レベルは接地電位レ
ベルにクランプされる。したがって次に相補発振信号φ
ｃＰが“Ｌ”レベルに立下がると、ノードＮＩＯ電位は
−（Ｖｒ−Ｖｔ （３１））のレベルとなる。
このノードＮＩＯの電位低下の場合、相補信号φ（ｒが
“Ｌ”レベルに立下がるが、その場合同時に発振信号φ
。Ｐが“Ｈ”レベルに立上がるため、ＭＯＳＦＥＴＱ５
２のクランプ動作にもかかわらず、その電位レベルはＭ
ＯＳＦＥＴＱ３０のしきい電圧レベルよりも高くなるた
め、ＭＯ８ＦＥＴＱ３０はオフ状態となる。したがって
、ノードＮ１０の到達電位レベルは−（Ｖｒ−Ｖｔ （
３１））となる。この発振信号φｃＰが連続的に与えら
れていると、基準電位Ｖ「の到達電位は−（Ｖｃｃ−Ｖ
ｔ（３１））にまで低下することができる。
“Ｌ”レベルに立下がるが、その場合同時に発振信号φ
。Ｐが“Ｈ”レベルに立上がるため、ＭＯＳＦＥＴＱ５
２のクランプ動作にもかかわらず、その電位レベルはＭ
ＯＳＦＥＴＱ３０のしきい電圧レベルよりも高くなるた
め、ＭＯ８ＦＥＴＱ３０はオフ状態となる。したがって
、ノードＮ１０の到達電位レベルは−（Ｖｒ−Ｖｔ （
３１））となる。この発振信号φｃＰが連続的に与えら
れていると、基準電位Ｖ「の到達電位は−（Ｖｃｃ−Ｖ
ｔ（３１））にまで低下することができる。
今、仮にＭＯＳＦＥＴＱ３０．Ｑ３１のしきい値電圧を
それぞれ−１，５ｖ、動作電源電位Ｖｃｃを５Ｖとする
と、第９図に示す基準電位発生回路の構成の場合には基
準電位Ｖｒの到達電位が一２Ｖであるのに対しし、第１
５図に示す構成の基準電位発生回路の場合、その基準電
位Ｖｒの到達電位を−３，５Ｖとすることができる。
それぞれ−１，５ｖ、動作電源電位Ｖｃｃを５Ｖとする
と、第９図に示す基準電位発生回路の構成の場合には基
準電位Ｖｒの到達電位が一２Ｖであるのに対しし、第１
５図に示す構成の基準電位発生回路の場合、その基準電
位Ｖｒの到達電位を−３，５Ｖとすることができる。
第１５図に示す基準電位発生回路を基板バイアス電位発
生回路に適用すれば第１６図に示すような構成の基板バ
イアス電位発生回路を得ることができる。￥４１６図を
参照して、バイアス能力の大きな基板バイアス電位発生
回路２０′は発振信号φｃＰうを受ける２段の縦続接続
されたインバータＩＭ Ｉ ｒ ’１．１２と、イン
バータＩｒ、２出力に結合されるチャージポンプ用キャ
パシタＣＩ’ｌとインバータ１５出力に結合されるチャ
ージポンプ用キャパシタＣＭＦ と、基板電位発生用の
ｐチャネルＭＯ５ＦＥＴＱ＋ ｎ 、Ｑ２ Ｍ 、Ｑｓ
。を含む。
生回路に適用すれば第１６図に示すような構成の基板バ
イアス電位発生回路を得ることができる。￥４１６図を
参照して、バイアス能力の大きな基板バイアス電位発生
回路２０′は発振信号φｃＰうを受ける２段の縦続接続
されたインバータＩＭ Ｉ ｒ ’１．１２と、イン
バータＩｒ、２出力に結合されるチャージポンプ用キャ
パシタＣＩ’ｌとインバータ１５出力に結合されるチャ
ージポンプ用キャパシタＣＭＦ と、基板電位発生用の
ｐチャネルＭＯ５ＦＥＴＱ＋ ｎ 、Ｑ２ Ｍ 、Ｑｓ
。を含む。
ＭＯＳＦＥＴＱ＋ｎ、Ｑ２，１− ＱＪＭは第１５図に
示すＭＯ８ＦＥＴＱ３０．Ｑ３１およびＱ５２と同様の
機能を有し、かつ同様の接続構成を有している。
示すＭＯ８ＦＥＴＱ３０．Ｑ３１およびＱ５２と同様の
機能を有し、かつ同様の接続構成を有している。
バイアス能力の小さな基板バイアス電位発生回路１０′
は、発振信号φＣＰＳを受ける２段の縦続接続されたイ
ンバータ１５１．１５２と、インバータ１５１出力に応
じてチャージポンプ動作を行なうキャパシタＣ５Ｆ と
、インバータ１５１出力に応じてチャージポンプ動作を
行なうキャパシタＣ３と、キャパシタＣ５，Ｃ５Ｆのチ
ャージポンプ動作に応じて所定レベルのバイアス電位を
発生するｐチャネルＭＯ３ＦＥＴＱ＋ ｓ 、Ｑ２ ｓ
。
は、発振信号φＣＰＳを受ける２段の縦続接続されたイ
ンバータ１５１．１５２と、インバータ１５１出力に応
じてチャージポンプ動作を行なうキャパシタＣ５Ｆ と
、インバータ１５１出力に応じてチャージポンプ動作を
行なうキャパシタＣ３と、キャパシタＣ５，Ｃ５Ｆのチ
ャージポンプ動作に応じて所定レベルのバイアス電位を
発生するｐチャネルＭＯ３ＦＥＴＱ＋ ｓ 、Ｑ２ ｓ
。
（ｈｓを含む。ＭＯＳＦＥＴＱ＋ ｓ 、Ｑ２ ｓ 、
Ｑｌ、は第１５図に示すＭＯ８ＦＥＴＱ３０．Ｑ３１お
よびＱ５２と同様の機能を有し同様の接続構成を有して
いる。したがって、第１６図に示す基板バイアス電位発
生回路の構成の場合、第１５図に示した基準電位発生回
路と同様にその基板バイアス電位Ｖａ ａ を−（Ｖｃ
ｃ−Ｖｔ）ｌ：すルコとが可能となる。ここでしきい値
電圧ＶｔはｐチャネルＭＯＳ Ｆ ＥＴ０２ Ｍ 、
Ｑ２ ｓのしきい値電圧の絶対値である。したがってこ
の構成を用いることにより、より深く半導体基板をバイ
アスすることが可能となり、半導体記憶装置の寄生容量
を低減し半導体記憶装置のより確実な動作および高速動
作が可能となる。
Ｑｌ、は第１５図に示すＭＯ８ＦＥＴＱ３０．Ｑ３１お
よびＱ５２と同様の機能を有し同様の接続構成を有して
いる。したがって、第１６図に示す基板バイアス電位発
生回路の構成の場合、第１５図に示した基準電位発生回
路と同様にその基板バイアス電位Ｖａ ａ を−（Ｖｃ
ｃ−Ｖｔ）ｌ：すルコとが可能となる。ここでしきい値
電圧ＶｔはｐチャネルＭＯＳ Ｆ ＥＴ０２ Ｍ 、
Ｑ２ ｓのしきい値電圧の絶対値である。したがってこ
の構成を用いることにより、より深く半導体基板をバイ
アスすることが可能となり、半導体記憶装置の寄生容量
を低減し半導体記憶装置のより確実な動作および高速動
作が可能となる。
また、上記実施例においては、基板バイアス電位発生回
路に含まれるＭＯＳＦＥＴの導電型を逆の導電型にして
も上記実施例と同様の効果を得ることができる。
路に含まれるＭＯＳＦＥＴの導電型を逆の導電型にして
も上記実施例と同様の効果を得ることができる。
また、第２図に示すように、基板バイアス電位発生回路
の切換をＮＯＲゲートを用いて実現するように構成して
いるが、それに代えてＮＡＮＤゲート用いても上記実施
例と同様の効果を得ることができる。同様にして、第１
２図に示すフリップフロップ１２０の構成としてＮＯＲ
ゲートを用いた構成を一例として示したが、これに代え
てＮＡＮＤゲート等の他のゲート構造を用いても上記実
施例と同様の効果を得ることができる。
の切換をＮＯＲゲートを用いて実現するように構成して
いるが、それに代えてＮＡＮＤゲート用いても上記実施
例と同様の効果を得ることができる。同様にして、第１
２図に示すフリップフロップ１２０の構成としてＮＯＲ
ゲートを用いた構成を一例として示したが、これに代え
てＮＡＮＤゲート等の他のゲート構造を用いても上記実
施例と同様の効果を得ることができる。
さらに上記実施例においては半導体記憶装置における基
板バイアス電位発生回路の構成について説明したが、一
般に半導体基板に所定のバイアス電位が印加される半導
体集積回路装置であれば上記実施例と同様の効果を得る
ことができる。
板バイアス電位発生回路の構成について説明したが、一
般に半導体基板に所定のバイアス電位が印加される半導
体集積回路装置であれば上記実施例と同様の効果を得る
ことができる。
また、半導体基板はその表面に回路素子が形成される半
導体層またはウェル領域であっても、所定のバイアス電
位が印加される限り上記実施例と同様の効果を得ること
ができる。
導体層またはウェル領域であっても、所定のバイアス電
位が印加される限り上記実施例と同様の効果を得ること
ができる。
［発明の効果］
以上のようにこの発明によれば、高入力インピーダンス
を有する基板バイアス電位検出回路を用いて基板電位を
検出し、この基板電位検出出力と基準電位とを比較し、
比較結果に応じてバイアス能力の異なる基板バイアス電
位発生回路のいずれか一方のみを選択的に動作させるよ
うに構成している。したがって、常に、２種類の基板バ
イアス電位発生回路のうちのいずれか一方のみが動作す
ることになるため、より低消費電力の半導体集積回路装
置を得ることができる。特に、基板電位検出回路は、高
入力インピーダンスを有する入力部を介して半導体基板
電位を検出しているため、半導体基板電位へ悪影響を及
ぼさずに確実に半導体基板電位を検出することができる
。また、この検出された基板電位に応じて基板バイアス
電位発生回路を択一的に動作させているため、より正確
に半導体基板電位に応じて基板バイアス電位のいずれか
一方を選択的に動作させることが可能となり、消費電力
のより少ない半導体集積回路装置を得ることができる。
を有する基板バイアス電位検出回路を用いて基板電位を
検出し、この基板電位検出出力と基準電位とを比較し、
比較結果に応じてバイアス能力の異なる基板バイアス電
位発生回路のいずれか一方のみを選択的に動作させるよ
うに構成している。したがって、常に、２種類の基板バ
イアス電位発生回路のうちのいずれか一方のみが動作す
ることになるため、より低消費電力の半導体集積回路装
置を得ることができる。特に、基板電位検出回路は、高
入力インピーダンスを有する入力部を介して半導体基板
電位を検出しているため、半導体基板電位へ悪影響を及
ぼさずに確実に半導体基板電位を検出することができる
。また、この検出された基板電位に応じて基板バイアス
電位発生回路を択一的に動作させているため、より正確
に半導体基板電位に応じて基板バイアス電位のいずれか
一方を選択的に動作させることが可能となり、消費電力
のより少ない半導体集積回路装置を得ることができる。
第１図はこの発明の一実施例である基板バイアス電位発
生回路を備えた半導体記憶装置の全体の概略構成を示す
図である。第２図はこの発明の一実施例である基板バイ
アス電位発生回路の構成の一例を示す図である。第３図
は第２図に示す基板バイアス電位発生回路の動作を示す
信号波形図である。第４図はこの発明の他の実施例であ
る基板バイアス電位発生回路の構成の一例を示す図であ
る。第５図は第４図に示す切換回路の具体的構成の一例
を示す図である。第６図は第５図に示す切換回路の動作
を示す信号波形図である。第７図はこの発明のさらに他
の実施例である基板バイアス電位発生回路の構成を示す
図である。第８図は第７図に示される基板バイアス電位
発生回路選択制御回路部の構成例を示す図である。第９
図は第８図に示す基準電位発生回路の構成の一例を示す
図である。第１０図は第９図に示す基準電位発生回路か
らの基準電位が印加される領域を概略的に示す図である
。第１１図は第８図に示す選択制御回路の動作を示す信
号波形図である。第１２図はこの発明のさらに他の実施
例である選択制御回路の構成を示す図である。第１３図
は第１２図に示すフリップフロップの構成の一例を示す
図である。 第１４図は第１２図に示すバッファ回路の構成の一例を
示す図である。第１５図は第８図および第１２図に示す
基１電位発生回路の他の構成例を示す図である。第１６
図は基板バイアス電位発生回路のさらに他の構成例を示
す図である。第１７図は従来の半導体集積回路装置の全
体の構成の要部を概略的に示す図である。第１８図は基
板バイアス電位の効果を説明するための図である。第１
９図は従来の基板バイアス電位発生回路を備えた半導体
記憶装置の全体の概略構成を示す図である。 第２０図は従来の基板バイアス電位発生回路の構成を概
略的に示す図である。第２１図は第２０図に示される基
板電位検出回路の構成の一例を示す図である。第２２図
は第２０図に示す基板バイアス電位発生回路の動作を示
す信号波形図である。 図において、１０．１０’ はバイアス能力の小さな基
板バイアス電位発生回路、２０．２０’ はバイアス能
力の大きな基板バイアス電位発生回路、２８′は高人力
インピーダンスを有する基板電位検出回路、１１′
２１はリングオシレータ、１００は基板電位に応じたバ
イアス能力を有する基板バイアス電位発生回路を動作さ
せる基板バイアス電位発生器、２８０は基板電位発生回
路を制御する信号を発生する基板電位検出器、５１１は
リングオシレータ、６００は基板電位に応じて基板バイ
アス電位発生回路のいずれか一方を動作させる切換回路
、７００，７００’ は基板電位と基準電位との比較結
果に応じて基板バイアス電位発生回路のいずれか一方を
動作させる選択制御回路、７２０は基準電位発生回路、
７３０は高入力インピーダンスを有する基板電位検出回
路、７４０は比較回路、７５０はフリップフロップ、７
６０はバッファ回路、Ｑｌｌは高入力インピーダンスを
有する基準電位検出用ＭＯ５ＦＥＴ、Ｑ１２は高人力イ
ンピーダンスを有する基板電位検出用ＭＯＳＦＥＴ５Ｑ
１７〜Ｑ２０は基準電位と基板電位とを比較し、その比
較結果に応じた信号を発生するＣＭＯ８構成のフリップ
フロップ型差動増幅器を構成するＭＯＳＦＥＴ、１２０
．Ｉ２１，１４０．１４１，１５０，１５１はインバー
タ、１６゜２２゜ Ｎｌ。 Ｎ４０゜ Ｎ４１はＮＯＲゲートであ る。 なお、 図中、 同一符号は同一または相当部分を 示す。 代 理 人 大 岩 増 雄 第３ 図 亭 図 第５図 第６図 ビー− 第９図 第１０図 ｍ 第 図 第 図 第１６ 図 第１７ 図 第１８ 図 第２゜ 図
生回路を備えた半導体記憶装置の全体の概略構成を示す
図である。第２図はこの発明の一実施例である基板バイ
アス電位発生回路の構成の一例を示す図である。第３図
は第２図に示す基板バイアス電位発生回路の動作を示す
信号波形図である。第４図はこの発明の他の実施例であ
る基板バイアス電位発生回路の構成の一例を示す図であ
る。第５図は第４図に示す切換回路の具体的構成の一例
を示す図である。第６図は第５図に示す切換回路の動作
を示す信号波形図である。第７図はこの発明のさらに他
の実施例である基板バイアス電位発生回路の構成を示す
図である。第８図は第７図に示される基板バイアス電位
発生回路選択制御回路部の構成例を示す図である。第９
図は第８図に示す基準電位発生回路の構成の一例を示す
図である。第１０図は第９図に示す基準電位発生回路か
らの基準電位が印加される領域を概略的に示す図である
。第１１図は第８図に示す選択制御回路の動作を示す信
号波形図である。第１２図はこの発明のさらに他の実施
例である選択制御回路の構成を示す図である。第１３図
は第１２図に示すフリップフロップの構成の一例を示す
図である。 第１４図は第１２図に示すバッファ回路の構成の一例を
示す図である。第１５図は第８図および第１２図に示す
基１電位発生回路の他の構成例を示す図である。第１６
図は基板バイアス電位発生回路のさらに他の構成例を示
す図である。第１７図は従来の半導体集積回路装置の全
体の構成の要部を概略的に示す図である。第１８図は基
板バイアス電位の効果を説明するための図である。第１
９図は従来の基板バイアス電位発生回路を備えた半導体
記憶装置の全体の概略構成を示す図である。 第２０図は従来の基板バイアス電位発生回路の構成を概
略的に示す図である。第２１図は第２０図に示される基
板電位検出回路の構成の一例を示す図である。第２２図
は第２０図に示す基板バイアス電位発生回路の動作を示
す信号波形図である。 図において、１０．１０’ はバイアス能力の小さな基
板バイアス電位発生回路、２０．２０’ はバイアス能
力の大きな基板バイアス電位発生回路、２８′は高人力
インピーダンスを有する基板電位検出回路、１１′
２１はリングオシレータ、１００は基板電位に応じたバ
イアス能力を有する基板バイアス電位発生回路を動作さ
せる基板バイアス電位発生器、２８０は基板電位発生回
路を制御する信号を発生する基板電位検出器、５１１は
リングオシレータ、６００は基板電位に応じて基板バイ
アス電位発生回路のいずれか一方を動作させる切換回路
、７００，７００’ は基板電位と基準電位との比較結
果に応じて基板バイアス電位発生回路のいずれか一方を
動作させる選択制御回路、７２０は基準電位発生回路、
７３０は高入力インピーダンスを有する基板電位検出回
路、７４０は比較回路、７５０はフリップフロップ、７
６０はバッファ回路、Ｑｌｌは高入力インピーダンスを
有する基準電位検出用ＭＯ５ＦＥＴ、Ｑ１２は高人力イ
ンピーダンスを有する基板電位検出用ＭＯＳＦＥＴ５Ｑ
１７〜Ｑ２０は基準電位と基板電位とを比較し、その比
較結果に応じた信号を発生するＣＭＯ８構成のフリップ
フロップ型差動増幅器を構成するＭＯＳＦＥＴ、１２０
．Ｉ２１，１４０．１４１，１５０，１５１はインバー
タ、１６゜２２゜ Ｎｌ。 Ｎ４０゜ Ｎ４１はＮＯＲゲートであ る。 なお、 図中、 同一符号は同一または相当部分を 示す。 代 理 人 大 岩 増 雄 第３ 図 亭 図 第５図 第６図 ビー− 第９図 第１０図 ｍ 第 図 第 図 第１６ 図 第１７ 図 第１８ 図 第２゜ 図
Claims (1)
- 【特許請求の範囲】 半導体回路が表面に形成された半導体基板へ所定のバイ
アス電位を印加するための基板バイアス電位発生回路で
あって、 互いに電流供給能力が異なる第１および第２の電位発生
手段、前記第１および第２の電位発生手段の出力は前記
半導体基板へ印加され、 高入力インピーダンスを有する入力部を介して前記半導
体基板に結合され、前記入力部を介して前記半導体基板
の電位を検出する手段、および前記半導体基板電位検出
手段出力に応答して、前記第１および第２の電位発生手
段のいずれか一方のみを選択的に活性化する手段とを備
え、前記選択的活性化手段は、 活性化信号発生手段、 基準電位発生手段、 前記基板電位検出手段出力と前記基準電位発生手段出力
とを比較する手段、および 前記比較手段出力に応答して、前記活性化信号発生手段
出力を前記第１および第２の電位発生手段のいずれか一
方へ伝達し、それにより前記第１および第２の電位発生
手段の前記いずれか一方を活性化する手段とを含む、半
導体集積回路装置の基板バイアス電位発生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63312415A JPH0817033B2 (ja) | 1988-12-08 | 1988-12-08 | 基板バイアス電位発生回路 |
| US07/337,218 US4961007A (en) | 1988-12-08 | 1989-04-12 | Substrate bias potential generator of a semiconductor integrated circuit device and a generating method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63312415A JPH0817033B2 (ja) | 1988-12-08 | 1988-12-08 | 基板バイアス電位発生回路 |
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