JP2724919B2 - 基板バイアス発生装置 - Google Patents
基板バイアス発生装置Info
- Publication number
- JP2724919B2 JP2724919B2 JP3014059A JP1405991A JP2724919B2 JP 2724919 B2 JP2724919 B2 JP 2724919B2 JP 3014059 A JP3014059 A JP 3014059A JP 1405991 A JP1405991 A JP 1405991A JP 2724919 B2 JP2724919 B2 JP 2724919B2
- Authority
- JP
- Japan
- Prior art keywords
- potential
- node
- signal
- output
- logic level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
Description
【０００１】
【産業上の利用分野】本発明は、基板バイアス発生装置
に関し、特に、リングオシレータの出力を入力とする２
つの論理ゲートの出力を用いて２つのチャージポンプを
駆動することによって基板バイアスを発生する構成の基
板バイアス発生装置に関する。
に関し、特に、リングオシレータの出力を入力とする２
つの論理ゲートの出力を用いて２つのチャージポンプを
駆動することによって基板バイアスを発生する構成の基
板バイアス発生装置に関する。
【０００２】
【従来の技術】ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の半導体装置は、
１つの半導体基板上に形成される多くのＭＯＳトランジ
スタを構成要素とする半導体集積回路装置である。通
常、このような半導体集積回路装置においては、半導体
基板の電位が常時所定の電位に保持されていることが望
ましい。
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の半導体装置は、
１つの半導体基板上に形成される多くのＭＯＳトランジ
スタを構成要素とする半導体集積回路装置である。通
常、このような半導体集積回路装置においては、半導体
基板の電位が常時所定の電位に保持されていることが望
ましい。
【０００３】図７は、このような半導体集積回路装置の
一部の断面構造の一例を示す図である。図７には、１個
のＭＯＳトランジスタと、配線領域とを形成する不純物
領域が代表的に示される。図７を参照して、ＭＯＳトラ
ンジスタは、Ｐ型半導体基板１３０の表面の領域に形成
され、ソースおよびドレイン領域となるＮ型不純物領域
１３１および１３２と、ゲート電極１３３とを含む。ゲ
ート電極１３３とＰ型基板１３０との間にはゲート絶縁
膜１３４が形成される。このゲート電極１３３への印加
電圧に応じて、ソース領域１３１およびドレイン領域１
３２間にチャネルが形成される。配線領域となるＮ型不
純物領域１３５は、たとえば、不純物領域１３１と間隔
を隔ててＰ型基板１３０表面に設けられる。不純物領域
１３１および１３５間のＰ型基板１３０表面上には、膜
厚の厚いフィルタ絶縁膜１３７を介して信号線１３６が
設けられる。
一部の断面構造の一例を示す図である。図７には、１個
のＭＯＳトランジスタと、配線領域とを形成する不純物
領域が代表的に示される。図７を参照して、ＭＯＳトラ
ンジスタは、Ｐ型半導体基板１３０の表面の領域に形成
され、ソースおよびドレイン領域となるＮ型不純物領域
１３１および１３２と、ゲート電極１３３とを含む。ゲ
ート電極１３３とＰ型基板１３０との間にはゲート絶縁
膜１３４が形成される。このゲート電極１３３への印加
電圧に応じて、ソース領域１３１およびドレイン領域１
３２間にチャネルが形成される。配線領域となるＮ型不
純物領域１３５は、たとえば、不純物領域１３１と間隔
を隔ててＰ型基板１３０表面に設けられる。不純物領域
１３１および１３５間のＰ型基板１３０表面上には、膜
厚の厚いフィルタ絶縁膜１３７を介して信号線１３６が
設けられる。
【０００４】図７において、ＭＯＳトランジスタの導通
時には、ドレイン１３２の近傍でホットエレクトロンお
よびこれと対をなすホールが発生する。発生したホット
エレクトロンの大半はドレイン１３２に流れる。一方、
発生したホールの大半はＰ型基板１３０に流れる。これ
によってＰ型基板１３０の電位が上昇する。Ｐ型基板１
３０の電位が上昇すると次のような問題が生じる。
時には、ドレイン１３２の近傍でホットエレクトロンお
よびこれと対をなすホールが発生する。発生したホット
エレクトロンの大半はドレイン１３２に流れる。一方、
発生したホールの大半はＰ型基板１３０に流れる。これ
によってＰ型基板１３０の電位が上昇する。Ｐ型基板１
３０の電位が上昇すると次のような問題が生じる。
【０００５】すなわち、ソース領域１３１およびドレイ
ン領域１３２の各々とＰ型基板１３０とによって形成さ
れるＰＮ接合および、配線領域１３５とＰ型基板１３０
とによって形成されるＰＮ接合が各々順バイアス状態と
なる。この結果、ソース領域１３１，ドレイン領域１３
２，および配線領域１３５の各々とＰ型基板１３０との
間にリーク電流が流れるので、ゲート電極１３３への電
圧変化に応答してソース領域１３１およびドレイン領域
１３２間にチャネルが形成されなくなったり、配線領域
１３５を介しての信号伝達が迅速に行なわれなくなった
りする。
ン領域１３２の各々とＰ型基板１３０とによって形成さ
れるＰＮ接合および、配線領域１３５とＰ型基板１３０
とによって形成されるＰＮ接合が各々順バイアス状態と
なる。この結果、ソース領域１３１，ドレイン領域１３
２，および配線領域１３５の各々とＰ型基板１３０との
間にリーク電流が流れるので、ゲート電極１３３への電
圧変化に応答してソース領域１３１およびドレイン領域
１３２間にチャネルが形成されなくなったり、配線領域
１３５を介しての信号伝達が迅速に行なわれなくなった
りする。
【０００６】また、配線１３６が動作電源電圧レベルの
信号を伝達するような場合、Ｐ型基板１３０の電位が高
いと、配線１３６の電位によって不純物領域１３１およ
び１３５間のＰ型基板１３０表面にチャネルが形成され
やすい。すなわち、配線１３６，絶縁膜１３７，Ｎ型領
域１３１および１３５によって形成される寄生ＭＯＳト
ランジスタが動作しやすい。このような、本来半導体基
板１３０上に設けられた回路素子ではない寄生素子が動
作すると、本来の回路素子の動作に悪影響が及ぼされ
る。
信号を伝達するような場合、Ｐ型基板１３０の電位が高
いと、配線１３６の電位によって不純物領域１３１およ
び１３５間のＰ型基板１３０表面にチャネルが形成され
やすい。すなわち、配線１３６，絶縁膜１３７，Ｎ型領
域１３１および１３５によって形成される寄生ＭＯＳト
ランジスタが動作しやすい。このような、本来半導体基
板１３０上に設けられた回路素子ではない寄生素子が動
作すると、本来の回路素子の動作に悪影響が及ぼされ
る。
【０００７】さらに、ＭＯＳトランジスタのしきい値電
圧Ｖｔｈは、このＭＯＳトランジスタが形成された半導
体基板１３０の電位に依存する。図８は、Ｐ型半導体基
板上に形成されたＮチャネルＭＯＳトランジスタのしき
い値電圧Ｖｔｈと、Ｐ型半導体基板の電位ＶBBとの関係
を示すグラフである。図８の横軸上において、電位Ｖ BB
の絶対値は原点から離れるほど大きい。図８からわかる
ように、ＭＯＳトランジスタのしきい値電圧Ｖｔｈは、
半導体基板の電位ＶBBが高い領域（図における−Ｖ１以
上の領域）においては半導体基板の電位ＶBBの変化に応
じて大きく変化する。しかし、半導体基板の電位ＶBBが
比較的低い領域（図における、−Ｖ１〜−Ｖ２の領域）
においては、ＭＯＳトランジスタのしきい値電圧Ｖｔｈ
は半導体基板の電位ＶBBの変化にかかわらずほぼ一定に
保たれる。したがって、図７において、Ｐ型基板１３０
の電位が図８における負の電位領域（−Ｖ１〜−Ｖ２）
程度であれば、ゲート電極１３３，絶縁膜１３４，Ｎ型
領域１３１および１３２によって形成されるＭＯＳトラ
ンジスタのしきい値電圧はＰ型基板１３０の電位のわず
かな変動に影響されずに、かつ、パンチスルー等を生じ
ずに安定した動作を行なう。しかしながら、Ｐ型基板１
３０の電位が高いと、このＭＯＳトランジスタのしきい
値電圧はＰ型基板１３０の電位のわずかな変動に応答し
て大きく変化するため、このＭＯＳトランジスタは安定
した動作を行なわない。
圧Ｖｔｈは、このＭＯＳトランジスタが形成された半導
体基板１３０の電位に依存する。図８は、Ｐ型半導体基
板上に形成されたＮチャネルＭＯＳトランジスタのしき
い値電圧Ｖｔｈと、Ｐ型半導体基板の電位ＶBBとの関係
を示すグラフである。図８の横軸上において、電位Ｖ BB
の絶対値は原点から離れるほど大きい。図８からわかる
ように、ＭＯＳトランジスタのしきい値電圧Ｖｔｈは、
半導体基板の電位ＶBBが高い領域（図における−Ｖ１以
上の領域）においては半導体基板の電位ＶBBの変化に応
じて大きく変化する。しかし、半導体基板の電位ＶBBが
比較的低い領域（図における、−Ｖ１〜−Ｖ２の領域）
においては、ＭＯＳトランジスタのしきい値電圧Ｖｔｈ
は半導体基板の電位ＶBBの変化にかかわらずほぼ一定に
保たれる。したがって、図７において、Ｐ型基板１３０
の電位が図８における負の電位領域（−Ｖ１〜−Ｖ２）
程度であれば、ゲート電極１３３，絶縁膜１３４，Ｎ型
領域１３１および１３２によって形成されるＭＯＳトラ
ンジスタのしきい値電圧はＰ型基板１３０の電位のわず
かな変動に影響されずに、かつ、パンチスルー等を生じ
ずに安定した動作を行なう。しかしながら、Ｐ型基板１
３０の電位が高いと、このＭＯＳトランジスタのしきい
値電圧はＰ型基板１３０の電位のわずかな変動に応答し
て大きく変化するため、このＭＯＳトランジスタは安定
した動作を行なわない。
【０００８】Ｐ型基板１３０の電位の上昇による上記の
ような問題を回避するために、Ｐ型基板１３０には、た
とえば、図８における電位領域（−Ｖ１〜−Ｖ２）程度
の、負の所定電位が与えられる。従来、半導体基板に供
給されるべきこのような負の所定電位（以下、基板バイ
アスと呼ぶ）を発生するための回路（以下、基板バイア
ス発生回路と呼ぶ）は、この半導体基板の外部に設けら
れた。しかし、最近では、基板バイアス発生回路はこの
半導体基板上に形成される。
ような問題を回避するために、Ｐ型基板１３０には、た
とえば、図８における電位領域（−Ｖ１〜−Ｖ２）程度
の、負の所定電位が与えられる。従来、半導体基板に供
給されるべきこのような負の所定電位（以下、基板バイ
アスと呼ぶ）を発生するための回路（以下、基板バイア
ス発生回路と呼ぶ）は、この半導体基板の外部に設けら
れた。しかし、最近では、基板バイアス発生回路はこの
半導体基板上に形成される。
【０００９】図６は、基板バイアス発生回路を有する半
導体集積回路装置の全体構成を示す図である。図６を参
照して、ＭＯＳトランジスタを構成素子とする半導体集
積回路装置１００は、半導体基板１３０上に形成される
機能回路１１０および基板バイアス発生回路１２０を含
む。機能回路１１０は、この半導体集積回路装置の本来
の機能を実現する。一方、基板バイアス発生回路１２０
は、負の所定電位を基板バイアスとして発生する。発生
された基板バイアスＶBBは、半導体基板１３０に印加さ
れる。これによって、機能回路１１０に半導体基板１３
０の電位に起因する誤動作が生じるという問題が回避さ
れる。
導体集積回路装置の全体構成を示す図である。図６を参
照して、ＭＯＳトランジスタを構成素子とする半導体集
積回路装置１００は、半導体基板１３０上に形成される
機能回路１１０および基板バイアス発生回路１２０を含
む。機能回路１１０は、この半導体集積回路装置の本来
の機能を実現する。一方、基板バイアス発生回路１２０
は、負の所定電位を基板バイアスとして発生する。発生
された基板バイアスＶBBは、半導体基板１３０に印加さ
れる。これによって、機能回路１１０に半導体基板１３
０の電位に起因する誤動作が生じるという問題が回避さ
れる。
【００１０】図４は、図６における基板バイアス発生回
路１２０として用いられる回路の一例を示す図である。
図５は、図４に示される基板バイアス発生回路の動作を
説明するためのタイミングチャート図である。以下、図
４および図５を参照しながら、従来の基板バイアス発生
回路の構成および動作について説明する。
路１２０として用いられる回路の一例を示す図である。
図５は、図４に示される基板バイアス発生回路の動作を
説明するためのタイミングチャート図である。以下、図
４および図５を参照しながら、従来の基板バイアス発生
回路の構成および動作について説明する。
【００１１】図４を参照して、従来の基板バイアス発生
回路は、リングオシレータ３０と、波形整形回路４０
と、チャージポンプ回路５０および５１と、２入力ＮＯ
Ｒゲート１７と、２入力ＮＡＮＤゲート１６とを含む。
回路は、リングオシレータ３０と、波形整形回路４０
と、チャージポンプ回路５０および５１と、２入力ＮＯ
Ｒゲート１７と、２入力ＮＡＮＤゲート１６とを含む。
【００１２】リングオシレータ３０は、直列に接続され
た７個のインバータ１〜７を含む。７段目のインバータ
７の出力電位はインバータ７に入力される。したがっ
て、インバータ１〜７の各々の出力論理レベルは、６個
のインバータによる遅延時間に相当する周期で切換わ
り、発振する。インバータ１，３，５，および７のそれ
ぞれの出力電位はほぼ同相であり、インバータ２，４，
および６のそれぞれの出力電位もほぼ同相である。イン
バータ３の出力電位はインバータ１の出力電位よりも２
つのインバータによる遅延時間分だけ遅れた位相を示
し、インバータ５の出力電位はインバータ３の出力電位
よりもさらに２つのインバータによる遅延時間分遅れた
位相を示し、インバータ７の出力電位はインバータ５の
出力電位よりもさらに２つのインバータによる遅延時間
分遅れた位相を示す。インバータ２，４，および６の出
力電位と、インバータ１，３，５，および７の出力電位
とは逆相である。インバータ２の出力電位は、インバー
タ１の出力電位と１８０度だけ異なる位相を示し、イン
バータ４の出力電位はインバータ２の出力電位よりも２
つのインバータによる遅延時間分遅れた位相を示し、イ
ンバータ６の出力電位はインバータ４の出力電位よりも
さらに２つのインバータによる遅延時間分遅れた位相を
示す。
た７個のインバータ１〜７を含む。７段目のインバータ
７の出力電位はインバータ７に入力される。したがっ
て、インバータ１〜７の各々の出力論理レベルは、６個
のインバータによる遅延時間に相当する周期で切換わ
り、発振する。インバータ１，３，５，および７のそれ
ぞれの出力電位はほぼ同相であり、インバータ２，４，
および６のそれぞれの出力電位もほぼ同相である。イン
バータ３の出力電位はインバータ１の出力電位よりも２
つのインバータによる遅延時間分だけ遅れた位相を示
し、インバータ５の出力電位はインバータ３の出力電位
よりもさらに２つのインバータによる遅延時間分遅れた
位相を示し、インバータ７の出力電位はインバータ５の
出力電位よりもさらに２つのインバータによる遅延時間
分遅れた位相を示す。インバータ２，４，および６の出
力電位と、インバータ１，３，５，および７の出力電位
とは逆相である。インバータ２の出力電位は、インバー
タ１の出力電位と１８０度だけ異なる位相を示し、イン
バータ４の出力電位はインバータ２の出力電位よりも２
つのインバータによる遅延時間分遅れた位相を示し、イ
ンバータ６の出力電位はインバータ４の出力電位よりも
さらに２つのインバータによる遅延時間分遅れた位相を
示す。
【００１３】波形整形回路４０は、電源Ｖｃｃと接地と
の間に設けられる、ＰチャネルＭＯＳトランジスタ８お
よび９と、ＮチャネルＭＯＳトランジスタ１０および１
１とを含む。トランジスタ８および１１のゲートはイン
バータ５の出力端（ノードＢ）に接続され、トランジス
タ９および１０のゲートはインバータ７の出力端（ノー
ドＣ）に接続される。したがって、トランジスタ８とト
ランジスタ１１とは相補的にＯＮ／ＯＦＦし、トランジ
スタ９とトランジスタ１０とは互いに相補的にＯＮ／Ｏ
ＦＦする。ノードＢの電位とノードＣの電位とは、２つ
のインバータによる遅延時間分だけ異なる位相を示す
（図５（ａ）参照）ので、トランジスタ８および９がと
もにＯＮ状態である時間および、トランジスタ１０およ
び１１がともにＯＮ状態である時間は短い。一方、トラ
ンジスタ９および１０の接続点Ｅの電位は、トランジス
タ８および９がともにＯＮ状態となったことに応答し
て、電源Ｖｃｃの高電圧によって立上がり、トランジス
タ１０および１１がともにＯＮ状態となったことに応答
して、接地電位によって立下がる。したがって、ノード
Ｅの電位は図５（ｂ）において実線で示されるように、
ノードＣの電位と同じ位相を有し、かつ、ノードＣの電
位よりも急峻な変化を示す。すなわち、ノードＥには、
ノードＣの電位波形が整形されて現われる。
の間に設けられる、ＰチャネルＭＯＳトランジスタ８お
よび９と、ＮチャネルＭＯＳトランジスタ１０および１
１とを含む。トランジスタ８および１１のゲートはイン
バータ５の出力端（ノードＢ）に接続され、トランジス
タ９および１０のゲートはインバータ７の出力端（ノー
ドＣ）に接続される。したがって、トランジスタ８とト
ランジスタ１１とは相補的にＯＮ／ＯＦＦし、トランジ
スタ９とトランジスタ１０とは互いに相補的にＯＮ／Ｏ
ＦＦする。ノードＢの電位とノードＣの電位とは、２つ
のインバータによる遅延時間分だけ異なる位相を示す
（図５（ａ）参照）ので、トランジスタ８および９がと
もにＯＮ状態である時間および、トランジスタ１０およ
び１１がともにＯＮ状態である時間は短い。一方、トラ
ンジスタ９および１０の接続点Ｅの電位は、トランジス
タ８および９がともにＯＮ状態となったことに応答し
て、電源Ｖｃｃの高電圧によって立上がり、トランジス
タ１０および１１がともにＯＮ状態となったことに応答
して、接地電位によって立下がる。したがって、ノード
Ｅの電位は図５（ｂ）において実線で示されるように、
ノードＣの電位と同じ位相を有し、かつ、ノードＣの電
位よりも急峻な変化を示す。すなわち、ノードＥには、
ノードＣの電位波形が整形されて現われる。
【００１４】ノードＥの電位はインバータ２５および２
６を介してノードＪに伝達される。ノードＥの電位の立
上がりおよび立下がりは急峻であるため、ノードＥの電
位波形は、その位相をインバータ２５および２６によっ
てほとんど遅らされることなくノードＪに伝達される
（図５（ｂ）における破線参照）。
６を介してノードＪに伝達される。ノードＥの電位の立
上がりおよび立下がりは急峻であるため、ノードＥの電
位波形は、その位相をインバータ２５および２６によっ
てほとんど遅らされることなくノードＪに伝達される
（図５（ｂ）における破線参照）。
【００１５】ノードＥおよびＪの電位はともに、ＮＯＲ
ゲート１７およびＮＡＮＤゲート１６に与えられる。し
たがって、ＮＯＲゲート１７の出力は図５（ｄ）に示さ
れるように、ノードＥおよびＧの電位がともにローレベ
ルである期間にのみハイレベルとなる。一方、ＮＡＮＤ
ゲート１６の出力は、図５（ｃ）に示されるように、ノ
ードＥおよびＧの電位がともにハイレベルである期間に
のみローレベルとなる。
ゲート１７およびＮＡＮＤゲート１６に与えられる。し
たがって、ＮＯＲゲート１７の出力は図５（ｄ）に示さ
れるように、ノードＥおよびＧの電位がともにローレベ
ルである期間にのみハイレベルとなる。一方、ＮＡＮＤ
ゲート１６の出力は、図５（ｃ）に示されるように、ノ
ードＥおよびＧの電位がともにハイレベルである期間に
のみローレベルとなる。
【００１６】ＮＯＲゲート１７の出力はインバータ１８
によって反転される。したがって、インバータ１８の出
力は図５（ｅ）に示されるように、ＮＡＮＤゲート１６
の出力とほぼ１８０度異なる位相を示す。このインバー
タ１８の出力および、ＮＡＮＤゲート１６の出力がそれ
ぞれ、チャージポンプ回路５０および５１に入力され
る。チャージポンプ回路５０は、インバータ１８の出力
端（ノードＧ）と基板１３０との間に直列に接続される
キャパシタ２０およびＰチャネルＭＯＳトランジスタ２
３と、キャパシタ２０およびトランジスタ２３の接続点
と接地との間に設けられるＰチャネルＭＯＳトランジス
タ２４とを含む。チャージポンプ回路５１は、ＮＡＮＤ
ゲート１６の出力端（ノードＦ）と基板１３０との間に
直接に接続されるキャパシタ１９およびＰチャネルＭＯ
Ｓトランジスタ２１と、キャパシタ１９およびトランジ
スタ２１の接続点と接地との間に設けられるＰチャネル
ＭＯＳトランジスタ２２とを含む。トランジスタ２３お
よび２１は各々ダイオード接続される。トランジスタ２
２のＯＮ／ＯＦＦは、ノードＩの電位によって制御さ
れ、トランジスタ２４のＯＮ／ＯＦＦはノードＨの電位
によって制御される。トランジスタ２１および２２のバ
ックゲートバイアス電圧はＮＡＮＤゲート１６の出力電
圧であり、トランジスタ２３および２４のバックゲート
バイアス電圧はインバータ１８の出力電圧である。
によって反転される。したがって、インバータ１８の出
力は図５（ｅ）に示されるように、ＮＡＮＤゲート１６
の出力とほぼ１８０度異なる位相を示す。このインバー
タ１８の出力および、ＮＡＮＤゲート１６の出力がそれ
ぞれ、チャージポンプ回路５０および５１に入力され
る。チャージポンプ回路５０は、インバータ１８の出力
端（ノードＧ）と基板１３０との間に直列に接続される
キャパシタ２０およびＰチャネルＭＯＳトランジスタ２
３と、キャパシタ２０およびトランジスタ２３の接続点
と接地との間に設けられるＰチャネルＭＯＳトランジス
タ２４とを含む。チャージポンプ回路５１は、ＮＡＮＤ
ゲート１６の出力端（ノードＦ）と基板１３０との間に
直接に接続されるキャパシタ１９およびＰチャネルＭＯ
Ｓトランジスタ２１と、キャパシタ１９およびトランジ
スタ２１の接続点と接地との間に設けられるＰチャネル
ＭＯＳトランジスタ２２とを含む。トランジスタ２３お
よび２１は各々ダイオード接続される。トランジスタ２
２のＯＮ／ＯＦＦは、ノードＩの電位によって制御さ
れ、トランジスタ２４のＯＮ／ＯＦＦはノードＨの電位
によって制御される。トランジスタ２１および２２のバ
ックゲートバイアス電圧はＮＡＮＤゲート１６の出力電
圧であり、トランジスタ２３および２４のバックゲート
バイアス電圧はインバータ１８の出力電圧である。
【００１７】以下の説明においては、電源電位Ｖｃｃと
接地電位０Ｖとの中間の電位（Ｖｃｃ／２）よりも高い
電位および低い電位をそれぞれ、ハイレベルの電圧およ
びローレベルの電圧とする。
接地電位０Ｖとの中間の電位（Ｖｃｃ／２）よりも高い
電位および低い電位をそれぞれ、ハイレベルの電圧およ
びローレベルの電圧とする。
【００１８】チャージポンプ回路５０において、ノード
Ｇの電位が電源電位Ｖｃｃから接地電位に立下がると、
これに応答してノードＩの電位もキャパシタ２０のカッ
プリングによって低下し始める。一方、チャージポンプ
回路５１においては、ノードＦの電位が接地電位から電
源電位Ｖｃｃに上昇するので、ノードＨの電位がキャパ
シタ１９のカップリングによって上昇し始める。ノード
Ｈの電位上昇によってトランジスタ２４がＯＦＦ状態と
なると、キャパシタ２０の放電経路が遮断されるため、
ノードＩにキャパシタ２０から放電された負の電荷が蓄
積され始める。これによってノードＩの電位は接地電位
以下に下降し始め、最終的に、電源電位Ｖｃｃと同じ絶
対値を有する負の電位（−Ｖｃｃ）となる。したがっ
て、トランジスタ２３がＯＮ状態となって、基板１３０
に、ノードＩの電位（−Ｖｃｃ）よりもＰチャネルＭＯ
Ｓトランジスタのしきい値電圧Ｖｔｈｐだけ高い電位
（−Ｖｃｃ＋Ｖｔｈｐ）を基板バイアスＶBBとして与え
る。一方、ノードＩの電位降下に応答してトランジスタ
２２が導通するので、ノードＨの電位はノードＫの電位
（−Ｖｃｃ＋Ｖｔｈｐ）よりも高い接地電位となる。し
たがって、トランジスタ２１はＯＦＦ状態となる。トラ
ンジスタ２３が導通して基板１３０に負の電位（−Ｖｃ
ｃ＋Ｖｔｈｐ）を供給し、トランジスタ２１がＯＦＦ状
態にある状態はノードＧの電位がローレベルである期間
（ノードＦの電位がハイレベルである期間）持続され
る。
Ｇの電位が電源電位Ｖｃｃから接地電位に立下がると、
これに応答してノードＩの電位もキャパシタ２０のカッ
プリングによって低下し始める。一方、チャージポンプ
回路５１においては、ノードＦの電位が接地電位から電
源電位Ｖｃｃに上昇するので、ノードＨの電位がキャパ
シタ１９のカップリングによって上昇し始める。ノード
Ｈの電位上昇によってトランジスタ２４がＯＦＦ状態と
なると、キャパシタ２０の放電経路が遮断されるため、
ノードＩにキャパシタ２０から放電された負の電荷が蓄
積され始める。これによってノードＩの電位は接地電位
以下に下降し始め、最終的に、電源電位Ｖｃｃと同じ絶
対値を有する負の電位（−Ｖｃｃ）となる。したがっ
て、トランジスタ２３がＯＮ状態となって、基板１３０
に、ノードＩの電位（−Ｖｃｃ）よりもＰチャネルＭＯ
Ｓトランジスタのしきい値電圧Ｖｔｈｐだけ高い電位
（−Ｖｃｃ＋Ｖｔｈｐ）を基板バイアスＶBBとして与え
る。一方、ノードＩの電位降下に応答してトランジスタ
２２が導通するので、ノードＨの電位はノードＫの電位
（−Ｖｃｃ＋Ｖｔｈｐ）よりも高い接地電位となる。し
たがって、トランジスタ２１はＯＦＦ状態となる。トラ
ンジスタ２３が導通して基板１３０に負の電位（−Ｖｃ
ｃ＋Ｖｔｈｐ）を供給し、トランジスタ２１がＯＦＦ状
態にある状態はノードＧの電位がローレベルである期間
（ノードＦの電位がハイレベルである期間）持続され
る。
【００１９】逆に、ノードＦの電位の立下がり時には、
チャージポンプ回路５１がノードＧの電位の立下がり時
におけるチャージポンプ回路５０と同じ動作を行なう。
すなわち、ノードＦの電位が電源電位Ｖｃｃから接地電
位に立下がると、これに応答してノードＨの電位もキャ
パシタ１９のカップリングによって低下し始める。一
方、チャージポンプ回路５０においてはノードＩの電位
がノードＧの電位の立上がりに応答して上昇するので、
トランジスタ２２はＯＦＦ状態となる。これによってキ
ャパシタ１９の放電経路が遮断されるため、ノードＨの
電位は電源電位Ｖｃｃと同じ絶対値を有する負の電位
（−Ｖｃｃ）まで低下する。この結果、ノードＫの電位
は最終的にノードＨの電位よりも前記しきい値電圧Ｖｔ
ｈｐだけ高い電位（−Ｖｃｃ＋Ｖｔｈｐ）となる。チャ
ージポンプ回路５０においては、チャージポンプ回路５
１のノードＨの電位降下によってトランジスタ２４が導
通してノードＩを接地電位にする。したがって、チャー
ジポンプ回路５０においてトランジスタ２３はＯＦＦ状
態となる。トランジスタ２３がＯＦＦ状態にあり、トラ
ンジスタ２１が基板１３０に負の電位（−Ｖｃｃ＋Ｖｔ
ｈｐ）を出力する、このような状態はノードＦの電位が
ローレベルにある期間（ノードＧの電位がハイレベルに
ある期間）持続される。
チャージポンプ回路５１がノードＧの電位の立下がり時
におけるチャージポンプ回路５０と同じ動作を行なう。
すなわち、ノードＦの電位が電源電位Ｖｃｃから接地電
位に立下がると、これに応答してノードＨの電位もキャ
パシタ１９のカップリングによって低下し始める。一
方、チャージポンプ回路５０においてはノードＩの電位
がノードＧの電位の立上がりに応答して上昇するので、
トランジスタ２２はＯＦＦ状態となる。これによってキ
ャパシタ１９の放電経路が遮断されるため、ノードＨの
電位は電源電位Ｖｃｃと同じ絶対値を有する負の電位
（−Ｖｃｃ）まで低下する。この結果、ノードＫの電位
は最終的にノードＨの電位よりも前記しきい値電圧Ｖｔ
ｈｐだけ高い電位（−Ｖｃｃ＋Ｖｔｈｐ）となる。チャ
ージポンプ回路５０においては、チャージポンプ回路５
１のノードＨの電位降下によってトランジスタ２４が導
通してノードＩを接地電位にする。したがって、チャー
ジポンプ回路５０においてトランジスタ２３はＯＦＦ状
態となる。トランジスタ２３がＯＦＦ状態にあり、トラ
ンジスタ２１が基板１３０に負の電位（−Ｖｃｃ＋Ｖｔ
ｈｐ）を出力する、このような状態はノードＦの電位が
ローレベルにある期間（ノードＧの電位がハイレベルに
ある期間）持続される。
【００２０】このような回路動作の結果、この基板バイ
アス発生回路から常時負の一定電位（−Ｖｃｃ＋Ｖｔｈ
ｐ）が発生される。
アス発生回路から常時負の一定電位（−Ｖｃｃ＋Ｖｔｈ
ｐ）が発生される。
【００２１】さて、低消費電力化という観点から、従来
の基板バイアス発生回路においてリングオシレータの出
力電位のレベル反転周期（つまり、リングオシレータの
発振周期）は、比較的長く設定される。たとえば、図４
において、リングオシレータ３０の発振周期が短いと、
インバータ１〜７の各々の出力電位は短い周期でハイレ
ベルとなる。このためリングオシレータ３０における消
費電力が増大する。そこで、リングオシレータの発振周
期は比較的長く設定される。具体的には、リングオシレ
ータの発振周波数は従来２００ｎｓ程度であったが、現
在では、低消費電力化のため２μｓ程度である。リング
オシレータの発振周波数が２００ｎｓ程度である場合、
リングオシレータの消費電流は４０μＡ程度であり、基
板バイアス発生回路全体における消費電流は５００μＡ
程度であるが、リングオシレータの発振周波数が２μｓ
程度であれば、リングオシレータの消費電流は４μＡ程
度であり、基板バイアス発生回路全体の消費電流は１５
μＡ程度となる。リングオシレータの発振周期を長くす
るには、リングオシレータを構成する各インバータの信
号遅延時間を長くすればよい。そこで、各インバータを
構成するＭＯＳトランジスタのサイズが小さくされて、
各インバータの駆動能力が低くされる。各インバータを
構成するトランジスタのサイズが小さいと、各インバー
タの出力端の電位は前段のインバータの出力電位変化に
追従して変化しにくくなるので、結果的に各インバータ
における遅延時間が長くなる。リングオシレータの発振
周期を長くするにはこのような方法がとられるので、リ
ングオシレータの出力電位の立上がり時間および立下が
り時間は長くなる。つまり、リングオシレータの出力電
位波形になまりが生じる。このため、図４におけるリン
グオシレータ３０の出力電位（ノードＢおよびＣの電
位）は図５（ａ）に示されるように緩やかに立上がり緩
やかに立下がる。このようなリングオシレータの出力電
位波形のなまりを除去するために波形整形回路４０が設
けられる。
の基板バイアス発生回路においてリングオシレータの出
力電位のレベル反転周期（つまり、リングオシレータの
発振周期）は、比較的長く設定される。たとえば、図４
において、リングオシレータ３０の発振周期が短いと、
インバータ１〜７の各々の出力電位は短い周期でハイレ
ベルとなる。このためリングオシレータ３０における消
費電力が増大する。そこで、リングオシレータの発振周
期は比較的長く設定される。具体的には、リングオシレ
ータの発振周波数は従来２００ｎｓ程度であったが、現
在では、低消費電力化のため２μｓ程度である。リング
オシレータの発振周波数が２００ｎｓ程度である場合、
リングオシレータの消費電流は４０μＡ程度であり、基
板バイアス発生回路全体における消費電流は５００μＡ
程度であるが、リングオシレータの発振周波数が２μｓ
程度であれば、リングオシレータの消費電流は４μＡ程
度であり、基板バイアス発生回路全体の消費電流は１５
μＡ程度となる。リングオシレータの発振周期を長くす
るには、リングオシレータを構成する各インバータの信
号遅延時間を長くすればよい。そこで、各インバータを
構成するＭＯＳトランジスタのサイズが小さくされて、
各インバータの駆動能力が低くされる。各インバータを
構成するトランジスタのサイズが小さいと、各インバー
タの出力端の電位は前段のインバータの出力電位変化に
追従して変化しにくくなるので、結果的に各インバータ
における遅延時間が長くなる。リングオシレータの発振
周期を長くするにはこのような方法がとられるので、リ
ングオシレータの出力電位の立上がり時間および立下が
り時間は長くなる。つまり、リングオシレータの出力電
位波形になまりが生じる。このため、図４におけるリン
グオシレータ３０の出力電位（ノードＢおよびＣの電
位）は図５（ａ）に示されるように緩やかに立上がり緩
やかに立下がる。このようなリングオシレータの出力電
位波形のなまりを除去するために波形整形回路４０が設
けられる。
【００２２】
【発明が解決しようとする課題】以上のように、リング
オシレータの出力を受ける２つの論理ゲートの出力を用
いて２つのチャージポンプを駆動する構成の、従来の基
板バイアス発生回路においては、一方のチャージポンプ
回路への入力電位と他の位相と、他方のチャージポンプ
回路への入力電位の位相とはほぼ１８０度だけ異なるよ
うに設定される。これは、前記一方への入力電位と前記
他方への入力電位とがともにローレベルとなる期間を生
じさせないようにするためである。これらの入力電位が
ともにローレベルとなると次のような問題が生じる。
オシレータの出力を受ける２つの論理ゲートの出力を用
いて２つのチャージポンプを駆動する構成の、従来の基
板バイアス発生回路においては、一方のチャージポンプ
回路への入力電位と他の位相と、他方のチャージポンプ
回路への入力電位の位相とはほぼ１８０度だけ異なるよ
うに設定される。これは、前記一方への入力電位と前記
他方への入力電位とがともにローレベルとなる期間を生
じさせないようにするためである。これらの入力電位が
ともにローレベルとなると次のような問題が生じる。
【００２３】たとえば、図４において、ノードＧの電位
が電源電位Ｖｃｃから接地電位に立下がったときに、ノ
ードＦの電位がまだローレベルにある場合を想定する。
このような場合、ノードＩの電位が低下しつつあるとき
に、ノードＨの電位がまだ低いためにトランジスタ２４
がＯＮ状態のままとなる期間が生じる。この期間にはノ
ードＩが接地されるためキャパシタ２０の放電経路が遮
断されない。したがって、ノードＩの電位は本来立下が
るべき電位（−Ｖｃｃ）まで下がらず、接地電位０Ｖに
近づく。逆にノードＦの電位の立下がり時にノードＧの
電位がまだローレベルにあると、チャージポンプ回路５
１においてトランジスタ２２がＯＮ状態のままとなる期
間が生じる。このため、ノードＨの電位は十分に下がら
ず接地電位に近づく。この結果、基板バイアスＶBBは、
理想的な電位（−Ｖｃｃ＋Ｖｔｈｐ）よりも高くなる。
が電源電位Ｖｃｃから接地電位に立下がったときに、ノ
ードＦの電位がまだローレベルにある場合を想定する。
このような場合、ノードＩの電位が低下しつつあるとき
に、ノードＨの電位がまだ低いためにトランジスタ２４
がＯＮ状態のままとなる期間が生じる。この期間にはノ
ードＩが接地されるためキャパシタ２０の放電経路が遮
断されない。したがって、ノードＩの電位は本来立下が
るべき電位（−Ｖｃｃ）まで下がらず、接地電位０Ｖに
近づく。逆にノードＦの電位の立下がり時にノードＧの
電位がまだローレベルにあると、チャージポンプ回路５
１においてトランジスタ２２がＯＮ状態のままとなる期
間が生じる。このため、ノードＨの電位は十分に下がら
ず接地電位に近づく。この結果、基板バイアスＶBBは、
理想的な電位（−Ｖｃｃ＋Ｖｔｈｐ）よりも高くなる。
【００２４】このような問題を解決するために、ノード
Ｆの電位とノードＧの電位とが常に相補的なレベルとな
るように従来の基板バイアス発生回路は構成される。し
かしながら、近年の半導体集積回路装置の高集積化に伴
い、同一のサイズで本来形成されるべき回路素子でも、
半導体基板上の占有面積等の関係で異なるサイズで形成
しなければならない場合がある。たとえば図４における
基板バイアス発生回路においては、キャパシタ１９とキ
ャパシタ２０とを異なるサイズで半導体基板１３０上に
形成しなければならない場合がある。キャパシタ１９お
よび２０は、比較的大きい絶対値を有する負の電位を得
るための負の電荷を蓄積するために設けられる。このた
め、キャパシタ１９および２０の容量はある値以上でな
ければならない。しかし、キャパシタ１９および２０の
いずれか一方のサイズを、半導体基板上のレイアウトの
関係で小さくしなければならない場合がある。そこで、
このような場合には、他方のキャパシタのサイズを大き
くするという方法が用いられる。この結果、キャパシタ
１９の容量とキャパシタ２０の容量とは等しくならな
い。キャパシタ１９および２０の容量間にこのようなア
ンバランスが生じるとノードＦの電位とノードＧの電位
とがともにローレベルとなる期間が生じる。
Ｆの電位とノードＧの電位とが常に相補的なレベルとな
るように従来の基板バイアス発生回路は構成される。し
かしながら、近年の半導体集積回路装置の高集積化に伴
い、同一のサイズで本来形成されるべき回路素子でも、
半導体基板上の占有面積等の関係で異なるサイズで形成
しなければならない場合がある。たとえば図４における
基板バイアス発生回路においては、キャパシタ１９とキ
ャパシタ２０とを異なるサイズで半導体基板１３０上に
形成しなければならない場合がある。キャパシタ１９お
よび２０は、比較的大きい絶対値を有する負の電位を得
るための負の電荷を蓄積するために設けられる。このた
め、キャパシタ１９および２０の容量はある値以上でな
ければならない。しかし、キャパシタ１９および２０の
いずれか一方のサイズを、半導体基板上のレイアウトの
関係で小さくしなければならない場合がある。そこで、
このような場合には、他方のキャパシタのサイズを大き
くするという方法が用いられる。この結果、キャパシタ
１９の容量とキャパシタ２０の容量とは等しくならな
い。キャパシタ１９および２０の容量間にこのようなア
ンバランスが生じるとノードＦの電位とノードＧの電位
とがともにローレベルとなる期間が生じる。
【００２５】キャパシタ１９の容量とキャパシタ２０の
容量とが等しければ、キャパシタ２０がノードＧの電位
をそれまでと同じ電位に保持しようとする能力と、キャ
パシタ１９がノードＦの電位をそれまでと同じ電位に保
持しようとする能力とが等しい。したがって、インバー
タ１８の出力の立上がりに応答してノードＧの電位が立
上がるのに要する時間と、ＮＡＮＤゲート１６の出力の
立上がりに応答してノードＦの電位が立上がるのに要す
る時間とは等しく、インバータ１８の出力の立上がりに
応答してノードＧの電位が立下がるのに要する時間と、
ＮＡＮＤゲート１６の出力の立下がりに応答してノード
Ｆの電位が立下がるのに要する時間とが等しい。したが
って、図５（ｆ）に示されるように、ノードＦの電位の
立下がり時にノードＧの電位は必ずハイレベルにあり、
かつ、ノードＧの電位の立下がり時にノードＦの電位は
必ずハイレベルにある。しかし、たとえば、キャパシタ
２０の容量がキャパシタ１９の容量よりも極端に大きけ
れば、インバータ１８の出力の立下がりに応答してノー
ドＧの電位が立下がるのに要する時間は、ＮＡＮＤゲー
ト１６の電位の立下がりに応答してノードＦの電位が立
下がるのに要する時間よりもかなり長い。この結果は、
ノードＦおよびＧの電位はそれぞれ、図５（ｇ）にそれ
ぞれ実線および破線で示されるような波形を示す。図５
（ｇ）からわかるように、ノードＦがローレベルに立下
がっても、ノードＧの電位はまだローレベルにあるとい
う現象が生じる。逆に、キャパシタ１９の容量がキャパ
シタ２０の容量よりも極端に大きければ、ノードＧの電
位がローレベルに立下がってもノードＦの電位がまだロ
ーレベルにあるという現象が生じる。キャパシタ２０の
容量が大きい場合には、ノードＦの電位がローレベルと
なったときに、ノードＧの電位はそれまでの電位（Ｖｓ
ｓ）から徐々に上昇しつつある。このため、ノードＨの
電位が低下しつつある期間内に、ノードＩの電位がトラ
ンジスタ２２をＯＮ状態にすることができる電位（−Ｖ
ｃｃ＋Ｖｔｈｐ）となる瞬間が生じる。次に、キャパシ
タ２０の容量がキャパシタ１９の容量よりも極端に大き
い場合を例にとって、チャージポンプ５０および５１内
のノードの電位変化を図９を参照しながら具体的に説明
する。図９は、キャパシタ２０の容量がキャパシタ１９
の容量よりも極端に大きい場合のチャージポンプ５０お
よび５１の動作を示すタイミングチャート図である。ノ
ードＧの電位（図９（ａ））は、ノードＦの電位がハイ
レベルに立上がってからある時間経過した後に完全にロ
ーレベルとなり、ノードＦの電位がほぼ完全に低下した
時刻にゆっくりと上昇し始める。このため、図９（ｂ）
および（ｃ）に示されるように、トランジスタ２３は、
トランジスタ２１がＯＮ状態からＯＦＦ状態に切換わっ
てからある時間経過した後に、ＯＦＦ状態からＯＮ状態
に切換わり、かつ、図５（ｅ）および（ｆ）に示される
ように、トランジスタ２２は、トランジスタ２４がＯＦ
Ｆ状態からＯＮ状態に切換わってからある時間経過した
後に、ＯＮ状態からＯＦＦ状態に切換わる。ただし、ト
ランジスタ２３は、ノードＩの電位が基板電位よりも低
くならない限りＯＮ状態とならないので、トランジスタ
２２よりも若干遅れてＯＮ状態からＯＦＦ状態に切換わ
る。同様に、トランジスタ２１はノードＨの電位が基板
電位よりも低くならない限りＯＮ状態とならないので、
トランジスタ２４よりも若干遅れてＯＮ状態に切換わ
る。一方、ノードＨの電位は、図９（ｄ）において実線
で示されるように、トランジスタ２１のＯＦＦ状態への
切換わりに応答して、ノードＦのハイレベルの電位によ
って上昇し始め、その後、トランジスタ２２のＯＮ状態
への切換わりによって電源電位Ｖｃｃに達する。その
後、ノードＨの電位は、ノードＦの電位の立下がりに応
答して低下し始め、トランジスタ２２のＯＦＦ状態への
切換わりによって、−Ｖｃｃに達する。ノードＩの電位
は、図９（ｄ）において破線で示されるように、トラン
ジスタ２３のＯＦＦ状態への切換わりに応答して、ノー
ドＧの電位変化に追従してゆっくりと上昇し、電源電位
Ｖｃｃとなる。その後、ノードＩの電位は、トランジス
タ２４のＯＦＦ状態の切換わりに応答して、ノードＧの
電位の立下がりに追従して徐々に低下し、−Ｖｃｃとな
る。したがって、ノードＩの電位が低下しつつある期間
内には、トランジスタ２３および２４がともにＯＮ状態
となる瞬間は生じないが、ノードＨの電位が低下しつつ
ある期間中には、トランジスタ２１および２２がともに
ＯＮ状態となる瞬間τが生じる。このため、ノードＫが
トランジスタ２１および２２を介して瞬間的に接地され
るので、ノードＫの電位は上昇する。このような現象は
ノードＦの電位が立下がるごとに生じるので、リングオ
シレータ３０の動作開始後、ノードＫの電位は図９
（ｇ）に示されるように、（−Ｖｃｃ＋Ｖｔｈｐ）より
も若干高い電位に安定する。逆に、キャパシタ１９の容
量が大きければ、ノードＧの電位がローレベルとなった
ときにノードＨの電位はそれまでの電位（−Ｖｃｃ）か
ら徐々に上昇しつつある。このため、ノードＩの電位が
低下しつつある期間内にトランジスタ２４がＯＮ状態と
なる瞬間が生じる。したがって、このような場合には、
ノードＥの電位の立下がりごとにノードＫが接地される
という現象が生じる。それゆえ、このような場合にも、
ノードＫの電位は図９（ｇ）に示されるように、本来の
電位（−Ｖｃｃ＋Ｖｔｈｐ）よりも高い電位に安定す
る。図１０は、従来の基板バイアス発生回路の動作開始
時刻からの、基板電位、すなわち図４におけるノードＫ
の電位の変化を概略的に示すグラフである。図１０を参
照して、基板電位が基板バイアス発生回路が動作する直
前において０Ｖであった場合、ノードＫの電位は実際に
は、実線で示されるように、徐々に低下する。図４にお
いてノードＧの電位とノードＦの電位とが同時にローレ
ベルとなるような瞬間が生じなければ、ノードＫの電位
は以後、破線で示されるように、電源電位と同じ絶対値
を有する負の電位（−Ｖｃｃ）よりもＰチャネルＭＯＳ
トランジスタのしきい値電圧Ｖｔｈｐだけ高い電位に安
定する。しかし、ノードＧの電位とノードＦの電位とが
ともにローレベルとなるような瞬間が生じる場合には、
ノードＫの電位は、以後、このような電位（−Ｖｃｃ＋
Ｖｔｈｐ）よりも高い電位に安定する。
容量とが等しければ、キャパシタ２０がノードＧの電位
をそれまでと同じ電位に保持しようとする能力と、キャ
パシタ１９がノードＦの電位をそれまでと同じ電位に保
持しようとする能力とが等しい。したがって、インバー
タ１８の出力の立上がりに応答してノードＧの電位が立
上がるのに要する時間と、ＮＡＮＤゲート１６の出力の
立上がりに応答してノードＦの電位が立上がるのに要す
る時間とは等しく、インバータ１８の出力の立上がりに
応答してノードＧの電位が立下がるのに要する時間と、
ＮＡＮＤゲート１６の出力の立下がりに応答してノード
Ｆの電位が立下がるのに要する時間とが等しい。したが
って、図５（ｆ）に示されるように、ノードＦの電位の
立下がり時にノードＧの電位は必ずハイレベルにあり、
かつ、ノードＧの電位の立下がり時にノードＦの電位は
必ずハイレベルにある。しかし、たとえば、キャパシタ
２０の容量がキャパシタ１９の容量よりも極端に大きけ
れば、インバータ１８の出力の立下がりに応答してノー
ドＧの電位が立下がるのに要する時間は、ＮＡＮＤゲー
ト１６の電位の立下がりに応答してノードＦの電位が立
下がるのに要する時間よりもかなり長い。この結果は、
ノードＦおよびＧの電位はそれぞれ、図５（ｇ）にそれ
ぞれ実線および破線で示されるような波形を示す。図５
（ｇ）からわかるように、ノードＦがローレベルに立下
がっても、ノードＧの電位はまだローレベルにあるとい
う現象が生じる。逆に、キャパシタ１９の容量がキャパ
シタ２０の容量よりも極端に大きければ、ノードＧの電
位がローレベルに立下がってもノードＦの電位がまだロ
ーレベルにあるという現象が生じる。キャパシタ２０の
容量が大きい場合には、ノードＦの電位がローレベルと
なったときに、ノードＧの電位はそれまでの電位（Ｖｓ
ｓ）から徐々に上昇しつつある。このため、ノードＨの
電位が低下しつつある期間内に、ノードＩの電位がトラ
ンジスタ２２をＯＮ状態にすることができる電位（−Ｖ
ｃｃ＋Ｖｔｈｐ）となる瞬間が生じる。次に、キャパシ
タ２０の容量がキャパシタ１９の容量よりも極端に大き
い場合を例にとって、チャージポンプ５０および５１内
のノードの電位変化を図９を参照しながら具体的に説明
する。図９は、キャパシタ２０の容量がキャパシタ１９
の容量よりも極端に大きい場合のチャージポンプ５０お
よび５１の動作を示すタイミングチャート図である。ノ
ードＧの電位（図９（ａ））は、ノードＦの電位がハイ
レベルに立上がってからある時間経過した後に完全にロ
ーレベルとなり、ノードＦの電位がほぼ完全に低下した
時刻にゆっくりと上昇し始める。このため、図９（ｂ）
および（ｃ）に示されるように、トランジスタ２３は、
トランジスタ２１がＯＮ状態からＯＦＦ状態に切換わっ
てからある時間経過した後に、ＯＦＦ状態からＯＮ状態
に切換わり、かつ、図５（ｅ）および（ｆ）に示される
ように、トランジスタ２２は、トランジスタ２４がＯＦ
Ｆ状態からＯＮ状態に切換わってからある時間経過した
後に、ＯＮ状態からＯＦＦ状態に切換わる。ただし、ト
ランジスタ２３は、ノードＩの電位が基板電位よりも低
くならない限りＯＮ状態とならないので、トランジスタ
２２よりも若干遅れてＯＮ状態からＯＦＦ状態に切換わ
る。同様に、トランジスタ２１はノードＨの電位が基板
電位よりも低くならない限りＯＮ状態とならないので、
トランジスタ２４よりも若干遅れてＯＮ状態に切換わ
る。一方、ノードＨの電位は、図９（ｄ）において実線
で示されるように、トランジスタ２１のＯＦＦ状態への
切換わりに応答して、ノードＦのハイレベルの電位によ
って上昇し始め、その後、トランジスタ２２のＯＮ状態
への切換わりによって電源電位Ｖｃｃに達する。その
後、ノードＨの電位は、ノードＦの電位の立下がりに応
答して低下し始め、トランジスタ２２のＯＦＦ状態への
切換わりによって、−Ｖｃｃに達する。ノードＩの電位
は、図９（ｄ）において破線で示されるように、トラン
ジスタ２３のＯＦＦ状態への切換わりに応答して、ノー
ドＧの電位変化に追従してゆっくりと上昇し、電源電位
Ｖｃｃとなる。その後、ノードＩの電位は、トランジス
タ２４のＯＦＦ状態の切換わりに応答して、ノードＧの
電位の立下がりに追従して徐々に低下し、−Ｖｃｃとな
る。したがって、ノードＩの電位が低下しつつある期間
内には、トランジスタ２３および２４がともにＯＮ状態
となる瞬間は生じないが、ノードＨの電位が低下しつつ
ある期間中には、トランジスタ２１および２２がともに
ＯＮ状態となる瞬間τが生じる。このため、ノードＫが
トランジスタ２１および２２を介して瞬間的に接地され
るので、ノードＫの電位は上昇する。このような現象は
ノードＦの電位が立下がるごとに生じるので、リングオ
シレータ３０の動作開始後、ノードＫの電位は図９
（ｇ）に示されるように、（−Ｖｃｃ＋Ｖｔｈｐ）より
も若干高い電位に安定する。逆に、キャパシタ１９の容
量が大きければ、ノードＧの電位がローレベルとなった
ときにノードＨの電位はそれまでの電位（−Ｖｃｃ）か
ら徐々に上昇しつつある。このため、ノードＩの電位が
低下しつつある期間内にトランジスタ２４がＯＮ状態と
なる瞬間が生じる。したがって、このような場合には、
ノードＥの電位の立下がりごとにノードＫが接地される
という現象が生じる。それゆえ、このような場合にも、
ノードＫの電位は図９（ｇ）に示されるように、本来の
電位（−Ｖｃｃ＋Ｖｔｈｐ）よりも高い電位に安定す
る。図１０は、従来の基板バイアス発生回路の動作開始
時刻からの、基板電位、すなわち図４におけるノードＫ
の電位の変化を概略的に示すグラフである。図１０を参
照して、基板電位が基板バイアス発生回路が動作する直
前において０Ｖであった場合、ノードＫの電位は実際に
は、実線で示されるように、徐々に低下する。図４にお
いてノードＧの電位とノードＦの電位とが同時にローレ
ベルとなるような瞬間が生じなければ、ノードＫの電位
は以後、破線で示されるように、電源電位と同じ絶対値
を有する負の電位（−Ｖｃｃ）よりもＰチャネルＭＯＳ
トランジスタのしきい値電圧Ｖｔｈｐだけ高い電位に安
定する。しかし、ノードＧの電位とノードＦの電位とが
ともにローレベルとなるような瞬間が生じる場合には、
ノードＫの電位は、以後、このような電位（−Ｖｃｃ＋
Ｖｔｈｐ）よりも高い電位に安定する。
【００２６】このように、チャージポンプ回路５０およ
び５１にそれぞれ含まれるキャパシタ２０および１９間
に極端な容量の差があると、これらのチャージポンプ回
路には、十分な量の負の電荷が蓄積されない。したがっ
て、従来の基板バイアス発生回路は、２つのチャージポ
ンプ回路のうちの一方に含まれるキャパシタと他方に含
まれるキャパシタとの間の容量の差が大きいと、基板バ
イアスＶBBの発生効率が悪くなるという問題を有してい
た。リングオシレータの発振周波数が低いほど、リング
オシレータの出力電位波形のなまりが大きいので、チャ
ージポンプ内のキャパシタ１９，２０の容量が大きい場
合、基板バイアス発生回路におけるチャージポンプの入
力端（図４におけるノードＦおよびＧ）に現われる電位
波形になまりが生じやすい。したがって、リングオシレ
ータの発振周波数が低く設定される現在、上記のような
問題点はより顕著となる。
び５１にそれぞれ含まれるキャパシタ２０および１９間
に極端な容量の差があると、これらのチャージポンプ回
路には、十分な量の負の電荷が蓄積されない。したがっ
て、従来の基板バイアス発生回路は、２つのチャージポ
ンプ回路のうちの一方に含まれるキャパシタと他方に含
まれるキャパシタとの間の容量の差が大きいと、基板バ
イアスＶBBの発生効率が悪くなるという問題を有してい
た。リングオシレータの発振周波数が低いほど、リング
オシレータの出力電位波形のなまりが大きいので、チャ
ージポンプ内のキャパシタ１９，２０の容量が大きい場
合、基板バイアス発生回路におけるチャージポンプの入
力端（図４におけるノードＦおよびＧ）に現われる電位
波形になまりが生じやすい。したがって、リングオシレ
ータの発振周波数が低く設定される現在、上記のような
問題点はより顕著となる。
【００２７】このような問題を回避するには、たとえば
図４において、インバータ１８の駆動能力を大きくする
ことによってノードＧの電位をインバータ１８の出力電
位変化に追従して変化しやすくしたり（キャパシタ２０
の容量が大きい場合）、ＮＡＮＤゲート１６の駆動能力
を大きくすることによってノードＦの電位をＮＡＮＤゲ
ート１６の出力電位変化に追従して変化しやすくしたり
（キャパシタ１９の容量が大きい場合）する方法が考え
られる。しかしながら、このような方法によれば、イン
バータ１８やＮＡＮＤゲート１６のサイズを大きくする
必要があるので、消費電力が増大するという問題が新た
に生じる。
図４において、インバータ１８の駆動能力を大きくする
ことによってノードＧの電位をインバータ１８の出力電
位変化に追従して変化しやすくしたり（キャパシタ２０
の容量が大きい場合）、ＮＡＮＤゲート１６の駆動能力
を大きくすることによってノードＦの電位をＮＡＮＤゲ
ート１６の出力電位変化に追従して変化しやすくしたり
（キャパシタ１９の容量が大きい場合）する方法が考え
られる。しかしながら、このような方法によれば、イン
バータ１８やＮＡＮＤゲート１６のサイズを大きくする
必要があるので、消費電力が増大するという問題が新た
に生じる。
【００２８】それゆえに、本発明の目的は、上記のよう
な問題点を解決し、２つのチャージポンプ回路のうちの
一方に含まれるキャパシタの容量と他方に含まれるキャ
パシタの容量との差にかかわらず効率よく基板バイアス
を発生することができる基板バイアス発生装置を提供す
ることである。
な問題点を解決し、２つのチャージポンプ回路のうちの
一方に含まれるキャパシタの容量と他方に含まれるキャ
パシタの容量との差にかかわらず効率よく基板バイアス
を発生することができる基板バイアス発生装置を提供す
ることである。
【００２９】
【課題を解決するための手段】上記のような目的を達成
するために、本発明に係る基板バイアス発生装置は、リ
ング状に接続された複数のインバータ手段を含むリング
オシレータ手段と、第１の信号発生手段と、第２の信号
発生手段と、第１および第２の信号発生手段にそれぞれ
対応して設けられる第１および第２のチャージポンプ手
段とを備える。第１の信号発生手段は、リングオシレー
タ手段の出力に基づいて、論理レベルが一定周期で反転
する信号を発生する。第２の信号発生手段は、第１の信
号発生手段の出力信号が第１の論理レベルにある第１期
間内に、この第１期間よりも短い第２期間だけ第２の論
理レベルの信号を発生し、かつ、他の期間には第１の論
理レベルの信号を発生する。第１のチャージポンプ手段
は、第１の信号発生手段の出力信号の第１の論理レベル
から第２の論理レベルへの切換わりに応答して放電を開
始し、かつ、第１の信号発生手段の出力信号の第２の論
理レベルから第１の論理レベルへの切換わりに応答して
充電を開始する第１容量結合素子と、第１容量結合素子
からの放電のための第１の電気経路手段とを含む。同様
に、第２のチャージポンプ手段は、第２の信号発生手段
の出力信号の第１の論理レベルから第２の論理レベルへ
の切換わりに応答して放電を開始し、かつ、第２の信号
発生手段の出力信号の第２の論理レベルから第１の論理
レベルへの切換わりに応答して充電を開始する第２容量
結合素子と、第２容量結合素子からの放電のための第２
電気経路手段とを含む。第１電気経路手段は、第２の信
号発生手段の第２の論理レベルの出力信号に応答して活
性化され、第２の電気経路手段は、第１の信号発生手段
の第２の論理レベルの出力信号に応答して活性化され
る。本発明に係る基板バイアス発生装置は、基板バイア
スとして一定の電圧が供給されるべき半導体基板上に形
成される。
するために、本発明に係る基板バイアス発生装置は、リ
ング状に接続された複数のインバータ手段を含むリング
オシレータ手段と、第１の信号発生手段と、第２の信号
発生手段と、第１および第２の信号発生手段にそれぞれ
対応して設けられる第１および第２のチャージポンプ手
段とを備える。第１の信号発生手段は、リングオシレー
タ手段の出力に基づいて、論理レベルが一定周期で反転
する信号を発生する。第２の信号発生手段は、第１の信
号発生手段の出力信号が第１の論理レベルにある第１期
間内に、この第１期間よりも短い第２期間だけ第２の論
理レベルの信号を発生し、かつ、他の期間には第１の論
理レベルの信号を発生する。第１のチャージポンプ手段
は、第１の信号発生手段の出力信号の第１の論理レベル
から第２の論理レベルへの切換わりに応答して放電を開
始し、かつ、第１の信号発生手段の出力信号の第２の論
理レベルから第１の論理レベルへの切換わりに応答して
充電を開始する第１容量結合素子と、第１容量結合素子
からの放電のための第１の電気経路手段とを含む。同様
に、第２のチャージポンプ手段は、第２の信号発生手段
の出力信号の第１の論理レベルから第２の論理レベルへ
の切換わりに応答して放電を開始し、かつ、第２の信号
発生手段の出力信号の第２の論理レベルから第１の論理
レベルへの切換わりに応答して充電を開始する第２容量
結合素子と、第２容量結合素子からの放電のための第２
電気経路手段とを含む。第１電気経路手段は、第２の信
号発生手段の第２の論理レベルの出力信号に応答して活
性化され、第２の電気経路手段は、第１の信号発生手段
の第２の論理レベルの出力信号に応答して活性化され
る。本発明に係る基板バイアス発生装置は、基板バイア
スとして一定の電圧が供給されるべき半導体基板上に形
成される。
【００３０】好ましくは、リングオシレータ手段から
は、少しずつ位相の異なる第１，第２，および第３の信
号が得られ、第１の信号発生手段は、第１の信号作成手
段および第１の論理ゲート手段を含み、第２の信号発生
手段は、第２の信号作成手段および第２の論理ゲート手
段を含む。第１の信号作成手段は、リングオシレータ手
段からの第１および第２の信号に基づいて第４の信号を
作成する。一方、第２の信号作成手段は、リングオシレ
ータ手段からの第２および第３の信号に基づいて、第４
の信号と比較的大きく位相の異なる第５の信号を作成す
る。第１の論理ゲート手段は、これら第４および第５の
信号を入力とし、これらがともに所定の論理レベルにあ
るときに第２の論理レベルの信号を出力する。一方、第
２の論理ゲート手段はこれら第４および第５の信号を入
力とし、これらのうちの少なくともいずれか一方が前記
所定の論理レベルにあるときに第１の論理レベルの信号
を出力する。
は、少しずつ位相の異なる第１，第２，および第３の信
号が得られ、第１の信号発生手段は、第１の信号作成手
段および第１の論理ゲート手段を含み、第２の信号発生
手段は、第２の信号作成手段および第２の論理ゲート手
段を含む。第１の信号作成手段は、リングオシレータ手
段からの第１および第２の信号に基づいて第４の信号を
作成する。一方、第２の信号作成手段は、リングオシレ
ータ手段からの第２および第３の信号に基づいて、第４
の信号と比較的大きく位相の異なる第５の信号を作成す
る。第１の論理ゲート手段は、これら第４および第５の
信号を入力とし、これらがともに所定の論理レベルにあ
るときに第２の論理レベルの信号を出力する。一方、第
２の論理ゲート手段はこれら第４および第５の信号を入
力とし、これらのうちの少なくともいずれか一方が前記
所定の論理レベルにあるときに第１の論理レベルの信号
を出力する。
【００３１】
【作用】本発明に係る基板バイアス発生装置は、上記の
ように構成されるので、第２の信号発生手段の出力信号
が第１の論理レベルとなってから第１の信号発生手段の
出力信号が第２の論理レベルとなるまでの時間および、
第１の信号発生手段の出力信号が第１の論理レベルとな
ってから第２の信号発生手段の出力信号が第２の論理レ
ベルとなるまでの時間が従来よりも長くなる。このた
め、第１の信号発生手段の出力信号の立上がり速度およ
び立下がり速度が遅い場合に、第２のチャージポンプ手
段において、第２の信号発生手段の出力信号が第２の論
理レベルにある期間内に第２の電気経路手段が活性状態
にある可能性が減少する。同様に、第２の信号発生手段
の出力信号の立上がり速度および立下がり速度が遅い場
合に、第１のチャージポンプ手段において、第１の信号
発生手段の出力信号が第２の論理レベルにある期間内に
第１の電気経路手段が活性状態にある可能性も減少す
る。したがって、第１および第２のチャージポンプ手段
においてそれぞれ、第１および第２の容量結合素子から
放電された電荷が十分に蓄積される。
ように構成されるので、第２の信号発生手段の出力信号
が第１の論理レベルとなってから第１の信号発生手段の
出力信号が第２の論理レベルとなるまでの時間および、
第１の信号発生手段の出力信号が第１の論理レベルとな
ってから第２の信号発生手段の出力信号が第２の論理レ
ベルとなるまでの時間が従来よりも長くなる。このた
め、第１の信号発生手段の出力信号の立上がり速度およ
び立下がり速度が遅い場合に、第２のチャージポンプ手
段において、第２の信号発生手段の出力信号が第２の論
理レベルにある期間内に第２の電気経路手段が活性状態
にある可能性が減少する。同様に、第２の信号発生手段
の出力信号の立上がり速度および立下がり速度が遅い場
合に、第１のチャージポンプ手段において、第１の信号
発生手段の出力信号が第２の論理レベルにある期間内に
第１の電気経路手段が活性状態にある可能性も減少す
る。したがって、第１および第２のチャージポンプ手段
においてそれぞれ、第１および第２の容量結合素子から
放電された電荷が十分に蓄積される。
【００３２】
【実施例】図１は、本発明の一実施例の基板バイアス発
生回路の構成を概念的に示す図である。図１を参照し
て、本実施例の基板バイアス発生回路は、リングオシレ
ータ３０と、２つの波形整形回路４０および４１と、２
入力ＮＯＲゲート１７および２入力ＮＡＮＤゲート１６
と、２入力ＮＯＲゲート１７の出力を受けるインバータ
１８と、インバータ１８の出力を受ける遅延回路６０お
よび２入力ＮＡＮＤゲート１６の出力を受ける遅延回路
６１と、相互に関連して動作する２つのチャージポンプ
回路５０および５１とを含む。
生回路の構成を概念的に示す図である。図１を参照し
て、本実施例の基板バイアス発生回路は、リングオシレ
ータ３０と、２つの波形整形回路４０および４１と、２
入力ＮＯＲゲート１７および２入力ＮＡＮＤゲート１６
と、２入力ＮＯＲゲート１７の出力を受けるインバータ
１８と、インバータ１８の出力を受ける遅延回路６０お
よび２入力ＮＡＮＤゲート１６の出力を受ける遅延回路
６１と、相互に関連して動作する２つのチャージポンプ
回路５０および５１とを含む。
【００３３】リングオシレータ３０は、図４に示される
従来の基板バイアス発生回路におけるそれと同一の構成
を有する。しかし、従来と異なり、インバータ５および
７の出力電位だけでなく、インバータ３の出力電位もリ
ングオシレータ３０の出力として用いられる。すなわ
ち、波形整形回路４０が従来と同様にノードＢおよびＣ
の電位に基づいてリングオシレータ３０の出力電位波形
を整形する一方、波形整形回路４１がノードＡおよびＢ
の電位に基づいてリングオシレータ３０の出力電位波形
を整形する。
従来の基板バイアス発生回路におけるそれと同一の構成
を有する。しかし、従来と異なり、インバータ５および
７の出力電位だけでなく、インバータ３の出力電位もリ
ングオシレータ３０の出力として用いられる。すなわ
ち、波形整形回路４０が従来と同様にノードＢおよびＣ
の電位に基づいてリングオシレータ３０の出力電位波形
を整形する一方、波形整形回路４１がノードＡおよびＢ
の電位に基づいてリングオシレータ３０の出力電位波形
を整形する。
【００３４】図３は本実施例の基板バイアス発生回路の
動作を説明するためのタイミングチャート図である。以
下の説明にあたっては図３も参照する。
動作を説明するためのタイミングチャート図である。以
下の説明にあたっては図３も参照する。
【００３５】図３（ａ）に示されるように、ノードＡ，
Ｂ，およびＣのそれぞれの電位波形はほぼ同相であり、
かつ、ノードＡの電位波形はノードＢの電位波形よりも
２つのインバータによる遅延時間分進んだ位相を示し、
ノードＣの電位波形はノードＢの電位波形よりも２つの
インバータによる遅延時間分遅れた位相を示す。したが
って、波形整形回路４０の出力電位波形と、波形整形回
路４１の出力電位波形とは、図３（ｂ）に示されるよう
に、４つのインバータによる遅延時間に相当する位相差
を有する。
Ｂ，およびＣのそれぞれの電位波形はほぼ同相であり、
かつ、ノードＡの電位波形はノードＢの電位波形よりも
２つのインバータによる遅延時間分進んだ位相を示し、
ノードＣの電位波形はノードＢの電位波形よりも２つの
インバータによる遅延時間分遅れた位相を示す。したが
って、波形整形回路４０の出力電位波形と、波形整形回
路４１の出力電位波形とは、図３（ｂ）に示されるよう
に、４つのインバータによる遅延時間に相当する位相差
を有する。
【００３６】波形整形回路４０および４１の出力電位は
ＮＯＲゲート１７およびＮＡＮＤゲート１６に入力され
る。ＮＡＮＤゲート１６の出力はノードＥの電位（波形
整形回路４０の出力電位）およびノードＤの電位（波形
整形回路４１の出力電位）がともにハイレベルである期
間にのみローレベルとなるので、図３（ｃ）に示される
波形を示す。一方、ＮＯＲゲート１７の出力は、ノード
ＥおよびＤの電位がともにローレベルである期間にのみ
ハイレベルとなるので、図３（ｄ）に示されるような波
形を示す。図３（ｃ）および（ｄ）からわかるように、
従来と異なり、ＮＯＲゲート１７の出力がハイレベルで
ある期間がＮＡＮＤゲート１６の出力電位がハイレベル
である期間内に完全に含まれる。ＮＯＲゲート１７の出
力電位波形とＮＡＮＤゲート１６の出力電位波形との間
のこのような関係によってチャージポンプ回路５０およ
び５１は効率よく動作することが、後述の説明で明らか
となる。
ＮＯＲゲート１７およびＮＡＮＤゲート１６に入力され
る。ＮＡＮＤゲート１６の出力はノードＥの電位（波形
整形回路４０の出力電位）およびノードＤの電位（波形
整形回路４１の出力電位）がともにハイレベルである期
間にのみローレベルとなるので、図３（ｃ）に示される
波形を示す。一方、ＮＯＲゲート１７の出力は、ノード
ＥおよびＤの電位がともにローレベルである期間にのみ
ハイレベルとなるので、図３（ｄ）に示されるような波
形を示す。図３（ｃ）および（ｄ）からわかるように、
従来と異なり、ＮＯＲゲート１７の出力がハイレベルで
ある期間がＮＡＮＤゲート１６の出力電位がハイレベル
である期間内に完全に含まれる。ＮＯＲゲート１７の出
力電位波形とＮＡＮＤゲート１６の出力電位波形との間
のこのような関係によってチャージポンプ回路５０およ
び５１は効率よく動作することが、後述の説明で明らか
となる。
【００３７】ＮＯＲゲート１７の出力を受けるインバー
タ１８の出力は遅延回路６０を介してチャージポンプ回
路５０に与えられる。同様に、ＮＡＮＤゲート１６の出
力は遅延回路６１を介してチャージポンプ回路５１に与
えられる。従来と同様に、チャージポンプ回路５０の出
力端とチャージポンプ５１の出力端とは、半導体基板１
３０に接続されるノードＫで互いに接続される。遅延回
路６０および６１は、半導体基板１３０に供給されるべ
き負の電位に相当する量の負の電荷が、第１の論理ゲー
トであるＮＡＮＤゲート１６、ならびに第２の論理ゲー
トであるＮＯＲゲート１７およびインバータ１８の出力
に応答してチャージポンプ回路５０および５１に交互に
蓄積されるように、上記第１および第２の論理ゲートの
出力電位波形を変換するために必要に応じて設けられ
る。
タ１８の出力は遅延回路６０を介してチャージポンプ回
路５０に与えられる。同様に、ＮＡＮＤゲート１６の出
力は遅延回路６１を介してチャージポンプ回路５１に与
えられる。従来と同様に、チャージポンプ回路５０の出
力端とチャージポンプ５１の出力端とは、半導体基板１
３０に接続されるノードＫで互いに接続される。遅延回
路６０および６１は、半導体基板１３０に供給されるべ
き負の電位に相当する量の負の電荷が、第１の論理ゲー
トであるＮＡＮＤゲート１６、ならびに第２の論理ゲー
トであるＮＯＲゲート１７およびインバータ１８の出力
に応答してチャージポンプ回路５０および５１に交互に
蓄積されるように、上記第１および第２の論理ゲートの
出力電位波形を変換するために必要に応じて設けられ
る。
【００３８】図２は、本実施例の基板バイアス発生回路
の具体的な構成を示す回路図である。図２を参照して、
波形整形回路４０および４１は図４に示される従来のそ
れと同一の構成を有する。波形整形回路４１において、
ノードＢの電位がＰチャネルＭＯＳトランジスタ１３お
よびＮチャネルＭＯＳトランジスタ１４のゲートに与え
られ、ノードＡの電位がＰチャネルＭＯＳトランジスタ
１２およびＮチャネルＭＯＳトランジスタ１５に与えら
れる。図１において、遅延回路６０および６１は、チャ
ージポンプ回路５０への入力信号の位相と、チャージポ
ンプ回路５１への入力信号の位相とが互いに相補となる
ようにするために、必要に応じて設けられる。具体的に
は、ＮＯＲゲート１７の出力信号とＮＡＮＤゲート１６
の出力信号とは同相であるので、遅延回路６０および６
１のうちの少なくともいずれか一方が必要である。この
一方には、インバータが用いられる。遅延回路６０およ
び６１のいずれか一方として、複数個のインバータが用
いられる場合には、他方の遅延回路として、このインバ
ータの数よりも１つだけ多い（または少ない）数のイン
バータが用いられねばならない。本実施例では、遅延回
路６０として単一のインバータ１８が用いられることに
よってチャージポンプ回路５０への入力信号とチャージ
ポンプ回路５１への入力信号とが逆相とされるので遅延
回路６０は必要でない。チャージポンプ回路５０および
５１は図４に示される従来のそれと同一の構成を有す
る。
の具体的な構成を示す回路図である。図２を参照して、
波形整形回路４０および４１は図４に示される従来のそ
れと同一の構成を有する。波形整形回路４１において、
ノードＢの電位がＰチャネルＭＯＳトランジスタ１３お
よびＮチャネルＭＯＳトランジスタ１４のゲートに与え
られ、ノードＡの電位がＰチャネルＭＯＳトランジスタ
１２およびＮチャネルＭＯＳトランジスタ１５に与えら
れる。図１において、遅延回路６０および６１は、チャ
ージポンプ回路５０への入力信号の位相と、チャージポ
ンプ回路５１への入力信号の位相とが互いに相補となる
ようにするために、必要に応じて設けられる。具体的に
は、ＮＯＲゲート１７の出力信号とＮＡＮＤゲート１６
の出力信号とは同相であるので、遅延回路６０および６
１のうちの少なくともいずれか一方が必要である。この
一方には、インバータが用いられる。遅延回路６０およ
び６１のいずれか一方として、複数個のインバータが用
いられる場合には、他方の遅延回路として、このインバ
ータの数よりも１つだけ多い（または少ない）数のイン
バータが用いられねばならない。本実施例では、遅延回
路６０として単一のインバータ１８が用いられることに
よってチャージポンプ回路５０への入力信号とチャージ
ポンプ回路５１への入力信号とが逆相とされるので遅延
回路６０は必要でない。チャージポンプ回路５０および
５１は図４に示される従来のそれと同一の構成を有す
る。
【００３９】ノードＧの電位波形はＮＯＲゲート１７の
出力電位波形とほぼ１８０度異なる位相を示すので、図
３（ｅ）に示されるものとなる。したがって、図３
（ｆ）に示されるように、ノードＦの電位がハイレベル
になってからノードＧの電位がローレベルとなるまでの
時間および、ノードＧの電位がハイレベルとなってから
ノードＦの電位がローレベルとなるまでの時間がとも
に、従来に比べ大幅に増加する（図５（ｆ）と比較）。
したがって、キャパシタ１９の容量とキャパシタ２０の
容量とが等しく、ノードＦおよびＧの各々の立上がりお
よび立下がりが図３（ｆ）に示されるように迅速である
場合、チャージポンプ回路５０および５１はそれぞれ、
ノードＧの電位の立下がりおよびノードＦの電位の立下
がりに応答して、電源電位Ｖｃｃと同じ絶対値を有する
負の電位（−Ｖｃｃ）よりもＰチャネルＭＯＳトランジ
スタのしきい値電圧Ｖｔｈｐだけ高い電位（−Ｖｃｃ＋
Ｖｔｈｐ）をノードＫに出力する。たとえば、ノードＧ
の電位の立下がり時には、ノードＦはすでに電源電位Ｖ
ｃｃとなっている。したがって、ノードＧの電位が立下
がった時点で、ノードＨは必ず、トランジスタ２４をＯ
ＦＦ状態にすることができる高電位にあるので、ノード
Ｉの電位はキャパシタ２０から放電される負の電荷によ
って、−Ｖｃｃまで低下する。つまり、ノードＧの電位
の立下がりに応答してチャージポンプ回路５０から所定
の負電位（−Ｖｃｃ＋Ｖｔｈｐ）が基板バイアスＶBBと
して出力される。逆に、ノードＦの電位の立下がり時に
はノードＧの電位が既に電源電位Ｖｃｃとなっている。
したがって、ノードＦの電位の立下がり時には、ノード
Ｉがかならず、トランジスタ２２をＯＦＦ状態にするこ
とができる高電位にあるので、ノードＨの電位は、−Ｖ
ｃｃまで低下する。これによって、ノードＦの電位の立
下がりに応答してチャージポンプ回路５１から前記所定
の負電位（−Ｖｃｃ＋Ｖｔｈｐ）が基板バイアスＶBBと
して出力される。
出力電位波形とほぼ１８０度異なる位相を示すので、図
３（ｅ）に示されるものとなる。したがって、図３
（ｆ）に示されるように、ノードＦの電位がハイレベル
になってからノードＧの電位がローレベルとなるまでの
時間および、ノードＧの電位がハイレベルとなってから
ノードＦの電位がローレベルとなるまでの時間がとも
に、従来に比べ大幅に増加する（図５（ｆ）と比較）。
したがって、キャパシタ１９の容量とキャパシタ２０の
容量とが等しく、ノードＦおよびＧの各々の立上がりお
よび立下がりが図３（ｆ）に示されるように迅速である
場合、チャージポンプ回路５０および５１はそれぞれ、
ノードＧの電位の立下がりおよびノードＦの電位の立下
がりに応答して、電源電位Ｖｃｃと同じ絶対値を有する
負の電位（−Ｖｃｃ）よりもＰチャネルＭＯＳトランジ
スタのしきい値電圧Ｖｔｈｐだけ高い電位（−Ｖｃｃ＋
Ｖｔｈｐ）をノードＫに出力する。たとえば、ノードＧ
の電位の立下がり時には、ノードＦはすでに電源電位Ｖ
ｃｃとなっている。したがって、ノードＧの電位が立下
がった時点で、ノードＨは必ず、トランジスタ２４をＯ
ＦＦ状態にすることができる高電位にあるので、ノード
Ｉの電位はキャパシタ２０から放電される負の電荷によ
って、−Ｖｃｃまで低下する。つまり、ノードＧの電位
の立下がりに応答してチャージポンプ回路５０から所定
の負電位（−Ｖｃｃ＋Ｖｔｈｐ）が基板バイアスＶBBと
して出力される。逆に、ノードＦの電位の立下がり時に
はノードＧの電位が既に電源電位Ｖｃｃとなっている。
したがって、ノードＦの電位の立下がり時には、ノード
Ｉがかならず、トランジスタ２２をＯＦＦ状態にするこ
とができる高電位にあるので、ノードＨの電位は、−Ｖ
ｃｃまで低下する。これによって、ノードＦの電位の立
下がりに応答してチャージポンプ回路５１から前記所定
の負電位（−Ｖｃｃ＋Ｖｔｈｐ）が基板バイアスＶBBと
して出力される。
【００４０】次に、キャパシタ２０の容量が、キャパシ
タ１９の容量よりも極端に大きい場合を想定する。この
ような場合には、図３（ｇ）に示されるように、ノード
Ｆの電位の立下がりおよび立上がりは迅速であるのに対
し、ノードＧの電位の立上がりおよび立下がりは非常に
緩やかとなる。従来の基板バイアス発生回路において
は、このような現象が生じると、ノードＦおよびＧの電
位が共にローレベルとなる期間が生じることによってチ
ャージポンプ回路５０および５１が出力する基板バイア
スＶBBが本来出力すべき電位（−Ｖｃｃ＋Ｖｔｈｐ）よ
りも高い電位しか出力しないという問題が生じた。しか
し、本実施例においては、図３（ｇ）から明らかなよう
に、ノードＦの電位の立下がり時にはノードＧが既にハ
イレベルにあるので、ノードＩの電位はトランジスタ２
２をＯＦＦ状態とする電位まで上昇している。したがっ
て、ノードＨの電位はノードＦの電位の立下がりに応答
して確実に、−Ｖｃｃまで低下するので、チャージポン
プ回路５１から所定の負電位（−Ｖｃｃ＋Ｖｔｈｐ）が
出力される。なお、ノードＧの立下がり時にはノードＦ
の電位は既に電源電位Ｖｃｃであるので、ノードＩの電
位が−Ｖｃｃまで低下して、チャージポンプ回路５０か
ら所定の負電位（−Ｖｃｃ＋Ｖｔｈｐ）が出力される。
図１１は、キャパシタ２０の容量がキャパシタ１９の容
量よりも極端に大きい場合の、チャージポンプ５０およ
び５１の動作を示すタイミングチャート図である。以
下、図１１を参照しながら、図２におけるチャージポン
プ回路５０および５１内のノードの電位変化についても
う少し具体的に説明する。従来と異なり、図１１（ａ）
に示されるように、ノードＧの電位は、ノードＦの電位
がハイレベルに立上がってから或る時間経過した後に立
下がり始め、かつ、ノードＦの電位の立下がり時刻より
も早い時刻に上昇し始めるので、図１１（ｂ）および
（ｃ）に示されるように、トランジスタ２３は、トラン
ジスタ２１がＯＦＦ状態からＯＮ状態に切換わるよりも
早い時刻に、ＯＮ状態からＯＦＦ状態に切換わる。さら
に、図１１（ｅ）および（ｆ）に示されるように、トラ
ンジスタ２２は、トランジスタ２４がＯＮ状態からＯＦ
Ｆ状態に切換わってから、従来よりも遅く、ＯＦＦ状態
からＯＮ状態に切換わり、かつ、トランジスタ２４がＯ
ＦＦ状態からＯＮ状態に切換わってから、従来よりも早
く、ＯＮ状態からＯＦＦ状態に切換わる。このため、ノ
ードＩの電位は、図１１（ｄ）において破線で示される
ように、ノードＨの電位（図１１（ｄ）において実線で
示す）の立上がりよりも十分に遅れて低下し始め、か
つ、ノードＨの電位の立上がりよりも十分に早く上昇し
始める。したがって、トランジスタ２１がＯＮ状態であ
る期間中に、トランジスタ２２がＯＮ状態となる期間は
生じないので、ノードＫが接地される現象は生じない。
つまり、ノードＫの電位は、図１１（ｇ）に示されるよ
うに、ゲート電位が−Ｖｃｃであるときのトランジスタ
２１および２３の本来の出力電位（−Ｖｃｃ＋Ｖｔｈ
ｐ）に安定する。
タ１９の容量よりも極端に大きい場合を想定する。この
ような場合には、図３（ｇ）に示されるように、ノード
Ｆの電位の立下がりおよび立上がりは迅速であるのに対
し、ノードＧの電位の立上がりおよび立下がりは非常に
緩やかとなる。従来の基板バイアス発生回路において
は、このような現象が生じると、ノードＦおよびＧの電
位が共にローレベルとなる期間が生じることによってチ
ャージポンプ回路５０および５１が出力する基板バイア
スＶBBが本来出力すべき電位（−Ｖｃｃ＋Ｖｔｈｐ）よ
りも高い電位しか出力しないという問題が生じた。しか
し、本実施例においては、図３（ｇ）から明らかなよう
に、ノードＦの電位の立下がり時にはノードＧが既にハ
イレベルにあるので、ノードＩの電位はトランジスタ２
２をＯＦＦ状態とする電位まで上昇している。したがっ
て、ノードＨの電位はノードＦの電位の立下がりに応答
して確実に、−Ｖｃｃまで低下するので、チャージポン
プ回路５１から所定の負電位（−Ｖｃｃ＋Ｖｔｈｐ）が
出力される。なお、ノードＧの立下がり時にはノードＦ
の電位は既に電源電位Ｖｃｃであるので、ノードＩの電
位が−Ｖｃｃまで低下して、チャージポンプ回路５０か
ら所定の負電位（−Ｖｃｃ＋Ｖｔｈｐ）が出力される。
図１１は、キャパシタ２０の容量がキャパシタ１９の容
量よりも極端に大きい場合の、チャージポンプ５０およ
び５１の動作を示すタイミングチャート図である。以
下、図１１を参照しながら、図２におけるチャージポン
プ回路５０および５１内のノードの電位変化についても
う少し具体的に説明する。従来と異なり、図１１（ａ）
に示されるように、ノードＧの電位は、ノードＦの電位
がハイレベルに立上がってから或る時間経過した後に立
下がり始め、かつ、ノードＦの電位の立下がり時刻より
も早い時刻に上昇し始めるので、図１１（ｂ）および
（ｃ）に示されるように、トランジスタ２３は、トラン
ジスタ２１がＯＦＦ状態からＯＮ状態に切換わるよりも
早い時刻に、ＯＮ状態からＯＦＦ状態に切換わる。さら
に、図１１（ｅ）および（ｆ）に示されるように、トラ
ンジスタ２２は、トランジスタ２４がＯＮ状態からＯＦ
Ｆ状態に切換わってから、従来よりも遅く、ＯＦＦ状態
からＯＮ状態に切換わり、かつ、トランジスタ２４がＯ
ＦＦ状態からＯＮ状態に切換わってから、従来よりも早
く、ＯＮ状態からＯＦＦ状態に切換わる。このため、ノ
ードＩの電位は、図１１（ｄ）において破線で示される
ように、ノードＨの電位（図１１（ｄ）において実線で
示す）の立上がりよりも十分に遅れて低下し始め、か
つ、ノードＨの電位の立上がりよりも十分に早く上昇し
始める。したがって、トランジスタ２１がＯＮ状態であ
る期間中に、トランジスタ２２がＯＮ状態となる期間は
生じないので、ノードＫが接地される現象は生じない。
つまり、ノードＫの電位は、図１１（ｇ）に示されるよ
うに、ゲート電位が−Ｖｃｃであるときのトランジスタ
２１および２３の本来の出力電位（−Ｖｃｃ＋Ｖｔｈ
ｐ）に安定する。
【００４１】逆に、キャパシタ１９の容量がキャパシタ
２０の容量よりも極端に大きい場合を想定する。このよ
うな場合には、従来、ノードＧの電位がローレベルにあ
るときにトランジスタ２４がＯＮ状態となる期間が生じ
るために、チャージポンプ回路５０から所定電位よりも
高い電位が出力されるという問題が生じた。しかし、本
実施例では、図３（ｈ）に示されるように、ノードＦの
電位の立下がりが緩やかとなるものの、ノードＧの電位
の立下がり時にはノードＦの電位は既にハイレベルとな
っている。したがって、ノードＧの電位の立下がり時に
は、ノードＨが既に、トランジスタ２４をＯＦＦ状態と
することができる電位にある。このため、ノードＩの電
位はノードＧの電位の立下がりに応答して、−Ｖｃｃま
で確実に低下する。つまり、チャージポンプ回路５０は
ノードＧの電位の立下がりに応答して確実に、所定の負
電位（−Ｖｃｃ＋Ｖｔｈｐ）を出力する。なお、ノード
Ｆの電位の立下がり時には、ノードＧの電位は既に電源
電位Ｖｃｃとなっているので、チャージポンプ回路５１
はノードＦの電位の立下がりに応答して確実に所定の負
電位（−Ｖｃｃ＋Ｖｔｈｐ）を出力する。図１２は、本
発明の基板バイアス発生回路が用いられた半導体装置に
おける、基板電位（ノードＫの電位）の、基板バイアス
発生回路の動作開始時からの変化を概略的に示すグラフ
である。図１２には、基板バイアス発生回路の動作直前
における基板電位が０Ｖである場合が例示される。ま
た、図１２において、破線は、従来の基板バイアス発生
回路が用いられた半導体装置における基板電位の変化を
示す。図１２を参照して、本発明の基板バイアス発生回
路が用いられた半導体装置の場合、ノードＫの電位は、
実線で示されるように、リングオシレータ３０の動作開
始に応答して、従来の基板バイアス発生回路が用いられ
た半導体装置の場合よりも早い速度で低下し始め、従来
の基板バイアス発生回路によって強制される電位よりも
低い電位である、−Ｖｃｃ＋Ｖｔｈｐに安定する。すな
わち、本発明によれば、基板が、従来よりも迅速に、か
つ、従来よりも低い電位にバイアスされる。前述のよう
に、本発明の基板バイアス発生回路によれば、基板に接
続されたノードＫがチャージポンプ５０および５１のい
ずれにおいても接地される瞬間が生じないので、ノード
Ｋの電位の低下は妨げられない。この結果、従来よりも
迅速に、ノードＫの電位が低下する。
２０の容量よりも極端に大きい場合を想定する。このよ
うな場合には、従来、ノードＧの電位がローレベルにあ
るときにトランジスタ２４がＯＮ状態となる期間が生じ
るために、チャージポンプ回路５０から所定電位よりも
高い電位が出力されるという問題が生じた。しかし、本
実施例では、図３（ｈ）に示されるように、ノードＦの
電位の立下がりが緩やかとなるものの、ノードＧの電位
の立下がり時にはノードＦの電位は既にハイレベルとな
っている。したがって、ノードＧの電位の立下がり時に
は、ノードＨが既に、トランジスタ２４をＯＦＦ状態と
することができる電位にある。このため、ノードＩの電
位はノードＧの電位の立下がりに応答して、−Ｖｃｃま
で確実に低下する。つまり、チャージポンプ回路５０は
ノードＧの電位の立下がりに応答して確実に、所定の負
電位（−Ｖｃｃ＋Ｖｔｈｐ）を出力する。なお、ノード
Ｆの電位の立下がり時には、ノードＧの電位は既に電源
電位Ｖｃｃとなっているので、チャージポンプ回路５１
はノードＦの電位の立下がりに応答して確実に所定の負
電位（−Ｖｃｃ＋Ｖｔｈｐ）を出力する。図１２は、本
発明の基板バイアス発生回路が用いられた半導体装置に
おける、基板電位（ノードＫの電位）の、基板バイアス
発生回路の動作開始時からの変化を概略的に示すグラフ
である。図１２には、基板バイアス発生回路の動作直前
における基板電位が０Ｖである場合が例示される。ま
た、図１２において、破線は、従来の基板バイアス発生
回路が用いられた半導体装置における基板電位の変化を
示す。図１２を参照して、本発明の基板バイアス発生回
路が用いられた半導体装置の場合、ノードＫの電位は、
実線で示されるように、リングオシレータ３０の動作開
始に応答して、従来の基板バイアス発生回路が用いられ
た半導体装置の場合よりも早い速度で低下し始め、従来
の基板バイアス発生回路によって強制される電位よりも
低い電位である、−Ｖｃｃ＋Ｖｔｈｐに安定する。すな
わち、本発明によれば、基板が、従来よりも迅速に、か
つ、従来よりも低い電位にバイアスされる。前述のよう
に、本発明の基板バイアス発生回路によれば、基板に接
続されたノードＫがチャージポンプ５０および５１のい
ずれにおいても接地される瞬間が生じないので、ノード
Ｋの電位の低下は妨げられない。この結果、従来よりも
迅速に、ノードＫの電位が低下する。
【００４２】このように、この基板バイアス発生回路お
いては、位相差の大きい信号がチャージポンプ回路５０
および５１に入力されるので、キャパシタ１９の容量と
キャパシタ２０の容量とが極端に異なる場合でも、チャ
ージポンプ回路５０および５１から効率よく負電位を得
ることが可能となる。キャパシタ１９の容量とキャパシ
タ２０の容量との差が大きいほど、ノードＧの立下がり
速度とノードＦの立上がり速度との差および、ノードＦ
の立下がり速度とノードＧの立上がり速度との差が大き
くなる。これによって、ノードＦの電位がハイレベルと
なってからノードＧの電位がローレベルとなるまでの時
間および、ノードＧの電位がハイレベルとなってからノ
ードＦの電位がローレベルとなるまでの時間が短くな
る。したがって、ノードＧの電位の立下がり時にノード
Ｆの電位が確実にハイレベルにあり、かつ、ノードＦの
電位の立下がり時にノードＧの電位が確実にハイレベル
にあるためには、ＮＯＲゲート１７の出力電位とＮＡＮ
Ｄゲート１６の出力電位との間の位相差は、キャパシタ
１９の容量とキャパシタ２０の容量との差に応じて設定
されなければならない。もちろん、この位相差が大きい
ほど、ノードＦおよびＧの電位がともにローレベルとな
る期間を生じさせるような、キャパシタ１９および２０
間の容量差は大きくなる。つまり、この位相差が大きい
ほど、ノードＦおよびＧの電位がともにローレベルとな
る期間が生じる危険性が減少する。ＮＡＮＤゲート１６
の出力電位とＮＯＲゲート１７の出力電位との位相差
は、ノードＤの電位とノードＥの電位との間の位相差、
すなわち、ノードＡの電位とのノードＣの電位との間の
位相差が大きいほど大きい。したがって、チャージポン
プ回路５０および５１の動作マージンをより大きくする
には、インバータ１〜７の出力電位のうちのいずれをリ
ングオシレータ３０の出力として用いるかを、波形整形
回路４０への入力電位と波形整形回路４１への入力電位
との間の位相差がより大きくなるように決定すればよ
い。
いては、位相差の大きい信号がチャージポンプ回路５０
および５１に入力されるので、キャパシタ１９の容量と
キャパシタ２０の容量とが極端に異なる場合でも、チャ
ージポンプ回路５０および５１から効率よく負電位を得
ることが可能となる。キャパシタ１９の容量とキャパシ
タ２０の容量との差が大きいほど、ノードＧの立下がり
速度とノードＦの立上がり速度との差および、ノードＦ
の立下がり速度とノードＧの立上がり速度との差が大き
くなる。これによって、ノードＦの電位がハイレベルと
なってからノードＧの電位がローレベルとなるまでの時
間および、ノードＧの電位がハイレベルとなってからノ
ードＦの電位がローレベルとなるまでの時間が短くな
る。したがって、ノードＧの電位の立下がり時にノード
Ｆの電位が確実にハイレベルにあり、かつ、ノードＦの
電位の立下がり時にノードＧの電位が確実にハイレベル
にあるためには、ＮＯＲゲート１７の出力電位とＮＡＮ
Ｄゲート１６の出力電位との間の位相差は、キャパシタ
１９の容量とキャパシタ２０の容量との差に応じて設定
されなければならない。もちろん、この位相差が大きい
ほど、ノードＦおよびＧの電位がともにローレベルとな
る期間を生じさせるような、キャパシタ１９および２０
間の容量差は大きくなる。つまり、この位相差が大きい
ほど、ノードＦおよびＧの電位がともにローレベルとな
る期間が生じる危険性が減少する。ＮＡＮＤゲート１６
の出力電位とＮＯＲゲート１７の出力電位との位相差
は、ノードＤの電位とノードＥの電位との間の位相差、
すなわち、ノードＡの電位とのノードＣの電位との間の
位相差が大きいほど大きい。したがって、チャージポン
プ回路５０および５１の動作マージンをより大きくする
には、インバータ１〜７の出力電位のうちのいずれをリ
ングオシレータ３０の出力として用いるかを、波形整形
回路４０への入力電位と波形整形回路４１への入力電位
との間の位相差がより大きくなるように決定すればよ
い。
【００４３】実際には、低消費電力化のために発振周波
数が長く設定されているリングオシレータが図４に示さ
れる従来の基板バイアス発生回路および本実施例の基板
バイアス発生回路に用いられた場合、本実施例における
ノードＤの電位とノードＥの電位との間の位相差は従来
のそれの１００倍以上にもなり得る。それゆえ、本実施
例によれば、チャージポンプ回路５０および５１の動作
マージンを従来に比べ飛躍的に大きくすることができ
る。
数が長く設定されているリングオシレータが図４に示さ
れる従来の基板バイアス発生回路および本実施例の基板
バイアス発生回路に用いられた場合、本実施例における
ノードＤの電位とノードＥの電位との間の位相差は従来
のそれの１００倍以上にもなり得る。それゆえ、本実施
例によれば、チャージポンプ回路５０および５１の動作
マージンを従来に比べ飛躍的に大きくすることができ
る。
【００４４】以上のように、本実施例によれば、従来の
基板バイアス発生回路に、ノードＦおよびＧの電位がと
もにローレベルとなる期間を生じさせないための新たな
遅延回路を付加することなく、かつ、チャージポンプ回
路５０および５１の前段に設けられる論理ゲート等のサ
イズを大きくすることなく、チャージポンプ回路５０お
よび５１から、キャパシタ１９の容量とキャパシタ２０
の容量とが異なる場合でも確実に所定の負電位を得るこ
とができる。
基板バイアス発生回路に、ノードＦおよびＧの電位がと
もにローレベルとなる期間を生じさせないための新たな
遅延回路を付加することなく、かつ、チャージポンプ回
路５０および５１の前段に設けられる論理ゲート等のサ
イズを大きくすることなく、チャージポンプ回路５０お
よび５１から、キャパシタ１９の容量とキャパシタ２０
の容量とが異なる場合でも確実に所定の負電位を得るこ
とができる。
【００４５】
【発明の効果】以上のように、本発明によれば、チャー
ジポンプ手段の前段に設けられる回路の駆動能力を大き
くしたり、新たな遅延回路を設けることなく、チャージ
ポンプ手段の動作マージンを大きくすることができる。
この結果、消費電力の増大等のデメリットを招来するこ
となく基板バイアス発生装置の性能が大幅に向上され
る。したがって、本発明に係る基板バイアス発生装置が
搭載された半導体集積回路装置は、半導体基板の電位に
起因する誤動作の危険性が従来よりも低減されたものと
なるので、基板バイアス発生装置を必要とする半導体集
積回路装置の性能の向上が期待される。
ジポンプ手段の前段に設けられる回路の駆動能力を大き
くしたり、新たな遅延回路を設けることなく、チャージ
ポンプ手段の動作マージンを大きくすることができる。
この結果、消費電力の増大等のデメリットを招来するこ
となく基板バイアス発生装置の性能が大幅に向上され
る。したがって、本発明に係る基板バイアス発生装置が
搭載された半導体集積回路装置は、半導体基板の電位に
起因する誤動作の危険性が従来よりも低減されたものと
なるので、基板バイアス発生装置を必要とする半導体集
積回路装置の性能の向上が期待される。
【図１】本発明の一実施例の基板バイアス発生回路の構
成を概念的に示す図である。
成を概念的に示す図である。
【図２】実施例の基板バイアス発生回路の構成を具体的
に示す回路図である。
に示す回路図である。
【図３】図１および図２で示される基板バイアス発生回
路の動作を説明するためのタイミングチャート図であ
る。
路の動作を説明するためのタイミングチャート図であ
る。
【図４】従来の基板バイアス発生回路の構成を示す回路
図である。
図である。
【図５】図４に示される基板バイアス発生回路の動作を
説明するためのタイミングチャート図である。
説明するためのタイミングチャート図である。
【図６】基板バイアス発生回路を有する半導体集積回路
装置の全体構成を示す図である。
装置の全体構成を示す図である。
【図７】ＭＯＳトランジスタを構成要素とする半導体集
積回路装置の断面の一例を示す図である。
積回路装置の断面の一例を示す図である。
【図８】ＭＯＳトランジスタのしきい値電圧とこのＭＯ
Ｓトランジスタが形成されている基板の電位との関係を
示すグラフである。
Ｓトランジスタが形成されている基板の電位との関係を
示すグラフである。
【図９】図４の基板バイアス発生回路においてキャパシ
タ２０の容量がキャパシタ１９の容量よりも極端に大き
い場合の、チャージポンプ５０および５１の動作を示す
タイミングチャート図である。
タ２０の容量がキャパシタ１９の容量よりも極端に大き
い場合の、チャージポンプ５０および５１の動作を示す
タイミングチャート図である。
【図１０】従来の基板バイアス発生回路が用いられた半
導体装置における基板電位の変化を示すグラフである。
導体装置における基板電位の変化を示すグラフである。
【図１１】図２の基板バイアス発生回路においてキャパ
シタ２０の容量がキャパシタ１９の容量よりも極端に大
きい場合の、チャージポンプ５０および５１の動作を示
すタイミングチャート図である。
シタ２０の容量がキャパシタ１９の容量よりも極端に大
きい場合の、チャージポンプ５０および５１の動作を示
すタイミングチャート図である。
【図１２】本発明の基板バイアス発生回路が用いられた
半導体装置における、基板電位の変化を示すグラフであ
る。
半導体装置における、基板電位の変化を示すグラフであ
る。
１〜７，１８ インバータ １６ ２入力ＮＡＮＤゲート １７ ２入力ＮＯＲゲート １９，２０ キャパシタ ３０ リングオシレータ ４０，４１ 波形整形回路 ５０，５１ チャージポンプ回路 ６０，６１ 遅延回路 １１０ 機能回路 １２０ 基板バイアス発生回路 １３０ Ｐ型基板
Claims (2)
- 【請求項１】 半導体基板に一定の電圧を基板バイアス
として付与する基板バイアス発生装置であって、リング
状に接続された複数のインバータ手段を有するリングオ
シレータ手段と、前記リングオシレータ手段の出力に基
づいて、論理レベルが一定周期で反転する信号を発生す
る第１信号発生手段と、前記リングオシレータ手段の出
力に基づいて、前記第１信号発生手段の出力信号が第１
の論理レベルにある第１期間内に、前記第１期間よりも
短い第２期間だけ第２の論理レベルの信号を発生し、か
つ、他の期間には前記第１の論理レベルの信号を発生す
る第２信号発生手段と、前記第１および第２信号発生手
段にそれぞれ対応して設けられる第１および第２のチャ
ージポンプ手段とを備え、前記第１チャージポンプ手段
は、前記第１信号発生手段からの前記第１論理レベルの
出力信号に応答して充電される第１容量結合素子と、前
記第１容量結合素子を放電するための第１電気経路手段
とを含み、前記第２チャージポンプ手段は、前記第２信
号発生手段からの前記第１論理レベルの出力信号に応答
して充電される第２容量結合素子と、前記第２容量結合
素子を放電するための第２電気経路手段とを含み、前記
第１電気経路手段は、前記第２信号発生手段からの前記
第２論理レベルの出力信号に応答して活性化され、前記
第２電気経路手段は、前記第１信号発生手段からの前記
第２論理レベルの出力信号に応答して活性化される、基
板バイアス発生装置。 - 【請求項２】 前記リングオシレータ手段は、互いに所
定の値だけ位相の異なる第１，第２，および第３の信号
を含む複数の信号を発生し、前記第１信号発生手段は、
第１信号作成手段および第１論理ゲート手段を含み、前
記第２信号発生手段は、第２信号作成手段および第２論
理ゲート手段を含み、前記第１信号作成手段は、前記第
１および第２の信号に応答して第４の信号を作成し、前
記第２信号作成手段は、前記第２および第３の信号に応
答して、前記第４の信号とは所定の値だけ位相の異なる
第５の信号を発生し、前記第１論理ゲート手段は、前記
第４および第５の信号の両方が所定の論理レベルにある
ときに、前記第２の論理レベルの信号を出力し、前記第
２の論理ゲート手段は、前記第４および第５の信号の少
なくとも一方が前記所定の論理レベルにあるときに前記
第１の論理レベルの信号を出力する、請求項１記載の基
板バイアス発生装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3014059A JP2724919B2 (ja) | 1991-02-05 | 1991-02-05 | 基板バイアス発生装置 |
| KR1019920001176A KR950003911B1 (ko) | 1991-02-05 | 1992-01-28 | 기판 바이어스 발생장치 |
| US07/828,839 US5247208A (en) | 1991-02-05 | 1992-01-31 | Substrate bias generating device and operating method thereof |
| DE4203137A DE4203137C2 (de) | 1991-02-05 | 1992-02-04 | Substratvorspannungs-Erzeugungsschaltung und Betriebsverfahren |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3014059A JP2724919B2 (ja) | 1991-02-05 | 1991-02-05 | 基板バイアス発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04249359A JPH04249359A (ja) | 1992-09-04 |
| JP2724919B2 true JP2724919B2 (ja) | 1998-03-09 |
Family
ID=11850520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3014059A Expired - Fee Related JP2724919B2 (ja) | 1991-02-05 | 1991-02-05 | 基板バイアス発生装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5247208A (ja) |
| JP (1) | JP2724919B2 (ja) |
| KR (1) | KR950003911B1 (ja) |
| DE (1) | DE4203137C2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2937591B2 (ja) * | 1991-12-09 | 1999-08-23 | 沖電気工業株式会社 | 基板バイアス発生回路 |
| EP0961290B1 (en) * | 1991-12-09 | 2001-11-14 | Fujitsu Limited | Flash memory with improved erasability and its circuitry |
| JPH06195971A (ja) * | 1992-10-29 | 1994-07-15 | Mitsubishi Electric Corp | 基板電位発生回路 |
| DE69327164T2 (de) * | 1993-09-30 | 2000-05-31 | St Microelectronics Srl | Spannungserhöhungsschaltung zur Erzeugung von positiven und negativen erhöhten Spannungen |
| US6424202B1 (en) * | 1994-02-09 | 2002-07-23 | Lsi Logic Corporation | Negative voltage generator for use with N-well CMOS processes |
| DE69408665T2 (de) * | 1994-08-12 | 1998-10-15 | Cons Ric Microelettronica | Spannungserhöher vom Ladungspumpentype |
| US5793246A (en) * | 1995-11-08 | 1998-08-11 | Altera Corporation | High voltage pump scheme incorporating an overlapping clock |
| US5767734A (en) * | 1995-12-21 | 1998-06-16 | Altera Corporation | High-voltage pump with initiation scheme |
| JP3904282B2 (ja) * | 1997-03-31 | 2007-04-11 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| KR100243295B1 (ko) * | 1997-06-26 | 2000-02-01 | 윤종용 | 반도체장치의 백 바이어스 발생기 및 그 발생방법 |
| US5973895A (en) * | 1998-04-07 | 1999-10-26 | Vanguard International Semiconductor Corp. | Method and circuit for disabling a two-phase charge pump |
| FR2782421B1 (fr) * | 1998-08-11 | 2000-09-15 | St Microelectronics Sa | Dispositif de generation d'une haute tension |
| US6825878B1 (en) | 1998-12-08 | 2004-11-30 | Micron Technology, Inc. | Twin P-well CMOS imager |
| KR100404001B1 (ko) * | 2001-12-29 | 2003-11-05 | 주식회사 하이닉스반도체 | 차지 펌프 회로 |
| JP2006101671A (ja) * | 2004-09-30 | 2006-04-13 | Fujitsu Ltd | 整流回路 |
| US8018269B2 (en) * | 2007-11-13 | 2011-09-13 | Qualcomm Incorporated | Fast-switching low-noise charge pump |
| US9784258B2 (en) * | 2012-09-18 | 2017-10-10 | The Regents Of The University Of California | Microfluidic oscillator pump utilizing a ring oscillator circuit implemented by pneumatic or hydraulic valves |
| US20180023552A1 (en) * | 2012-09-18 | 2018-01-25 | Elliot En-Yu Hui | Microfluidic oscillator pump |
| US10050621B2 (en) * | 2016-09-29 | 2018-08-14 | Taiwan Semiconductor Manufacturing Company Limited | Low static current semiconductor device |
| TWI829663B (zh) * | 2018-01-19 | 2024-01-21 | 日商半導體能源研究所股份有限公司 | 半導體裝置以及其工作方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4142114A (en) * | 1977-07-18 | 1979-02-27 | Mostek Corporation | Integrated circuit with threshold regulation |
| US4403158A (en) * | 1981-05-15 | 1983-09-06 | Inmos Corporation | Two-way regulated substrate bias generator |
| JPS6132457A (ja) * | 1984-07-24 | 1986-02-15 | Seiko Epson Corp | 基板電圧発生回路 |
| JPS6159688A (ja) * | 1984-08-31 | 1986-03-27 | Hitachi Ltd | 半導体集積回路装置 |
| NL8402764A (nl) * | 1984-09-11 | 1986-04-01 | Philips Nv | Schakeling voor het opwekken van een substraatvoorspanning. |
| JPS62234361A (ja) * | 1986-04-04 | 1987-10-14 | Matsushita Electric Ind Co Ltd | 電圧発生回路 |
| JPH0691458B2 (ja) * | 1986-11-25 | 1994-11-14 | 株式会社東芝 | 基板電位生成回路 |
| JPS63224665A (ja) * | 1987-03-13 | 1988-09-19 | Mitsubishi Electric Corp | 基板電圧発生回路 |
| JPH0724298B2 (ja) * | 1988-08-10 | 1995-03-15 | 日本電気株式会社 | 半導体記憶装置 |
| KR0133933B1 (ko) * | 1988-11-09 | 1998-04-25 | 고스기 노부미쓰 | 기판바이어스 발생회로 |
| JPH0817033B2 (ja) * | 1988-12-08 | 1996-02-21 | 三菱電機株式会社 | 基板バイアス電位発生回路 |
| KR910004737B1 (ko) * | 1988-12-19 | 1991-07-10 | 삼성전자 주식회사 | 백바이어스전압 발생회로 |
| KR920010749B1 (ko) * | 1989-06-10 | 1992-12-14 | 삼성전자 주식회사 | 반도체 집적소자의 내부전압 변환회로 |
| JP2780365B2 (ja) * | 1989-08-14 | 1998-07-30 | 日本電気株式会社 | 基板電位発生回路 |
-
1991
- 1991-02-05 JP JP3014059A patent/JP2724919B2/ja not_active Expired - Fee Related
-
1992
- 1992-01-28 KR KR1019920001176A patent/KR950003911B1/ko not_active IP Right Cessation
- 1992-01-31 US US07/828,839 patent/US5247208A/en not_active Expired - Lifetime
- 1992-02-04 DE DE4203137A patent/DE4203137C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE4203137C2 (de) | 1995-08-24 |
| US5247208A (en) | 1993-09-21 |
| DE4203137A1 (de) | 1992-08-13 |
| KR920017237A (ko) | 1992-09-26 |
| JPH04249359A (ja) | 1992-09-04 |
| KR950003911B1 (ko) | 1995-04-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2724919B2 (ja) | 基板バイアス発生装置 | |
| KR100347144B1 (ko) | 고전압 발생회로 | |
| US5936443A (en) | Power-on reset signal generator for semiconductor device | |
| US5870345A (en) | Temperature independent oscillator | |
| JPH064181A (ja) | パワーオンリセット信号発生装置 | |
| KR930008876B1 (ko) | 반도체소자의 고전압 발생회로 | |
| JP2805991B2 (ja) | 基板バイアス発生回路 | |
| EP0666571B1 (en) | Charge pump circuit | |
| JPH0757474A (ja) | 半導体メモリ装置のチップ初期化信号発生回路 | |
| JPH0132599B2 (ja) | ||
| GB2249412A (en) | Substrate voltage generator for a semiconductor device | |
| EP0066974A2 (en) | Improved substrate bias generator | |
| US5179535A (en) | Substrate bias voltage generating circuit including an internal frequency divider and driven by an externally applied clock signal | |
| US5744997A (en) | Substrate bias voltage controlling circuit in semiconductor memory device | |
| US4239991A (en) | Clock voltage generator for semiconductor memory | |
| WO1999014857A1 (en) | Boosted voltage driver | |
| JPH06150652A (ja) | 半導体集積回路 | |
| JPH0691457B2 (ja) | 基板バイアス発生回路 | |
| US4239990A (en) | Clock voltage generator for semiconductor memory with reduced power dissipation | |
| JP6864568B2 (ja) | 半導体装置 | |
| US5905400A (en) | Circuit configuration for generating a boosted output voltage | |
| EP0109004B1 (en) | Low power clock generator | |
| US6317007B1 (en) | Delayed start oscillator circuit | |
| JP3742345B2 (ja) | オシレータ回路、該オシレータ回路を備えた半導体装置、及び該オシレータ回路を備えた半導体記憶装置 | |
| JP2672023B2 (ja) | 基板電圧発生回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971028 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071205 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081205 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081205 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091205 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101205 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101205 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |