KR100243295B1 - 반도체장치의 백 바이어스 발생기 및 그 발생방법 - Google Patents

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Abstract

본 발명은 반도체 장치의 백 바이어스(Back Bias) 발생기 및 그 발생 방법에 관한 것으로서 3중 웰 구조를 갖는 반도체 장치의 백 바이어스 발생기에 있어서 오실레이터, 웰 바이어스 발생기, 전원 전압 발생기, 논리 게이트, 펌핑 캐패시터 및 전송 트랜지스터를 구비한다. 상기 오실레이터는 클럭 신호를 발생한다. 상기 웰 바이어스 발생기는 상기 클럭 신호에 응답하여 음전압인 웰 바이어스를 발생한다. 상기 논리 게이트는 상기 전원 전압 발생기로부터 출력되는 전원 전압이 소정의 레벨에 도달하기 전까지는 하이 레벨의 전압을 발생하고, 상기 전원 전압이 소정의 레벨에 도달하면 상기 클럭 신호에 응답하여 상기 클럭 신호가 하이이면 로우 레벨의 전압을 발생하고 상기 클럭 신호가 로우이면 하이 레벨의 전압을 발생한다. 상기 펌핑 캐패시터는 상기 논리 게이트의 출력에 응답하여 네가티브 펌핑 전압을 발생한다. 상기 전송 트랜지스터는 상기 네가티브 펌핑 전압에 응답하여 음전압인 상기 백 바이어스를 발생한다.

Description

반도체 장치의 백 바이어스 발생기 및 그 발생 방법
본 발명은 반도체 장치에 관한 것으로서, 특히 DRAM(Dynamic Random Access Memory) 반도체 장치에서 3중 웰 구조이고 전송 트랜지스터로서 NMOS 트랜지스터를 사용하는 백 바이어스 전압 발생기에 관한 것이다.
DRAM 반도체 장치에는 정보를 저장하는 수단인 다수개의 메모리 셀들과 상기 메모리 셀들에 데이터를 저장하거나 또는 상기 메모리 셀들로부터 데이터를 독출하는 것을 제어하는 주변 회로가 있다. 상기 DRAM 반도체 장치가 동작하는 동안에 상기 메모리 셀들 및 상기 주변 회로와 상기 DRAM 반도체 장치의 기판(Substrate) 사이에 누설 전류가 발생할 수가 있다. 이와같은 누설 전류가 발생하는 것을 방지하기 위하여 상기 기판에 백 바이어스를 인가한다. 상기 백 바이어스를 공급하는 수단이 백 바이어스 발생기이다.
도 1은 종래의 DRAM 반도체 장치의 백 바이어스 발생기의 회로도이다. 도 1을 참조하면, 종래의 백 바이어스 발생기(5)는 오실레이터(11), 전원 전압 발생기(13), NAND 게이트(15), 펌핑 캐패시터(Pumping Capacitor;Cp), 크램프 트랜지스터(Clamp Transistor)(17) 및 전송 트랜지스터(19)를 구비한다. 상기 전송 트랜지스터(19)는 PMOS 트랜지스터로 구성되어있다.
상기 백 바이어스 발생기(5)의 동작을 설명한다. 상기 전원 전압 발생기(13)가 전원 전압(Vcc)을 발생하기 시작하면 상기 오실레이터(11)는 클럭 신호를 발생한다. 상기 클럭 신호에 응답하여 상기 펌핑 캐패시터(Cp)는 네가티브 펌핑(negative pumping) 전압을 발생한다. 상기 네가티브 펌핑 전압은 상기 전송 트랜지스터(19)를 통과하여 백 바이어스(VBB)로서 발생된다.
상기 전송 트랜지스터(19)가 형성된 DRAM 반도체 장치(7)의 단면도가 도 2에 도시되어있다. 도 2를 참조하면, P형 기판(21)에 N웰(23)이 형성되어있고, 상기 N웰(23)에 상기 전송 트랜지스터(19)의 소오스(25)와 드레인(27)이 형성되어있다.
그런데 DRAM 메모리 셀들의 집적도가 증가함에 따라 DRAM 반도체 장치의 디자인 룰(Design Rule)이 작아지며 전원 전압(Vcc) 레벨이 낮아지고 있다. 그로 인하여 백 바이어스 발생기의 전압 공급 능력이 부족하게 되었다. 따라서, 백 바이어스 발생기의 전압 공급 능력을 향상시키기 위해서는 도 1에 도시된 전송 트랜지스터(19)로서 사용되는 PMOS 트랜지스터를 NMOS 트랜지스터로 바꾸어주어야 한다. 왜냐하면, NMOS 트랜지스터는 PMOS 트랜지스터에 비해 문턱 전압(Threshold Voltage)이 낮고 구동 능력이 더 크기 때문이다. 도 3은 전송 트랜지스터(39)로서 NMOS 트랜지스터를 사용한 백 바이어스 발생기(35)의 회로도이다. 도 3과 같이 회로를 구성할 경우, 백 바이어스 발생기의 전압 공급 능력은 향상된다. 하지만, 3중 웰 구조를 갖는 DRAM 반도체 장치에 도 3의 회로를 적용할 경우, 도 4에 도시된 바와 같이 전송 트랜지스터(39)와 P형 기판(21) 사이에 누설 전류(il)가 발생한다. 상기 누설 전류(il)가 발생하는 이유는 상기 전송 트랜지스터(39)와 상기 P형 기판(21) 사이에 PNPN 구조(43)가 형성되기 때문이다.
도 3과 도 4를 참조하면, 상기 펌핑 캐패시터(Cp)가 네가티브 펌핑 전압을 발생할 때 상기 네가티브 펌핑 전압은 상기 전송 트랜지스터(39)를 통과하지 못하고 상기 PNPN 구조(43)를 통해서 상기 P형 기판(21)으로 빠져나가게 된다. 따라서, 도 3에 도시된 백 바이어스 발생기(35)의 전압 공급 능력이 저하되며, 그로 인하여 상기 백 바이어스(vbb)를 사용하는 메모리 셀들(도시안됨)에는 누설 전류가 발생하게 된다. 이러한 현상은 파워업(power-up)시 특히 더욱 심각하다. 상기 메모리 셀들에 누설 전류가 발생하면, 상기 메모리 셀들이 형성되는 DRAM 반도체 장치의 리프레쉬(refresh) 특성이 나빠질 수가 있다. 또한, DRAM 반도체 장치 내의 노이즈(noise)에 의하여 상기 백 바이어스 레벨이 불안정해질 경우 응답 시간도 저하될 수가 있다.
따라서 본 발명이 이루고자하는 기술적 과제는 3중 웰 구조를 갖는 반도체 장치에 있어서 백 바이어스 공급 능력이 향상되는 반도체 장치의 백 바이어스 발생기를 제공하는데 있다.
본 발명이 이루고자하는 다를 기술적 과제는 3중 웰 구조를 갖는 반도체 장치의 백 바이어스 공급 능력을 향상시키는 백 바이어스 발생 방법을 제공하는데 있다.
도 1은 종래의 DRAM(Dynamic Random Access Memory) 반도체 장치의 백 바이어스 발생기의 회로도.
도 2는 반도체 장치에 형성된 상기 도 1에 도시된 전송 트랜지스터의 단면도.
도 3은 상기 도 1에 도시된 전송 트랜지스터로서 NMOS 트랜지스터가 사용된 반도체 장치의 백 바이어스 발생기의 회로도.
도 4는 상기 도 3에 도시된 전송 트랜지스터가 3중 웰(Triple Well) 구조를 갖는 반도체 메모리 장치에 형성된 상태의 단면도.
도 5는 본 발명의 바람직한 실시예로써 3중 웰 구조를 갖는 DRAM 반도체 장치의 백 바이어스 발생기의 회로도.
도 6은 DRAM 반도체 장치에 형성된 상기 도 5에 도시된 전송 트랜지스터의 단면도.
도 7은 상기 도 5에 도시된 백 바이어스 발생기의 시뮬레이션 결과를 도시한 도면.
도 8은 상기 도 7에서 파워가 소정 레벨에 도달한 경우 백 바이어스와 웰 바이어스 및 노드(N1)의 전압 레벨을 확대 도시한 도면.
도 9는 상기 도 5에 도시된 웰 바이어스(Well Bias) 발생기의 제1 실시예에 따른 회로도.
도 10은 상기 도 5에 도시된 웰 바이어스 발생기의 제2 실시예에 따른 회로도.
도 11은 본 발명에 따른 백 바이어스 발생 방법을 도시한 흐름도.
상기 과제를 이루기 위하여 본 발명은, 3중 웰 구조를 갖는 반도체 장치의 백 바이어스 발생기에 있어서 오실레이터, 전원 전압 발생기, 웰 바이어스 발생기, 논리 게이트, 펌핑 캐패시터 및 전송 트랜지스터를 구비한다.
상기 오실레이터는 클럭 신호를 발생한다.
상기 전원 전압 발생기는 전원 전압(Vcc)을 발생한다.
상기 웰 바이어스는 상기 클럭 신호에 응답하여 음전압인 웰 바이어스를 발생한다.
상기 논리 게이트는 상기 전원 전압 발생기와 상기 오실레이터에 입력단이 연결되어 상기 전원 전압 발생기로부터 출력되는 전원 전압(Vcc)이 소정의 레벨에 도달하기 전까지는 하이 레벨의 전압을 발생하고, 상기 전원 전압(Vcc)이 소정의 레벨에 도달하면 상기 클럭 신호에 응답하여 상기 클럭 신호가 하이이면 로우 레벨의 전압을 발생하고 상기 클럭 신호가 로우이면 하이 레벨의 전압을 발생한다.
상기 펌핑 캐패시터는 상기 논리 게이트의 출력단에 일단이 연결되고 상기 논리 게이트의 출력에 응답하여 네가티브 펌핑 전압을 발생한다.
상기 전송 트랜지스터는 상기 펌핑 캐패시터의 타단에 제1 전극이 연결되고 상기 웰 바이어스 발생기의 출력단에 벌크가 연결되며 게이트와 제2 전극이 서로 연결되고 상기 네가티브 펌핑 전압에 응답하여 상기 제2 전극으로부터 음전압인 백 바이어스를 발생한다.
바람직하기는, 상기 웰 바이어스는 상기 오실레이터에 일단이 연결된 제1 캐패시터, 상기 제1 캐패시터의 타단에 제1 전극이 연결되고 게이트와 제2 전극은 접지되어 상기 제1 캐패시터를 상기 접지 전압보다 문턱 전압만큼 높은 전압으로 초기화시키는 제1 전계효과 트랜지스터, 및 상기 제1 전계효과 트랜지스터의 제1 전극에 캐쏘우드가 연결되고 애노우드로부터 상기 웰 바이어스를 발생하는 제1 다이오드를 구비한다.
또, 상기 웰 바이어스는 상기 오실레이터에 일단이 연결된 제2 캐패시터, 상기 제2 캐패시터의 타단에 제1 전극이 연결되고 게이트와 제2 전극은 접지되어 상기 제2 캐패시터를 상기 접지 전압보다 문턱 전압만큼 높은 전압으로 초기화시키는 제2 전계효과 트랜지스터, 상기 제2 전계효과 트랜지스터의 제1 전극에 캐쏘우드가 연결되고 애노우드로부터 상기 웰 바이어스를 발생하는 제2 다이오드, 및 상기 제2 다이오드의 캐쏘우드에 제1 전극과 게이트가 공통으로 연결되고 제2 전극에는 상기 백 바이어스가 인가되는 제3 전계효과 트랜지스터를 구비한다.
상기 다른 기술적 과제를 이루기 위하여 본 발명은, 오실레이터, 펌핑 캐패시터, 웰 바이어스 발생기 및 전송 트랜지스터인 NMOS 트랜지스터를 구비하고 상기 전송 트랜지스터가 3중 웰 구조로 형성된 반도체 장치의 백 바이어스 발생기의 백 바이어스 발생 방법에 있어서, 웰 바이어스 발생 단계, 네가티브 펌핑 전압 발생 단계 및 백 바이어스 발생 단계를 포함한다.
상기 웰 바이어스 발생 단계에서는 전원 전압(Vcc)이 인가되자마자 상기 웰 바이어스 발생기가 음전압인 웰 바이어스를 발생시켜서 상기 전송 트랜지스터의 벌크에 인가한다.
상기 네가티브 펌핑 전압 발생 단계에서는 상기 전원 전압(Vcc)이 소정의 레벨에 도달하면 상기 오실레이터의 출력 신호에 응답하여 상기 펌핑 캐패시터가 네가티브 펌핑 전압을 발생한다.
상기 백 바이어스 발생 단계에서는 상기 전송 트랜지스터가 상기 백 바이어스를 발생한다.
바람직하기는, 상기 웰 바이어스 발생 단계와 상기 네가티브 펌핑 전압 발생 단계 사이에 상기 웰 바이어스가 발생하고나서 상기 펌핑 캐패시터가 접지 전압에 근접한 전압으로 초기화되는 단계를 더 구비한다.
상기 본 발명에 따르면, 3중 웰 구조를 갖는 반도체 장치의 백 바이어스 전압 공급 능력이 향상된다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 5는 본 발명의 바람직한 실시예에 따른 DRAM 반도체 장치의 백 바이어스 발생기의 회로도이다. 도 5를 참조하면, 본 발명의 백 바이어스 발생기(105)는 오실레이터(111), 파워업 발생기(113), 논리 게이트(115) 예컨대 NAND 게이트, 펌핑 캐패시터(Cp1), 크램프 트랜지스터(117), 전송 트랜지스터(139) 및 웰 바이어스 발생기(120)를 구비한다.
상기 오실레이터(111)는 클럭 신호를 발생한다.
상기 파워업 발생기(113)는 도 7에 도시된 바와 같이 전원 전압(Vcc)이 소정 레벨에 도달하면 하이가 되는 전압(Vp)을 발생한다.
상기 논리 게이트(115)는 상기 오실레이터(111)의 출력과 상기 전원 전압 발생기(113)의 출력을 부정 논리곱한다. 즉, 상기 오실레이터(111)의 출력과 상기 전원 전압 발생기(113)의 출력 중 어느 하나라도 논리 로우(logic low)이면 상기 논리 게이트(115)의 출력은 논리 하이(high)가 되고, 상기 오실레이터(111)의 출력과 상기 전원 전압 발생기(113)의 출력이 모두 논리 하이이면 상기 논리 게이트(115)의 출력은 논리 로우가 된다.
상기 펌핑 캐패시터(Cp1)는 상기 논리 게이트(115)로부터 출력되는 전압 레벨이 논리 로우일 경우에 전하를 축적하여 네가티브 펌핑 전압을 출력한다. 상기 펌핑 캐패시터(Cp1)의 일단에 상기 논리 게이트(115)의 출력단이 연결되고, 상기 펌핑 캐패시터(Cp1)의 타단에 상기 전송 트랜지스터(139)의 소오스와 상기 크램프 트랜지스터(117)의 드레인이 연결되어있다.
상기 크램프 트랜지스터(117)는 NMOS 트랜지스터로 구성한다. 상기 크램프 트랜지스터(117)는 상기 백 바이어스 발생기(105)가 동작하기 전에 상기 펌핑 캐패시터(Cp1)의 전압 레벨을 접지 전압(Vss)보다 상기 크램프 트랜지스터(117)의 문턱 전압만큼 높은 전압 레벨로 초기화시켜준다.
상기 전송 트랜지스터(139)는 NMOS 트랜지스터로 구성한다. 상기 전송 트랜지스터(139)는 상기 펌핑 캐패시터(Cp1)로부터 출력되는 네가티브 펌핑 전압을 백 바이어스(VBB)로서 출력한다.
상기 웰 바이어스 발생기(120)는 그 입력단이 상기 오실레이터(111)의 출력단에 연결되고, 그 출력단은 상기 전송 트랜지스터(139)의 벌크와 상기 크램프 트랜지스터(117)의 벌크에 공통으로 연결되어있다. 상기 웰 바이어스 발생기(120)는 상기 오실레이터(111)로부터 클럭 신호를 공급받아서 상기 전송 트랜지스터(139)의 벌크(bulk)와 상기 크램프 트랜지스터(117)의 벌크에 음전압인 웰 바이어스를 제공한다.
도 6은 상기 도 5에 도시된 전송 트랜지스터(139)가 3중 웰 구조를 갖는 반도체 장치에 형성된 상태를 도시한 도면이다. 상기 도 6을 참조하면, P형 기판(121)에 N웰(123)이 형성되어있고, 상기 N웰(123) 내에 P웰(141)이 형성되어있으며, 상기 P웰(141) 내에 고농도의 N형 불순물(125,127)이 도핑(doping)되어 상기 도 5에 도시된 전송 트랜지스터(139)의 소오스와 드레인을 형성하고있다. 그리고, 상기 전송 트랜지스터(139)의 소오스와 드레인 사이에 게이트 전극(130)이 형성되어있다.
상기 전송 트랜지스터(139)의 드레인 즉, 노드(N1)에는 상기 도 5에 도시된 펌핑 캐피시터(Cp1)가 연결된다. 또 상기 P웰(141) 내에 고농도의 P형 불순물(133)이 도핑되어있고, 상기 고농도의 P형 불순물(133)에 상기 웰 바이어스 발생기(105)의 출력단 즉, 노드(N2)가 연결된다. 상기 N웰(123)에 고농도의 N형 불순물(135)이 도핑되어서 전원 전압(Vcc)과 연결된다. 상기 P형 기판(121)에는 고농도의 P형 불순물(137)이 도핑되어서 접지 전압(Vss)과 연결된다.
도 6에 도시된 반도체 장치(107)에서 상기 노드(N1)에 음전압이 인가되면, 상기 노드(N1)에 연결된 고농도의 N형 불순물(127)과 상기 P웰(141)과 상기 N웰(123) 사이에 NPN 트랜지스터(145)가 형성되고, 상기 P웰(141)과 상기 N웰(123)과 상기 P형 기판(121) 사이에 PNP 트랜지스터(147)가 형성된다. 다시 말하면, 상기 노드(N1)에 음전압이 인가되면, 따라서, 상기 펌핑 캐패시터(Cp1)로부터 발생되는 네가티브 펌핑 전압은 상기 전송 트랜지스터(139)를 통과하지 못하고, 상기 NPN 트랜지스터(145)와 상기 PNP 트랜지스터(147)를 통해서 상기 P형 기판(121)으로 흘러버린다. 그렇게 되면, 상기 백 바이어스 발생기(105)는 백 바이어스(VBB)를 발생해야하는 원래의 기능을 갖지 못하게 되는 문제점이 발생한다.
이와같은 문제점을 방지하기 위하여 상기 P웰(141) 내에 고농도의 P형 불순물(133)을 도핑하고, 상기 고농도의 P형 불순물(133)에 웰 바이어스(Vwb)를 인가한다. 그러면, 상기 노드(N1)에 음전압이 인가되더라도 상기 전송 트랜지스터의 소오스(127)와 상기 P웰(141)과 상기 N웰(123) 사이에 형성되는 NPN 트랜지스터에 역바이어스가 인가되므로 상기 펌핑 캐패시터(Cp1)로부터 출력되는 네가티브 펌핑 전압은 상기 전송 트랜지스터(139)를 통하여 백 바이어스(VBB)로서 발생된다.
도 6을 참조하여 도 5에 도시된 백 바이어스 발생기(107)의 동작을 설명하기로 한다. 초기에 전원 전압(Vcc)이 온되면 상기 오실레이터(111)는 곧바로 동작하여 클럭 신호를 발생한다. 전원 전압(Vcc)이 온되어 소정 레벨에 도달하기 전까지 즉 상기 전압(Vp)가 발생하기 전까지는 상기 전원 전압 발생기(113)의 출력은 논리 로우이므로 상기 논리 게이트(115)는 논리 하이 레벨의 전압을 출력한다. 상기 논리 게이트(115)의 출력이 논리 하이이면 상기 펌핑 캐패시터(Cp1)는 충전된다. 상기 오실레이터(111)가 동작하면, 상기 웰 바이어스 발생기(120)는 상기 오실레이터(111)로부터 클럭 신호를 공급받아서 상기 크램프 트랜지스터(117)의 벌크와 상기 전송 트랜지스터(139)의 벌크에 음전압의 웰 바이어스(Vwb)를 공급한다.
그러다가 전원 전압(Vcc)이 계속 증가하여 소정 레벨에 도달하면, 즉, 상기 전원 전압 발생기(113)가 전압(Vp)을 발생하면, 상기 논리 게이트(115)의 출력은 상기 오실레이터(111)로부터 출력되는 클럭 신호에 의해 결정된다. 즉, 상기 클럭 신호가 논리 하이이면 상기 논리 게이트(115)의 출력은 논리 로우로 되고, 상기 클럭 신호가 논리 로우이면 상기 논리 게이트(115)의 출력은 논리 하이로 된다. 상기 논리 게이트(115)의 출력이 논리 로우로 되면, 상기 노드(N1)는 초기의 접지 전압(Vss)에서 네가티브 전압으로 낮아진다. 즉, 상기 펌핑 캐피시터(Cp1)는 네가티브 펌핑 전압을 발생한다. 따라서, 상기 네가티브 펌핑 전압은 상기 전송 트랜지스터(139)를 통해서 백 바이어스(VBB)로서 발생된다.
상기 네가티브 펌핑 전압이 발생할 때, 상기 반도체 장치(107)의 P웰(141)에는 음전압의 웰 바이어스(VWB)가 인가된 상태이므로 상기 NPN 트랜지스터(145)에는 역방향의 바이어스가 걸리게 된다. 따라서 상기 네가티브 펌핑 전압은 상기 NPN 트랜지스터(145)와 상기 PNP 트랜지스터(147)를 통해서 상기 P형 기판(121)으로 누설되지않고 상기 전송 트랜지스터(139)를 통과하여 백 바이어스(VBB)로서 발생하게 된다.
도 7은 상기 도 5에 도시된 백 바이어스 발생기의 시뮬레이션 결과를 나타낸다. 도 7에 도시된 바와 같이, 전원 전압(Vcc)이 온되고 나서 소정 레벨 예컨대 1.4볼트에 도달하게 되면, 상기 도 5에 도시된 전원 전압 발생기(113)로부터 전압(Vp)이 발생한다. 이때부터 백 바이어스(VBB)는 누설됨이 없이 점진적으로 발생되고 있다. 그리고, 웰 바이어스(VWB)는 상기 백 바이어스(VBB)가 발생되기 이전, 즉 상기 전압(Vp)이 발생하기 이전 시점(T1)부터 발생하고 있음을 알 수 있다.
도 8은 상기 도 7에서 상기 전압(Vp)이 발생할 때(T2)의 백 바이어스(VBB)와 웰 바이어스(VWB) 및 도 5에 도시된 노드(N1)의 전압(181)을 확대하여 보여주고 있다. 도 8을 참조하면, 상기 전압(Vp)가 발생하기 전까지 노드(N1)의 전압(181)은 접지 전압(Vss)보다 도 5에 도시된 크램프 트랜지스터(117)의 문턱 전압만큼 높은 전압을 유지하고, 백 바이어스(VBB)의 전압 레벨은 접지 전압(Vss)과 동일하며, 웰 바이어스(VWB)의 전압 레벨은 접지 전압보다 약간 낮은 음전압, 예컨대 (-0.2)볼트의 전압이다. 그러다가 상기 전압(Vp)가 발생하는 순간(T2) 노드(N1)의 전압(181)은 네가티브로 낮아지고, 그로 인하여 백 바이어스(VBB)도 음전압으로 하강하게 된다. 이 때 상기 노드(N1)의 전압(181)과 웰 바이어스(VWB)의 전압 레벨이 순간적으로 급격하게 떨어지는 것(T3)은 상기 도 5에 도시된 오실레이터(111)의 클럭 신호가 논리 로우일 때 나타나는 현상이다.
도 9는 상기 도 5에 도시된 웰 바이어스 발생기(120)의 제1 실시예에 따른 회로도이다. 도 9를 참조하면, 상기 웰 바이어스 발생기(120)는 다이오드(185)와 PMOS 트랜지스터(183) 및 제1 캐패시터(Cp2)를 구비한다. 구체적으로, 상기 제1 캐패시터(Cp2)의 일단은 상기 도 5에 도시된 오실레이터(111)에 연결되고, 상기 제1 캐패시터(Cp2)의 타단에 상기 다이오드(185)의 캐쏘우드(Cathode)와 상기 PMOS 트랜지스터(183)의 제1 전극 예컨대 소오스가 연결된다. 그리고, 상기 PMOS 트랜지스터(183)의 제2 전극 예컨대 드레인과 게이트에 공통으로 접지 전압(Vss)이 인가되며, 상기 다이오드(185)의 애노우드(Anode)로부터 상기 웰 바이어스(VWB)가 발생된다.
도 9를 참조하여, 상기 웰 바이어스 발생기(120)의 동작을 설명하기로 한다. 초기 상태에서 상기 PMOS 트랜지스터(183)의 제1 전극, 즉 노드(N3)의 전압 레벨은 접지 전압(Vss)보다 상기 PMOS 트랜지스터(183)의 문턱전압만큼 높다. 이 상태에서 상기 오실레이터(111)로부터 클럭 신호가 발생하면, 상기 클럭 신호가 논리 하이일 경우 상기 제1 캐패시터(Cp2)에는 전하가 축적된다. 그러다가 상기 클럭 신호가 논리 로우로 되면, 상기 노드(N3)의 전압 레벨은 네가티브로 낮아진다. 따라서 상기 웰 바이어스(VWB)는 상기 노드(N3)의 전위보다 상기 다이오드(185)의 빌트인(built-in) 전압만큼 높은 네가티브 전압이 된다.
도 10은 상기 도 5에 도시된 웰 바이어스 발생기(120)의 제2 실시예에 따른 회로도이다. 도 10을 참조하면, 상기 웰 바이어스 발생기(120)는 다이오드(195)와 두 개의 PMOS 트랜지스터들(193,197) 및 제2 캐패시터(Cp3)를 구비한다. 구체적으로, 상기 제2 캐패시터(Cp3)의 일단은 상기 도 5에 도시된 오실레이터(111)에 연결되고, 상기 제2 캐패시터(Cp3)의 타단에 상기 다이오드(195)의 캐쏘우드(Cathode)와 상기 PMOS 트랜지스터(193)의 제1 전극 예컨대 소오스 및 다른 PMOS 트랜지스터(197)의 제2 전극 예컨대 드레인이 연결된다. 상기 PMOS 트랜지스터(193)의 제2 전극 예컨대 드레인에는 접지 전압(Vss)이 인가되고, 상기 다른 PMOS 트랜지스터(197)의 제1 전극 예컨대 소오스에는 백 바이어스(VBB)가 인가된다. 그리고 상기 다른 PMOS 트랜지스터(197)의 제2 전극과 게이트는 서로 연결된다. 상기 다이오드의 애노우드(Anode)로부터 상기 웰 바이어스(VWB)가 발생된다.
도 10을 참조하여, 상기 웰 바이어스 발생기(120)의 동작을 설명하기로 한다. 초기 상태에서 노드(N4)의 전압(Vn4)은 다음 수학식 1과 같다.
Figure kpo00001
여기서, Vtp은 상기 PMOS 트랜지스터(193)의 문턱 전압의 절대값이다. 상기 노드(N4)의 전압(Vn4)이 (Vtp+Vss)보다 낮은 이유는 상기 다른 PMOS 트랜지스터(197)로 인해 상기 노드(N4)의 전압(Vn4)이 더 낮아지기 때문이다. 이 상태에서 상기 오실레이터(도 5에 도시된 111)로부터 클럭 신호가 발생하면, 상기 클럭 신호가 논리 하이일 경우 상기 제2 캐패시터(Cp3)에는 전하가 축적된다. 그러다가 상기 클럭 신호가 논리 로우로 되면, 상기 노드(N4)의 전압(Vn4)은 네가티브로 낮아진다. 따라서 상기 웰 바이어스(VWB)는 상기 노드(N4)의 전위보다 상기 다이오드(195)의 빌트인 전압만큼 높은 네가티브 전압이 된다.
도 11은 본 발명에 따른 백 바이어스 발생 방법을 도시한 흐름도이다. 도 11을 참조하면, 본 발명은 오실레이터, 펌핑 캐패시터, 웰 바이어스 발생기 및 전송 트랜지스터인 NMOS 트랜지스터를 구비하고 상기 전송 트랜지스터가 3중 웰 구조로 형성된 반도체 장치의 백 바이어스 발생기의 백 바이어스 발생 방법에 있어서, 웰 바이어스 발생 단계(201)와 펌핑 전압 초기화 단계(211)와 네가티브 펌핑 전압 발생 단계(221) 및 백 바이어스 발생 단계(231)를 포함한다.
상기 웰 바이어스 발생 단계(201)에서는 전원 전압이 인가되자마자 상기 웰 바이어스 발생기가 음전압인 웰 바이어스를 발생시켜서 상기 전송 트랜지스터의 벌크에 인가한다.
상기 펌핑 전압 초기화 단계(211)에서는 상기 펌핑 캐패시터를 접지 전압에 근접한 전압으로 초기화한다.
상기 네가티브 펌핑 전압 발생 단계(221)에서는 상기 전원 전압이 소정의 레벨에 도달하면 상기 오실레이터의 출력 신호에 응답하여 상기 펌핑 캐패시터가 네가티브 펌핑 전압을 발생한다.
상기 백 바이어스 발생 단계(231)에서는 상기 전송 트랜지스터가 상기 백 바이어스를 발생한다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명에 따르면, 3중 웰 구조를 갖는 반도체 장치에서 전송 트랜지스터로서 NMOS 트랜지스터를 사용함으로써 백 바이어스 공급 능력이 향상된다.

Claims (18)

  1. 3중 웰 구조를 갖는 반도체 장치의 백 바이어스 발생기에 있어서,
    클럭 신호를 발생하는 오실레이터;
    상기 클럭 신호에 응답하여 음전압인 웰 바이어스를 발생하는 웰 바이어스 발생기;
    전원 전압 발생기;
    상기 전원 전압 발생기와 상기 오실레이터에 입력단이 연결되어 상기 전원 전압 발생기로부터 출력되는 전원 전압이 소정의 레벨에 도달하기 전까지는 하이 레벨의 전압을 발생하고, 상기 전원 전압이 소정의 레벨에 도달하면 상기 클럭 신호에 응답하여 상기 클럭 신호가 하이이면 로우 레벨의 전압을 발생하고 상기 클럭 신호가 로우이면 하이 레벨의 전압을 발생하는 논리 게이트;
    상기 논리 게이트의 출력단에 일단이 연결되고 상기 논리 게이트의 출력에 응답하여 네가티브 펌핑 전압을 발생하는 펌핑 캐패시터; 및
    상기 펌핑 캐패시터의 타단에 제1 전극이 연결되고 상기 웰 바이어스 발생기의 출력단에 벌크가 연결되며 게이트와 제2 전극이 연결되며 상기 네가티브 펌핑 전압에 응답하여 상기 제2 전극으로부터 음전압인 백 바이어스를 발생하는 NMOS 트랜지스터를 구비하는 것을 특징으로하는 반도체 장치의 백 바이어스 발생기.
  2. 제1항에 있어서, 상기 논리 게이트는 NAND 게이트인 것을 특징으로하는 반도체 장치의 백 바이어스 발생기.
  3. 제1항에 있어서, 상기 웰 바이어스는 상기 전원 전압이 소정의 레벨에 도달한 이후에는 상기 백 바이어스보다 더 낮은 전압인 것을 특징으로하는 반도체 장치의 백 바이어스 발생기.
  4. 제1항에 있어서, 상기 NMOS 트랜지스터의 제1 전극이 소오스이고 상기 크램프 트랜지스터의 제2 전극이 드레인인 것을 특징으로하는 반도체 장치의 백 바이어스 발생기.
  5. 제1항에 있어서, 상기 펌핑 캐패시터의 타단에 제1 전극과 게이트가 공통으로 연결되고 제2 전극은 접지 전압에 연결되며 상기 웰 바이어스 발생기의 출력단에 벌크가 연결되어 상기 펌핑 캐패시터를 상기 접지 전압보다 문턱 전압만큼 높은 전압으로 초기화시키는 크램프 트랜지스터를 더 구비하는 것을 특징으로하는 반도체 장치의 백 바이어스 발생기.
  6. 제5항에 있어서, 상기 크램프 트랜지스터는 NMOS 트랜지스터인 것을 특징으로하는 반도체 장치의 백 바이어스 발생기.
  7. 제5항에 있어서, 상기 접지 전압은 그 전위가 영전위인 것을 특징으로하는 반도체 장치의 백 바이어스 발생기.
  8. 제5항에 있어서, 상기 크램프 트랜지스터의 제1 전극이 드레인이고 상기 크램프 트랜지스터의 제2 전극이 소오스인 것을 특징으로하는 반도체 장치의 백 바이어스 발생기.
  9. 제1항에 있어서, 상기 웰 바이어스는
    상기 오실레이터에 일단이 연결된 제1 캐패시터;
    상기 제1 캐패시터의 타단에 제1 전극이 연결되고 게이트와 제2 전극은 접지되어 상기 제1 캐패시터를 상기 접지 전압보다 문턱 전압만큼 높은 전압으로 초기화시키는 제1 전계효과 트랜지스터; 및
    상기 제1 전계효과 트랜지스터의 제1 전극에 캐쏘우드가 연결되고 애노우드로부터 상기 웰 바이어스를 발생하는 제1 다이오드를 구비하는 것을 특징으로하는 반도체 장치의 백 바이어스 발생기.
  10. 제9항에 있어서, 상기 제1 전계효과 트랜지스터는 PMOS 트랜지스터인 것을 특징으로하는 반도체 장치의 백 바이어스 발생기.
  11. 제9항에 있어서, 상기 제1 전계효과 트랜지스터의 제1 전극은 소오스이고 상기 제1 전계효과 트랜지스터의 제2 전극은 드레인인 것을 특징으로하는 반도체 장치의 백 바이어스 발생기.
  12. 제1항에 있어서, 상기 웰 바이어스는
    상기 오실레이터에 일단이 연결된 제2 캐패시터;
    상기 제2 캐패시터의 타단에 제1 전극이 연결되고 게이트와 제2 전극은 접지되어 상기 제2 캐패시터를 상기 접지 전압보다 문턱 전압만큼 높은 전압으로 초기화시키는 제2 전계효과 트랜지스터;
    상기 제2 전계효과 트랜지스터의 제1 전극에 캐쏘우드가 연결되고 애노우드로부터 상기 웰 바이어스를 발생하는 제2 다이오드; 및
    상기 제2 다이오드의 캐쏘우드에 제1 전극과 게이트가 공통으로 연결되고 제2 전극에는 상기 백 바이어스가 인가되는 제3 전계효과 트랜지스터를 구비하는 것을 특징으로하는 반도체 장치의 백 바이어스 발생기.
  13. 제12항에 있어서, 상기 제2 전계효과 트랜지스터는 PMOS 트랜지스터인 것을 특징으로하는 반도체 장치의 백 바이어스 발생기.
  14. 제12항에 있어서, 상기 제2 전계효과 트랜지스터의 제1 전극은 소오스이고 상기 제2 전계효과 트랜지스터의 제2 전극은 드레인인 것을 특징으로하는 반도체 장치의 백 바이어스 발생기.
  15. 제12항에 있어서, 상기 제3 전계효과 트랜지스터는 PMOS 트랜지스터인 것을 특징으로하는 반도체 장치의 백 바이어스 발생기.
  16. 제12항에 있어서, 상기 제3 전계효과 트랜지스터의 제1 전극은 드레인이고 상기 제2 전계효과 트랜지스터의 제2 전극은 소오스인 것을 특징으로하는 반도체 장치의 백 바이어스 발생기.
  17. 오실레이터, 펌핑 캐패시터, 웰 바이어스 발생기 및 전송 트랜지스터인 NMOS 트랜지스터를 구비하고 상기 전송 트랜지스터가 3중 웰 구조로 형성된 반도체 장치의 백 바이어스 발생기의 백 바이어스 발생 방법에 있어서,
    전원 전압이 인가되자마자 상기 웰 바이어스 발생기가 음전압인 웰 바이어스를 발생시켜서 상기 전송 트랜지스터의 벌크에 인가하는 웰 바이어스 발생 단계;
    상기 전원 전압이 소정의 레벨에 도달하면 상기 오실레이터의 출력 신호에 응답하여 상기 펌핑 캐패시터가 네가티브 펌핑 전압을 발생하는 네가티브 펌핑 전압 발생 단계; 및
    상기 전송 트랜지스터가 상기 백 바이어스를 발생하는 백 바이어스 발생 단계를 포함하는 반도체 장치의 백 바이어스 발생 방법.
  18. 제17항에 있어서, 상기 웰 바이어스 발생 단계와 상기 네가티브 펌핑 전압 발생 단계 사이에 상기 웰 바이어스가 발생하고나서 상기 펌핑 캐패시터가 접지 전압에 근접한 전압으로 초기화되는 단계를 더 구비하는 것을 특징으로하는 반도체 장치의 백 바이어스 발생 방법.
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