JPH0691458B2 - 基板電位生成回路 - Google Patents
基板電位生成回路Info
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- JPH0691458B2 JPH0691458B2 JP61279939A JP27993986A JPH0691458B2 JP H0691458 B2 JPH0691458 B2 JP H0691458B2 JP 61279939 A JP61279939 A JP 61279939A JP 27993986 A JP27993986 A JP 27993986A JP H0691458 B2 JPH0691458 B2 JP H0691458B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は基板電位生成回路に関し、特に高集積化され
た半導体集積回路に使用される基板電位生成回路に関す
る。
た半導体集積回路に使用される基板電位生成回路に関す
る。
（従来の技術） 基板電位生成回路は、例えばＰ型半導体基板の電位をこ
の半導体基板に形成された回路に印加される接地電位Vs
s以下の所定の電位に設定するためのものである。この
ような基板電位の設定は、素子間のアイソレーションを
確実にすることや、基板との接合容量を減少させて動作
の高速化および低消費電力化を実現させるために使用さ
れると共に、入力ピンや内部ノードにおけるアンダーシ
ュートまたはオーバーシュートの発生時における小数キ
ャリアの発生を防いで例えばダイナミックRAMのセルデ
ータの破壊を防止するために使用される重要な技術であ
る。
の半導体基板に形成された回路に印加される接地電位Vs
s以下の所定の電位に設定するためのものである。この
ような基板電位の設定は、素子間のアイソレーションを
確実にすることや、基板との接合容量を減少させて動作
の高速化および低消費電力化を実現させるために使用さ
れると共に、入力ピンや内部ノードにおけるアンダーシ
ュートまたはオーバーシュートの発生時における小数キ
ャリアの発生を防いで例えばダイナミックRAMのセルデ
ータの破壊を防止するために使用される重要な技術であ
る。
このような基板電位生成回路は、例えば第６図のような
構成のもので、第６図（Ａ）には素子構造が示されてお
り、第６図（Ｂ）にはその等価回路図が示されている。
構成のもので、第６図（Ａ）には素子構造が示されてお
り、第６図（Ｂ）にはその等価回路図が示されている。
すなわち、Ｐ型半導体基板11にはそれぞれ離隔した状態
で２つのN+拡散層12、13が形成されており、これらのN+
拡散層12と13との間に対応する上記基板11上には絶縁膜
（図示せず）を介してゲート電極14が形成されている。
上記N+拡散層12は接地電位Vssに接続され、N+拡散層13
および電極14はキャパシタＣの一端に接続されている。
またPNダイオードＤは、Ｐ型半導体基板11とN+拡散層13
とによって寄生的に形成されるものである。
で２つのN+拡散層12、13が形成されており、これらのN+
拡散層12と13との間に対応する上記基板11上には絶縁膜
（図示せず）を介してゲート電極14が形成されている。
上記N+拡散層12は接地電位Vssに接続され、N+拡散層13
および電極14はキャパシタＣの一端に接続されている。
またPNダイオードＤは、Ｐ型半導体基板11とN+拡散層13
とによって寄生的に形成されるものである。
したがって、第６図（Ｂ）に示されているような基板電
位生成回路が構成される。この図において、Ｑは上記N+
拡散層12および13をソースおよびドレインとし、電極14
をゲート電極とするＮチャンネル型MOSトランジスタで
ある。
位生成回路が構成される。この図において、Ｑは上記N+
拡散層12および13をソースおよびドレインとし、電極14
をゲート電極とするＮチャンネル型MOSトランジスタで
ある。
このような構成の基板電位生成回路にあっては、PNダイ
オードＤとトランジスタＱがチャージポンプ回路の
“弁”としての作用をする。しかしながら、トランジス
タＱにおいてはそのしきい値Vt分の電圧降下が発生する
ので、VssをOVとすると内部発振器からキャパシタＣに
供給されるパルス信号φの振幅が電源電圧に等しいVcc
であっても、ノードN1の電位は−Vcc＋Vtまでしか下が
らない。さらに、PNダイオードＤには順方向の電圧降下
Vfが存在するため、達成可能なＰ型半導体基板11の電位
Vbbは、 Vbb＝−Vcc＋（Vt＋Vf） までとなる。
オードＤとトランジスタＱがチャージポンプ回路の
“弁”としての作用をする。しかしながら、トランジス
タＱにおいてはそのしきい値Vt分の電圧降下が発生する
ので、VssをOVとすると内部発振器からキャパシタＣに
供給されるパルス信号φの振幅が電源電圧に等しいVcc
であっても、ノードN1の電位は−Vcc＋Vtまでしか下が
らない。さらに、PNダイオードＤには順方向の電圧降下
Vfが存在するため、達成可能なＰ型半導体基板11の電位
Vbbは、 Vbb＝−Vcc＋（Vt＋Vf） までとなる。
ここでは、Ｐ型半導体基板の電位設定についてだけ説明
したが、Ｎ型基板に対しても第６図と同様な構成で基板
電位生成回路が形成できる。但し、この場合には、Ｎ型
半導体基板に形成されるP+拡散層の一方には接地電位Vs
sの代わりに電源Vccが供給される。したがって、Ｎ型基
板における達成可能な電位Vbbは、 Vbb＝2Vcc−（Vt＋Vf） までに制限される。
したが、Ｎ型基板に対しても第６図と同様な構成で基板
電位生成回路が形成できる。但し、この場合には、Ｎ型
半導体基板に形成されるP+拡散層の一方には接地電位Vs
sの代わりに電源Vccが供給される。したがって、Ｎ型基
板における達成可能な電位Vbbは、 Vbb＝2Vcc−（Vt＋Vf） までに制限される。
このため、デバイスによっては基板電位のレベル不足が
生じる場合がある。また、寄生PNダイオードＤがＰ型半
導体基板11のチャージを汲み上げる時には、ダイオード
Ｄから基板11へ小数キャリア（電子）が注入されるた
め、これにより、同一基板に形成されている回路、例え
ばダイナミックRAMのセルデータが破壊される場合があ
る。
生じる場合がある。また、寄生PNダイオードＤがＰ型半
導体基板11のチャージを汲み上げる時には、ダイオード
Ｄから基板11へ小数キャリア（電子）が注入されるた
め、これにより、同一基板に形成されている回路、例え
ばダイナミックRAMのセルデータが破壊される場合があ
る。
そこで、このような基板バイアスの設定レベルの問題
や、ダイオードによる小数キャリアの注入の問題を解決
するために、第７図に示すような構成の基板電位生成回
路が考えられている。この回路は、本出願人による昭和
60年特許願第206981号明細書に記載されているものであ
る。
や、ダイオードによる小数キャリアの注入の問題を解決
するために、第７図に示すような構成の基板電位生成回
路が考えられている。この回路は、本出願人による昭和
60年特許願第206981号明細書に記載されているものであ
る。
すなわち、第７図に示されている基板電位生成回路にあ
っては、チャージポンプ回路の“弁”として作用する４
つのＰチャンネル型MOSトランジスタQ1、Q2、Q3およびQ
4をＮ型ウェル領域内に形成して、Ｐ型半導体基板への
小数キャリアの注入を防止できる構成となっている。
っては、チャージポンプ回路の“弁”として作用する４
つのＰチャンネル型MOSトランジスタQ1、Q2、Q3およびQ
4をＮ型ウェル領域内に形成して、Ｐ型半導体基板への
小数キャリアの注入を防止できる構成となっている。
さらに、チャージ汲上げ用のキャパシタC1およびC2に互
いに実質的に逆相のクロック信号φ１およびφ２が供給
されると共に、トランジスタQ1とQ2がクロスカップル接
続されていることによって、これらのトランジスタQ1お
よびQ2は共に３極管動作する。この結果、ノードN1およ
びN2の電位はそれぞれ−Vccまで下がることが可能とな
る。しかしながら、トランジスタQ3、Q4は５極管動作す
るので、設定可能な基板電位Vbbは、 Vbb＝−Vcc＋|Vt| までとなる。ここで、VtはトランジスタQ3、Q4のしきい
値電圧である。
いに実質的に逆相のクロック信号φ１およびφ２が供給
されると共に、トランジスタQ1とQ2がクロスカップル接
続されていることによって、これらのトランジスタQ1お
よびQ2は共に３極管動作する。この結果、ノードN1およ
びN2の電位はそれぞれ−Vccまで下がることが可能とな
る。しかしながら、トランジスタQ3、Q4は５極管動作す
るので、設定可能な基板電位Vbbは、 Vbb＝−Vcc＋|Vt| までとなる。ここで、VtはトランジスタQ3、Q4のしきい
値電圧である。
このように、第７図のような構成の基板電位生成回路に
あっても、依然として基板のチャージを汲上げるポンプ
効率が充分でないと云う欠点がある。
あっても、依然として基板のチャージを汲上げるポンプ
効率が充分でないと云う欠点がある。
（発明が解決しようとする問題点） この発明は上記のような点に鑑みなされたもので、従来
の基板電位生成回路ではクロック信号の振幅を充分に活
用できず、設定可能な基板電位のレベルが制限されてし
まった点を改善し、基板電位を効率よく充分に深い電位
まで設定することができる基板電位生成回路を提供しよ
うとするものである。
の基板電位生成回路ではクロック信号の振幅を充分に活
用できず、設定可能な基板電位のレベルが制限されてし
まった点を改善し、基板電位を効率よく充分に深い電位
まで設定することができる基板電位生成回路を提供しよ
うとするものである。
［発明の構成］ （問題点を解決するための手段） すなわち、この発明に係る基板電位生成回路にあって
は、従来ダイオードとして動作していた部分の代わり
に、第１のトランジスタを備えると共に、このトランジ
スタのゲートとその電流通路の一端間に第２のトランジ
スタの電流通路を挿入し、さらに上記第１のトランジス
タのゲートにキャパシタを接続して、このキャパシタを
別のクロック信号で駆動させるようにしたものである。
は、従来ダイオードとして動作していた部分の代わり
に、第１のトランジスタを備えると共に、このトランジ
スタのゲートとその電流通路の一端間に第２のトランジ
スタの電流通路を挿入し、さらに上記第１のトランジス
タのゲートにキャパシタを接続して、このキャパシタを
別のクロック信号で駆動させるようにしたものである。
（作用） 上記のような構成の基板電位生成回路にあっては、ダイ
オードの代わり設けられた上記第１のトランジスタが３
極管動作するため、このトランジスタによる電圧降下が
なくなり、基板電位を効率良く深い電位に設定できるよ
うになる。
オードの代わり設けられた上記第１のトランジスタが３
極管動作するため、このトランジスタによる電圧降下が
なくなり、基板電位を効率良く深い電位に設定できるよ
うになる。
（実施例） 以下、図面を参照してこの発明の一実施例を説明する。
第１図に示されている基板電位生成回路はＰ型半導体基
板を使用しものであり、ダイオードに代わって設けられ
たＰチャンネル型MOSトランジスタQ01はＰ型半導体基板
のＮ型ウェル領域内に形成され、さらにこのトランジス
タQ01の電流通路の一端とそのゲート間にはＰチャンネ
ル型MOSトランジスタQ05の電流通路が挿入されると共
に、一端にクロック信号φ03が供給されるキャパシタC0
3が上記トランジスタQ01のケートに接続されている。ま
た、上記トランジスタQ5のゲート、および上記トランジ
スタQ01の電流通路の他端には、上記Ｐ型半導体基板が
接続されている。そして、上記キャパシタＣと上記トラ
ンジスタQ01との接続点であるノードN1には、Ｎチャン
ネル型MOSトランジスタＱのゲートおよびその電流通路
の一端が接続されており、このトランジスタＱの電流通
路の他端は接地電位Vssに接続されている。
第１図に示されている基板電位生成回路はＰ型半導体基
板を使用しものであり、ダイオードに代わって設けられ
たＰチャンネル型MOSトランジスタQ01はＰ型半導体基板
のＮ型ウェル領域内に形成され、さらにこのトランジス
タQ01の電流通路の一端とそのゲート間にはＰチャンネ
ル型MOSトランジスタQ05の電流通路が挿入されると共
に、一端にクロック信号φ03が供給されるキャパシタC0
3が上記トランジスタQ01のケートに接続されている。ま
た、上記トランジスタQ5のゲート、および上記トランジ
スタQ01の電流通路の他端には、上記Ｐ型半導体基板が
接続されている。そして、上記キャパシタＣと上記トラ
ンジスタQ01との接続点であるノードN1には、Ｎチャン
ネル型MOSトランジスタＱのゲートおよびその電流通路
の一端が接続されており、このトランジスタＱの電流通
路の他端は接地電位Vssに接続されている。
上記クロック信号φ03は、キャパシタＣに供給されるク
ロック信号φ01と実質的に同相であり、クロック信号φ
01に比べてその立上りが早く立下りが遅いクロック信号
である（第２図参照）。ここで、上記クロック信号φ0
1、φ02の振幅は共にVccである。
ロック信号φ01と実質的に同相であり、クロック信号φ
01に比べてその立上りが早く立下りが遅いクロック信号
である（第２図参照）。ここで、上記クロック信号φ0
1、φ02の振幅は共にVccである。
次に、第２図を参照して上記のような構成に構成される
基板電位生成回路の動作を説明する。
基板電位生成回路の動作を説明する。
すなわち、キャパシタＣとトランジスタQ01との接続点
であるノードN1の電位がVss＋Vtである状態で、クロッ
ク信号φ01が“1"レベルから“0"レベルに立下ると、キ
ャパシタＣによる容量結合によりノードN1の電位は−Vc
c＋Vtまで下がる。ここで、VtはＮチャンネル型MOSトラ
ンジスタＱのしきい値電圧である。この時、トランジス
タQ05もオン状態となっているので、トランジスタQ01の
ゲートとトランジスタQ05の電流通路の一端との接続点
であるノードG1の電位はノードN1の電位変化に伴って下
がるが、トランジスタQ05のゲートに印加されている電
圧がＰ型半導体基板の電位Vbbであるため、ノードG1の
電位がVbb＋|Vt1|まで下がった時点でこのトランジスタ
Q05がオフ状態となり、ノードG1の電位はVbb＋|Vt1|ま
でにしか下がらない。ここで、Vt1はトランジスタQ05の
しきい値電圧である。
であるノードN1の電位がVss＋Vtである状態で、クロッ
ク信号φ01が“1"レベルから“0"レベルに立下ると、キ
ャパシタＣによる容量結合によりノードN1の電位は−Vc
c＋Vtまで下がる。ここで、VtはＮチャンネル型MOSトラ
ンジスタＱのしきい値電圧である。この時、トランジス
タQ05もオン状態となっているので、トランジスタQ01の
ゲートとトランジスタQ05の電流通路の一端との接続点
であるノードG1の電位はノードN1の電位変化に伴って下
がるが、トランジスタQ05のゲートに印加されている電
圧がＰ型半導体基板の電位Vbbであるため、ノードG1の
電位がVbb＋|Vt1|まで下がった時点でこのトランジスタ
Q05がオフ状態となり、ノードG1の電位はVbb＋|Vt1|ま
でにしか下がらない。ここで、Vt1はトランジスタQ05の
しきい値電圧である。
次に、クロック信号φ03が“1"レベルから“0"レベルに
下がると、キャパシタC03による容量結合によってノー
ドG1の電位はVbb＋|Vt1|−Vccまで下げられる。この結
果、トランジスタQ01が３極管動作でオン状態となり、
Ｐ型半導体基板からチャージが流れ込んで、ノードN1の
電位はVbbと等しい電位となる。
下がると、キャパシタC03による容量結合によってノー
ドG1の電位はVbb＋|Vt1|−Vccまで下げられる。この結
果、トランジスタQ01が３極管動作でオン状態となり、
Ｐ型半導体基板からチャージが流れ込んで、ノードN1の
電位はVbbと等しい電位となる。
次に、クロック信号φ03が“0"レベルから“1"レベルに
なると、ノードG1の電位はVbb＋|Vt1|−VccからVbb＋|V
t1|に復帰する。この結果、トランジスタQ01は再びオフ
状態となり、またトランジスタQ05はオンすれすれの状
態となる。
なると、ノードG1の電位はVbb＋|Vt1|−VccからVbb＋|V
t1|に復帰する。この結果、トランジスタQ01は再びオフ
状態となり、またトランジスタQ05はオンすれすれの状
態となる。
次に、クロック信号φ01が“0"レベルから“1"レベルに
立上ると、キャパシタＣの容量結合によりノードN1の電
位はVbbからVbb＋Vccにもち上げられる。この結果、ト
ランジスタQ05のソースとドレインが逆転し、このトラ
ンジスタQ05が完全にオン状態となるため、ノードG1の
電位はノードN1の電位と同じくVbb＋Vccとなる。この
時、トランジスタQ01はオフ状態のままであるので、Ｐ
型半導体基板からノードN01に汲上げたチャージが逆流
することはない。
立上ると、キャパシタＣの容量結合によりノードN1の電
位はVbbからVbb＋Vccにもち上げられる。この結果、ト
ランジスタQ05のソースとドレインが逆転し、このトラ
ンジスタQ05が完全にオン状態となるため、ノードG1の
電位はノードN1の電位と同じくVbb＋Vccとなる。この
時、トランジスタQ01はオフ状態のままであるので、Ｐ
型半導体基板からノードN01に汲上げたチャージが逆流
することはない。
このように、トランジスタQ01が３極管動作することに
より、従来においてダイオードとして動作していた部分
での電圧降下を解消することができるうになる。したが
って、基板電位Vbbを原理的には−Vcc＋Vtまで下げるこ
とが可能となる。ここで、VtはトランジスタＱのしきい
値電圧である。
より、従来においてダイオードとして動作していた部分
での電圧降下を解消することができるうになる。したが
って、基板電位Vbbを原理的には−Vcc＋Vtまで下げるこ
とが可能となる。ここで、VtはトランジスタＱのしきい
値電圧である。
尚、この実施例では、Ｎチャンネル型MOSトランジスタ
を用い、このトランジスタの電流通路をノードN1と接地
電位Vssとの間に挿入すると共に、ゲートをノードN1に
接続したが、このトランジスタＱの代わりに、Ｐチャン
ネル型MOSトランジスタを用い、その電流通路をノードN
1と接地電位Vssとの間に挿入すると共に、ゲートに上記
クロック信号φ01と実質的に逆相のクロック信号を供給
しても良い。
を用い、このトランジスタの電流通路をノードN1と接地
電位Vssとの間に挿入すると共に、ゲートをノードN1に
接続したが、このトランジスタＱの代わりに、Ｐチャン
ネル型MOSトランジスタを用い、その電流通路をノードN
1と接地電位Vssとの間に挿入すると共に、ゲートに上記
クロック信号φ01と実質的に逆相のクロック信号を供給
しても良い。
第３図はこの発明を第６図のような構成の基板電位生成
回路に適用した例を示すものであり、ここでは、６つの
Ｐチャンネル型トランジスタQ01〜Q06が全てＰ型半導体
基板のＮウェル領域内に形成されている。
回路に適用した例を示すものであり、ここでは、６つの
Ｐチャンネル型トランジスタQ01〜Q06が全てＰ型半導体
基板のＮウェル領域内に形成されている。
第１および第２のキャパシタC01、C02の一端には内部発
振器からの第１および第２のクロック信号φ01、φ02が
それぞれ供給される。これらのクロック信号は、実質的
に逆相のものである。
振器からの第１および第２のクロック信号φ01、φ02が
それぞれ供給される。これらのクロック信号は、実質的
に逆相のものである。
キャパシタC01の他端はＰチャンネル型MOSトランジスタ
Q01の電流通路の一端に接続されており、このトランジ
スタQ01の電流通路の他端は上記Ｐ型半導体基板に接続
されている。また、キャパシタC02の他端は、Ｐチャン
ネル型MOSトランジスタQ02の電流通路の一端に接続され
ており、このトランジスタQ02の電流通路の他端には上
記Ｐ型半導体基板が接続されている。
Q01の電流通路の一端に接続されており、このトランジ
スタQ01の電流通路の他端は上記Ｐ型半導体基板に接続
されている。また、キャパシタC02の他端は、Ｐチャン
ネル型MOSトランジスタQ02の電流通路の一端に接続され
ており、このトランジスタQ02の電流通路の他端には上
記Ｐ型半導体基板が接続されている。
上記キャパシタC01とトランジスタQ01の接続点であるノ
ードN01と、上記キャパシタC02とトランジスタQ02の接
続点であるノードN02との間には、２つのＰチャンネル
型MOSトランジスタQ03、Q04がクロスカップル接続され
ている。すなわち、電流通路の一端がノードN01に接続
され他端が接地電位Vssに接続されたトランジスタのQ03
のゲートはノードN02に接続されており、また電流通路
の一端がノードN02に接続され他端が接地電位Vssに接続
されたトランジスタQ04のゲートはノードN01に接続され
ている。
ードN01と、上記キャパシタC02とトランジスタQ02の接
続点であるノードN02との間には、２つのＰチャンネル
型MOSトランジスタQ03、Q04がクロスカップル接続され
ている。すなわち、電流通路の一端がノードN01に接続
され他端が接地電位Vssに接続されたトランジスタのQ03
のゲートはノードN02に接続されており、また電流通路
の一端がノードN02に接続され他端が接地電位Vssに接続
されたトランジスタQ04のゲートはノードN01に接続され
ている。
上記トランジスタQ01のゲートは第３のキャパシタC03の
一端に接続されており、このキャパシタC03の他端には
内部発振器からの第３のクロック信号φ03が供給され
る。このクロック信号φ03は上記クロック信号φ02と実
質的に逆相であり、上記クロック信号φ01と比べてその
立上りが早く立下りが遅いクロック信号である（第４図
参照）。
一端に接続されており、このキャパシタC03の他端には
内部発振器からの第３のクロック信号φ03が供給され
る。このクロック信号φ03は上記クロック信号φ02と実
質的に逆相であり、上記クロック信号φ01と比べてその
立上りが早く立下りが遅いクロック信号である（第４図
参照）。
トランジスタQ01のゲートとキャパシタC03との接続点で
あるノードG1と上記ノードN01間には、Ｐチャンネル型M
OSトランジスタQ05の電流通路が接続されており、この
トランジスタQ05のゲートには上記Ｐ型半導体基板が接
続されている。
あるノードG1と上記ノードN01間には、Ｐチャンネル型M
OSトランジスタQ05の電流通路が接続されており、この
トランジスタQ05のゲートには上記Ｐ型半導体基板が接
続されている。
上記トランジスタQ02のゲートは第４のキャパシタC04の
一端に接続されており、このキャパシタC04の他端には
第４のクロック信号φ04が供給される。この第４のクロ
ック信号φ04は、上記第１のクロック信号φ01と実質的
に逆相であり、上記第２のクロック信号φ02に比べてそ
の立上りが早く立下りが遅いクロック信号である（第４
図参照）。
一端に接続されており、このキャパシタC04の他端には
第４のクロック信号φ04が供給される。この第４のクロ
ック信号φ04は、上記第１のクロック信号φ01と実質的
に逆相であり、上記第２のクロック信号φ02に比べてそ
の立上りが早く立下りが遅いクロック信号である（第４
図参照）。
トランジスタQ02のゲートとキャパシタC04との接続点で
あるノードG2と上記ノードN02間には、Ｐチャンネル型M
OSトランジスタQ06の電流通路が接続されており、この
トランジスタQ06のゲートには上記Ｐ型半導体基板が接
続されている。
あるノードG2と上記ノードN02間には、Ｐチャンネル型M
OSトランジスタQ06の電流通路が接続されており、この
トランジスタQ06のゲートには上記Ｐ型半導体基板が接
続されている。
次に、第４図を参照して上記のように構成される基板電
位生成回路の動作を説明する。
位生成回路の動作を説明する。
キャパシタC01およびC02に振幅がVccで実質的に逆相の
クロック信号φ01およびφ02が供給されると共に、トラ
ンジスタQ03とQ04がクロスカップル接続されていること
によって、これらのトランジスタQ03およびQ04は共に３
極管動作する。したがって、トランジスタQ03がオン状
態の時には、ノードN01の電位は接地電位Vssとなり、ま
たトランジスタQ04がオン状態の時には、ノードN02の電
位は接地電位Vssとなる。
クロック信号φ01およびφ02が供給されると共に、トラ
ンジスタQ03とQ04がクロスカップル接続されていること
によって、これらのトランジスタQ03およびQ04は共に３
極管動作する。したがって、トランジスタQ03がオン状
態の時には、ノードN01の電位は接地電位Vssとなり、ま
たトランジスタQ04がオン状態の時には、ノードN02の電
位は接地電位Vssとなる。
すなわち、このようにノードN01の電位が接地電位Vssで
ある状態で、クロック信号φ01が“1"レベルから“0"レ
ベルに立下ると、容量結合によってノードN01の電位は
−Vccまで上がる。この時、トランジスタQ05もオン状態
となっているので、ノードG1の電位はノードN01の電位
変化に伴って下がるが、トランジスタQ05のゲートに印
加されている電圧がＰ型半導体基板の電位Vbbであるた
め、ノードG1の電位がVbb|Vt1|まで下がった時点でこの
トランジスタQ05がオフ状態となり、ノードG1の電位はV
bb＋|Vt1|までにしか下がらない。ここで、Vt1はトラン
ジスタQ05のしきい値電圧である。
ある状態で、クロック信号φ01が“1"レベルから“0"レ
ベルに立下ると、容量結合によってノードN01の電位は
−Vccまで上がる。この時、トランジスタQ05もオン状態
となっているので、ノードG1の電位はノードN01の電位
変化に伴って下がるが、トランジスタQ05のゲートに印
加されている電圧がＰ型半導体基板の電位Vbbであるた
め、ノードG1の電位がVbb|Vt1|まで下がった時点でこの
トランジスタQ05がオフ状態となり、ノードG1の電位はV
bb＋|Vt1|までにしか下がらない。ここで、Vt1はトラン
ジスタQ05のしきい値電圧である。
次に、第３のクロック信号φ03が“1"レベルから“0"レ
ベルに下がると、キャパシタC03による容量結合により
ノードG1の電位はVbb＋|Vt1|−Vccまで下げられる。こ
の結果、トランジスタQ01が３極管動作でオン状態とな
り、Ｐ型半導体基板からチャージが流れ込んで、ノード
N01の電位はVbbと等しい電位になる。
ベルに下がると、キャパシタC03による容量結合により
ノードG1の電位はVbb＋|Vt1|−Vccまで下げられる。こ
の結果、トランジスタQ01が３極管動作でオン状態とな
り、Ｐ型半導体基板からチャージが流れ込んで、ノード
N01の電位はVbbと等しい電位になる。
次に、第３のクロック信号φ03が“0"レベルから“1"レ
ベルになると、ノードG1の電位はVbb＋|Vt1|−VccからV
bb＋|Vt1|に復帰する。この結果、トランジスタQ01は再
びオフ状態となり、またトランジスタQ05はオンすれす
れの状態となる。
ベルになると、ノードG1の電位はVbb＋|Vt1|−VccからV
bb＋|Vt1|に復帰する。この結果、トランジスタQ01は再
びオフ状態となり、またトランジスタQ05はオンすれす
れの状態となる。
次に、第１のクロック信号φ01が“0"レベルから“1"レ
ベルに立上ると、キャパシタC01の容量結合によりノー
ドN01の電位はVbbからVbb＋Vccにもち上げられる。この
結果、トランジスタQ05のソースとドレインが逆転し、
このトランジスタQ05が完全にオン状態となるため、ノ
ードG1の電位はノードN01の電位と同じくVbb＋Vccとな
る。この時、トランジスタQ01はオフ状態のままである
ので、Ｐ型半導体基板からノードN01に汲上げたチャー
ジが逆流することはない。
ベルに立上ると、キャパシタC01の容量結合によりノー
ドN01の電位はVbbからVbb＋Vccにもち上げられる。この
結果、トランジスタQ05のソースとドレインが逆転し、
このトランジスタQ05が完全にオン状態となるため、ノ
ードG1の電位はノードN01の電位と同じくVbb＋Vccとな
る。この時、トランジスタQ01はオフ状態のままである
ので、Ｐ型半導体基板からノードN01に汲上げたチャー
ジが逆流することはない。
次に、第２のクロック信号φ02が“1"レベルから“0"レ
ベルに立下ると、キャパシタC02による容量結合により
ノードN02の電位がVssから−Vccに下がるので、トラン
ジスタQ03がオン状態となり、ノードN01およびノードG1
の電位がVssに下がる。つまり、Ｐ型半導体基板から汲
上げられたチャージが接地電位Vssへ汲出されることに
なる。
ベルに立下ると、キャパシタC02による容量結合により
ノードN02の電位がVssから−Vccに下がるので、トラン
ジスタQ03がオン状態となり、ノードN01およびノードG1
の電位がVssに下がる。つまり、Ｐ型半導体基板から汲
上げられたチャージが接地電位Vssへ汲出されることに
なる。
以上が半周期の動作であり、残りの半周期ではノードN0
2およびノードG2の電位が上記したノードN01およびG1の
電位と同様の変化をする。
2およびノードG2の電位が上記したノードN01およびG1の
電位と同様の変化をする。
このように、トランジスタQ01〜Q04が全て３極管動作す
ることによって、クロック信号φ01、φ02の振幅を完全
に利用することができ、第１図の回路よりもさらにポン
プ効率が向上すると共に、基板電位Vbbを原理的には−V
ccまで下げることができ、深い基板電位Vbbを要求する
デバイスにも適用可能となる。
ることによって、クロック信号φ01、φ02の振幅を完全
に利用することができ、第１図の回路よりもさらにポン
プ効率が向上すると共に、基板電位Vbbを原理的には−V
ccまで下げることができ、深い基板電位Vbbを要求する
デバイスにも適用可能となる。
第５図は、第２図および第４図に示したようなクロック
信号φ01〜φ04を得るために使用される回路の構成例を
示すものである。
信号φ01〜φ04を得るために使用される回路の構成例を
示すものである。
すなわち、内部発振器からのクッロック信号φは、縦続
接続されたインバータ回路I1〜I6の初段すなわちインバ
ータ回路I1の入力と、ナンドゲート20の一方の入力と、
ノアゲート21の一方の入力にそれぞれ供給される。ナン
ドゲート22の入力には、縦続接続された２段目のインバ
ータ回路I2の出力と、４段目のインバータ回路I4の出力
が供給され、このナンドゲート22の出力が上記クロック
信号φ01となる。これと同様に、ノアゲート23の入力に
も、インバータ回路I2およびインバータ回路I4の出力が
それぞれ供給され、このノアゲート23の出力はインバー
タ回路I7の入力に供給されている。そして、このインバ
ータ回路I7の出力が上記クロック信号φ02となる。
接続されたインバータ回路I1〜I6の初段すなわちインバ
ータ回路I1の入力と、ナンドゲート20の一方の入力と、
ノアゲート21の一方の入力にそれぞれ供給される。ナン
ドゲート22の入力には、縦続接続された２段目のインバ
ータ回路I2の出力と、４段目のインバータ回路I4の出力
が供給され、このナンドゲート22の出力が上記クロック
信号φ01となる。これと同様に、ノアゲート23の入力に
も、インバータ回路I2およびインバータ回路I4の出力が
それぞれ供給され、このノアゲート23の出力はインバー
タ回路I7の入力に供給されている。そして、このインバ
ータ回路I7の出力が上記クロック信号φ02となる。
また上記ナンドゲート20の他方の入力には、縦続接続さ
れた最終段のインバータ回路I6からの出力が供給され、
このナンドゲート20の出力が上記クロック信号φ03とな
る。同様に、ノアゲート21の他方の入力にもインバータ
回路I6からの出力が供給され、このノアゲート21の出力
はインバータ回路I8の入力に供給される。そして、この
インバータ回路I8からの出力が上記クロック信号φ04と
なる。
れた最終段のインバータ回路I6からの出力が供給され、
このナンドゲート20の出力が上記クロック信号φ03とな
る。同様に、ノアゲート21の他方の入力にもインバータ
回路I6からの出力が供給され、このノアゲート21の出力
はインバータ回路I8の入力に供給される。そして、この
インバータ回路I8からの出力が上記クロック信号φ04と
なる。
以上、Ｐ型半導体基板を使用した例だけを説明したが、
この発明はこれに限られるものではなく、Ｎ型半導体基
板にも適用することができる。
この発明はこれに限られるものではなく、Ｎ型半導体基
板にも適用することができる。
この場合には、６つのＮチャンネル型MOSトランジスタ
をＮ型半導体基板のＰ型ウェル領域内に形成して、これ
らのトランジスタを前記Ｐチャンネル型MOSトランジス
タQ01〜Q06の代わりに使用する。また、第１図に示した
第１の実施例ではトランジスタＱの電流通路の一端に接
地電位Vssを印加し、第３図に示した第２の実施例で
は、トランジスタQ03とQ04の電流通路の一端に接地電位
Vssを共通に印加したが、Ｎ型基板に適用する場合にはV
ssの代わりに電源Vccを印加すれば良い。さらに、上記
クロック信号φ01〜φ06は全く反転させて使用される。
すなわち、この場合には、クロック信号φ01とφ02は実
質的に逆相であり、クロック信号φ03はφ01よりも立上
りが遅く立下りが早いクロック信号となり、クロック信
号φ04はφ02よりも立上りが遅く立下りが早いクロック
信号となる。
をＮ型半導体基板のＰ型ウェル領域内に形成して、これ
らのトランジスタを前記Ｐチャンネル型MOSトランジス
タQ01〜Q06の代わりに使用する。また、第１図に示した
第１の実施例ではトランジスタＱの電流通路の一端に接
地電位Vssを印加し、第３図に示した第２の実施例で
は、トランジスタQ03とQ04の電流通路の一端に接地電位
Vssを共通に印加したが、Ｎ型基板に適用する場合にはV
ssの代わりに電源Vccを印加すれば良い。さらに、上記
クロック信号φ01〜φ06は全く反転させて使用される。
すなわち、この場合には、クロック信号φ01とφ02は実
質的に逆相であり、クロック信号φ03はφ01よりも立上
りが遅く立下りが早いクロック信号となり、クロック信
号φ04はφ02よりも立上りが遅く立下りが早いクロック
信号となる。
このように構成すれば、Ｐ型基板を用いた場合と同様の
理由により従来においてダイオードとして動作していた
部分の電圧降下が解消できるので、Ｎ型半導体基板の電
位Vbbを2Vccまで設定可能となる。
理由により従来においてダイオードとして動作していた
部分の電圧降下が解消できるので、Ｎ型半導体基板の電
位Vbbを2Vccまで設定可能となる。
［発明の効果］ 以上のようにこの発明によれば、小数キャリアの注入が
なくなると共に、内部発振器からのクロック信号の振幅
を充分に利用でき、基板の電位を効率良くしかも充分に
深い値に設定できるようになる。また、リミッタをつけ
て基板電位の設定値を制限する場合でも、ポンプ効率の
向上は図れ、またリミッタによる設定レベル範囲も広く
することができる。
なくなると共に、内部発振器からのクロック信号の振幅
を充分に利用でき、基板の電位を効率良くしかも充分に
深い値に設定できるようになる。また、リミッタをつけ
て基板電位の設定値を制限する場合でも、ポンプ効率の
向上は図れ、またリミッタによる設定レベル範囲も広く
することができる。
第１図はこの発明の一実施例に係る基板電位生成回路を
説明する回路構成図、第２図は第１図に示した回路に使
用されるクロック信号の波形を示す図、第３図はこの発
明の他の実施例を説明する回路構成図、第４図は第３図
示した回路に使用されるクロック信号の波形を示す図、
第５図は第２図および第４図に示したクロック信号を発
生させるための回路構成図、第６図および第７図はそれ
ぞれ従来の基板電位生成回路を説明する回路構成図であ
る。 Q01〜Q06…Ｐチャンネル型MOSトランジスタ、C01〜C04
…キャパシタ、φ01〜φ04…クロック信号。
説明する回路構成図、第２図は第１図に示した回路に使
用されるクロック信号の波形を示す図、第３図はこの発
明の他の実施例を説明する回路構成図、第４図は第３図
示した回路に使用されるクロック信号の波形を示す図、
第５図は第２図および第４図に示したクロック信号を発
生させるための回路構成図、第６図および第７図はそれ
ぞれ従来の基板電位生成回路を説明する回路構成図であ
る。 Q01〜Q06…Ｐチャンネル型MOSトランジスタ、C01〜C04
…キャパシタ、φ01〜φ04…クロック信号。
Claims (6)
- 【請求項１】半導体基板との間の電荷の注入・汲出しに
より半導体基板の電位を所望の電位に設定する基板電位
生成回路において、 一端に第１のクロック信号が供給される第１のキャパシ
タと、 電流通路の一端およびゲートが上記第１のキャパシタの
他端に接続され、電流通路の他端が所定の電位を供給す
る電位供給源に接続されるトランジスタと、 第１導電型半導体基板の第２導電型ウェル領域内に形成
され、電流通路の一端が上記第１のキャパシタの他端に
接続され、電流通路の他端が上記半導体基板に接続され
る第１導電型の第１のトランジスタと、 一端に上記第１のクロック信号と実質的に同相の第２の
クロック信号が供給され、他端が上記第１のトランジス
タのゲートに接続される第２のキャパシタと、 電流通路の一端が上記第１のトランジスタのゲートに接
続され、電流通路の他端が上記第１のトランジスタの電
流通路の一端に接続され、ゲートが上記半導体基板に接
続されている第１導電型の第２のトランジスタとを具備
することを特徴とする基板電位生成回路。 - 【請求項２】上記半導体基板はＰ型半導体基板であり、
上記第２のクロック信号は、上記第１クロック信号より
も立上りが早く立下りが遅いクロック信号である特許請
求の範囲第１項記載の基板電位生成回路。 - 【請求項３】上記半導体基板はＮ型半導体基板であり、
上記第２のクロック信号は、上記第１のクロック信号よ
りも立上りが遅く立下りが早いクロック信号である特許
請求の範囲第１項記載の基板電位生成回路。 - 【請求項４】半導体基板との間の電荷の注入・汲出しに
より上記半導体基板の電位を所望の電位に設定する基板
電位生成回路において、 第１導電型半導体基板の第２導電型ウェル領域内に形成
された第１導電型の第１乃至第６のトランジスタと、 一端に第１のクロック信号が供給され、他端が上記第
１、第３および第５のトランジスタの電流通路の一端
と、上記第４のトランジスタのゲートに接続される第１
のキャパシタと、 一端に上記第１のクロック信号と実質的に逆相である第
２のクロック信号が供給され、他端が上記第２、第４お
よび第６のトランジスタの電流通路の一端と、上記第３
のトランジスタのゲートに接続される第２のキャパシタ
と、 一端に上記第２のクロック信号と実質的に逆相の第３の
クロック信号が供給され、他端が上記第５のトランジス
タの電流通路の他端と、上記第１のトランジスタのゲー
トに接続される第３のキャパシタと、 一端に上記第１のクロック信号と実質的に逆相の第４の
クロック信号が供給され、他端が上記第６のトランジス
タの電流通路の他端と、上記第２のトランジスタのゲー
トに接続される第４のキャパシタとを具備し、 上記第３および第４のトランジスタのゲートはそれぞれ
上記第２および第１のキャパシタの他端に接続され、上
記第３および第４のトランジスタの他端は所定の電位を
供給する電位供給源に共通接続され、上記第５および第
６のトランジスタゲートは上記半導体基板に接続され、
上記第１および第２のトランジスタの電流通路の他端は
上記半導体基板に共通接続されていることを特徴とする
基板電位生成回路。 - 【請求項５】上記半導体基板はＰ型半導体基板であり、
上記第３のクロック信号は上記第１のクロック信号より
も立上りが早く立下りが遅いクロック信号であり、上記
第４のクロック信号は上記第２のクロック信号よりも立
上りが速く立下りが遅いクロック信号である特許請求の
範囲第４項記載の基板電位生成回路。 - 【請求項６】上記半導体基板はＮ型半導体基板であり、
上記第３のクロック信号は上記第１のクロック信号より
も立上りが遅く立下りが早いクロック信号であり、上記
第４のクロック信号は上記第２のクロック信号よりも立
上りが遅く立下りが早いクロック信号である特許請求の
範囲第４項記載の基板電位生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61279939A JPH0691458B2 (ja) | 1986-11-25 | 1986-11-25 | 基板電位生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61279939A JPH0691458B2 (ja) | 1986-11-25 | 1986-11-25 | 基板電位生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63132468A JPS63132468A (ja) | 1988-06-04 |
| JPH0691458B2 true JPH0691458B2 (ja) | 1994-11-14 |
Family
ID=17618020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61279939A Expired - Fee Related JPH0691458B2 (ja) | 1986-11-25 | 1986-11-25 | 基板電位生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691458B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2724919B2 (ja) * | 1991-02-05 | 1998-03-09 | 三菱電機株式会社 | 基板バイアス発生装置 |
| JP2905749B2 (ja) * | 1996-12-24 | 1999-06-14 | エルジイ・セミコン・カンパニイ・リミテッド | バックバイアス電圧発生回路 |
| JP4787671B2 (ja) * | 2006-05-16 | 2011-10-05 | 旭化成エレクトロニクス株式会社 | クロック昇圧回路 |
-
1986
- 1986-11-25 JP JP61279939A patent/JPH0691458B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63132468A (ja) | 1988-06-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |