JPH083765B2 - 基板バイアス発生回路 - Google Patents
基板バイアス発生回路Info
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- JPH083765B2 JPH083765B2 JP60199618A JP19961885A JPH083765B2 JP H083765 B2 JPH083765 B2 JP H083765B2 JP 60199618 A JP60199618 A JP 60199618A JP 19961885 A JP19961885 A JP 19961885A JP H083765 B2 JPH083765 B2 JP H083765B2
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- circuit
- control
- capacitor
- switching transistor
- charge pump
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- Expired - Lifetime
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
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- Nonlinear Science (AREA)
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- Automation & Control Theory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
- Control Of Electrical Variables (AREA)
- Dc-Dc Converters (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 本発明は、半導体基板に集積化された他の回路に対す
るバイアス電圧発生回路であって、制御パルスを発生す
る発振器と、制御パルスから導出した電気パルスが供給
される少なくとも１個の電荷ポンプ回路とを備え、電荷
ポンプ回路にはコンデンサ及びダイオードの直列回路を
設け、電気パルスをコンデンサの第１電極に供給し、コ
ンデンサの第２電極をコンデンサと関連するダイオード
に接続し、電荷ポンプ回路の出力端を基板に接続し、電
荷ポンプ回路のコンデンサ及びダイオードの共通接続点
を絶縁ゲート形第１スイッチングトランジスタのチャン
ネルを介して集積回路の接地点に接続し、前記第１スイ
ッチングトランジスタのゲートを、制御パルスが供給さ
れる制御回路に接続する基板バイアス発生回路に関す
る。
るバイアス電圧発生回路であって、制御パルスを発生す
る発振器と、制御パルスから導出した電気パルスが供給
される少なくとも１個の電荷ポンプ回路とを備え、電荷
ポンプ回路にはコンデンサ及びダイオードの直列回路を
設け、電気パルスをコンデンサの第１電極に供給し、コ
ンデンサの第２電極をコンデンサと関連するダイオード
に接続し、電荷ポンプ回路の出力端を基板に接続し、電
荷ポンプ回路のコンデンサ及びダイオードの共通接続点
を絶縁ゲート形第１スイッチングトランジスタのチャン
ネルを介して集積回路の接地点に接続し、前記第１スイ
ッチングトランジスタのゲートを、制御パルスが供給さ
れる制御回路に接続する基板バイアス発生回路に関す
る。
かかる回路は米国特許第4,438,346号明細書から既知
である。この既知の回路では、電荷ポンプ回路のコンデ
ンサ及びダイオードの共通接続点を接地点に接続するト
ランジスタの制御電極を、接地点と、負の基板電圧を有
する共通接続点とを相互接続する２個の直列のダイオー
ド接続トランジスタの共通接続点に接続している。従っ
て、制御パルスが存在しない場合制御電極は負電位とな
り、従って電荷ポンプ回路の共通接続点における電圧が
接地電位から１しきい値分以上低い値に減少した場合、
トランジスタがしゃ断状態に維持される。従って、ポン
ピングサイクル中、コンデンサに蓄えられた電荷が効果
的に利用される。しかし、コンデンサを充電するために
は、負バイアスされたトランジスタを導通させる必要が
ある。既知の回路ではこの導通を、コンデンサを介して
トランジスタの制御電極に供給される制御パルスであっ
て電源電圧を超える制御パルスによって達成している。
である。この既知の回路では、電荷ポンプ回路のコンデ
ンサ及びダイオードの共通接続点を接地点に接続するト
ランジスタの制御電極を、接地点と、負の基板電圧を有
する共通接続点とを相互接続する２個の直列のダイオー
ド接続トランジスタの共通接続点に接続している。従っ
て、制御パルスが存在しない場合制御電極は負電位とな
り、従って電荷ポンプ回路の共通接続点における電圧が
接地電位から１しきい値分以上低い値に減少した場合、
トランジスタがしゃ断状態に維持される。従って、ポン
ピングサイクル中、コンデンサに蓄えられた電荷が効果
的に利用される。しかし、コンデンサを充電するために
は、負バイアスされたトランジスタを導通させる必要が
ある。既知の回路ではこの導通を、コンデンサを介して
トランジスタの制御電極に供給される制御パルスであっ
て電源電圧を超える制御パルスによって達成している。
かかる制御パルスを発生するには、制御パルスの所要
電圧レベルをブートストラップ技術によって発生する比
較的複雑な制御回路が必要になる。
電圧レベルをブートストラップ技術によって発生する比
較的複雑な制御回路が必要になる。
しかし前記米国特許明細書には、比較的複雑な回路に
よって発生する制御パルスをもはや不要ならしめる方法
も記載されている。それによれば、スイッチングトラン
ジスタの制御電極を、電荷ポンプ回路のコンデンサ及び
ダイオードの共通接続点を介して接地点に接続してい
る。しかしそれ自体既知のこの回路はコンデンサが最大
VDD−２VTH（ここでVDDは電源電圧であり、VTHは電界効
果トランジスタのしきい値電圧であり、コンデンサは通
常電界効果トランジスタの主電極を互いに接続すること
により構成される）までしか充電されないという欠点を
有している。しかも電源電圧が低い場合には電荷ポンプ
回路は多量の電荷を供給（ポンピング）できない（か又
はVDD２VTHの場合電荷を全く供給できない）。
よって発生する制御パルスをもはや不要ならしめる方法
も記載されている。それによれば、スイッチングトラン
ジスタの制御電極を、電荷ポンプ回路のコンデンサ及び
ダイオードの共通接続点を介して接地点に接続してい
る。しかしそれ自体既知のこの回路はコンデンサが最大
VDD−２VTH（ここでVDDは電源電圧であり、VTHは電界効
果トランジスタのしきい値電圧であり、コンデンサは通
常電界効果トランジスタの主電極を互いに接続すること
により構成される）までしか充電されないという欠点を
有している。しかも電源電圧が低い場合には電荷ポンプ
回路は多量の電荷を供給（ポンピング）できない（か又
はVDD２VTHの場合電荷を全く供給できない）。
本発明の目的は、比較的大きい振幅（例えば、電源電
圧より高い）の制御パルスを発生する比較的複雑な制御
回路を必要とせず、かつ比較的低い電源電圧（例えば、
２VTHより僅か高い）においてさえ効果的に作動する電
荷ポンプ回路を備える基板バイアス発生回路を提供する
にある。
圧より高い）の制御パルスを発生する比較的複雑な制御
回路を必要とせず、かつ比較的低い電源電圧（例えば、
２VTHより僅か高い）においてさえ効果的に作動する電
荷ポンプ回路を備える基板バイアス発生回路を提供する
にある。
かかる目的を達成するため本発明の基板バイアス発生
回路は、前記電荷ポンプ回路のコンデンサ及びダイオー
ドの前記共通接続点を少なくとも他のスイッチングトラ
ンジスタのチャンネルと直列の前記第１スイッチングト
ランジスタのチャンネルを経て接地点に接続し、前記他
のスイッチングトランジスタの絶縁された制御電極には
電荷ポンプ回路に対する電気パルスを供給し、制御パル
スを制御回路により反転した後前記第１スイッチングト
ランジスタの制御電極に供給し、制御回路に制御パルス
が供給された場合制御回路により前記第１スイッチング
トランジスタの制御電極をその一方の主電極に接続する
よう構成したことを特徴とする。本発明の基板バイアス
発生回路では電荷ポンプ回路のコンデンサをVDD−VTHま
で充電し、これは特に比較的低い電源電圧（例えば、２
又は３VTH）において有利である。電荷ポンプ回路のポ
ンピングサイクル中に−２VTHまでの電圧を発生するこ
とができ、その理由は、ポンピングサイクル中ダイオー
ド接続される２個のトランジスタが直列に接続されるか
らである。
回路は、前記電荷ポンプ回路のコンデンサ及びダイオー
ドの前記共通接続点を少なくとも他のスイッチングトラ
ンジスタのチャンネルと直列の前記第１スイッチングト
ランジスタのチャンネルを経て接地点に接続し、前記他
のスイッチングトランジスタの絶縁された制御電極には
電荷ポンプ回路に対する電気パルスを供給し、制御パル
スを制御回路により反転した後前記第１スイッチングト
ランジスタの制御電極に供給し、制御回路に制御パルス
が供給された場合制御回路により前記第１スイッチング
トランジスタの制御電極をその一方の主電極に接続する
よう構成したことを特徴とする。本発明の基板バイアス
発生回路では電荷ポンプ回路のコンデンサをVDD−VTHま
で充電し、これは特に比較的低い電源電圧（例えば、２
又は３VTH）において有利である。電荷ポンプ回路のポ
ンピングサイクル中に−２VTHまでの電圧を発生するこ
とができ、その理由は、ポンピングサイクル中ダイオー
ド接続される２個のトランジスタが直列に接続されるか
らである。
また本発明はかかる基板バイアス発生回路を設けた半
導体基板上の集積回路、及び集積メモリ回路に関する。
導体基板上の集積回路、及び集積メモリ回路に関する。
次に図面につき本発明の実施例を説明する。
第１図に示した基板バイアス発生回路の実施例は制御
パルスを発生する発振器10と、第１及び第２電荷ポンプ
回路１及び２と、制御回路３とを具える。発振器10はリ
ング発振器であり、７個の既知の反転増幅段10a,b,c,d,
e,f及びｇを備え、各反転増幅段は２個の相補電界効果
トランジスタを有している。増幅段10aの出力端子はダ
イオード接続した電界効果トランジスタN1を備えた第１
電荷ポンプ回路１のコンデンサC1の第１電極に接続し、
トランジスタN1の制御電極（ゲート）はその主電極（ド
レイン）及びバイアス発生回路の出力端子Ａに接続す
る。バイアス発生回路の出力端子Ａは他の集積回路を配
設した基板（図示せず）に接続し、この他の集積回路に
対しては出力端子Ａに現われる負の基板バイアスVBBが
発生するようにする。コンデンサC1及びトランジスタN1
の共通接続点ＢはコンデンサC2及びトランジスタN2を含
む第２電荷ポンプ回路２の出力端子に接続する。トラン
ジスタN2は既知の態様でダイオード接続され、コンデン
サC2には増幅段10bの出力端子に現われる電気パルスが
供給される。従ってコンデンサC1及びC2にはほぼ位相反
対の（制御）パルスが供給される。
パルスを発生する発振器10と、第１及び第２電荷ポンプ
回路１及び２と、制御回路３とを具える。発振器10はリ
ング発振器であり、７個の既知の反転増幅段10a,b,c,d,
e,f及びｇを備え、各反転増幅段は２個の相補電界効果
トランジスタを有している。増幅段10aの出力端子はダ
イオード接続した電界効果トランジスタN1を備えた第１
電荷ポンプ回路１のコンデンサC1の第１電極に接続し、
トランジスタN1の制御電極（ゲート）はその主電極（ド
レイン）及びバイアス発生回路の出力端子Ａに接続す
る。バイアス発生回路の出力端子Ａは他の集積回路を配
設した基板（図示せず）に接続し、この他の集積回路に
対しては出力端子Ａに現われる負の基板バイアスVBBが
発生するようにする。コンデンサC1及びトランジスタN1
の共通接続点ＢはコンデンサC2及びトランジスタN2を含
む第２電荷ポンプ回路２の出力端子に接続する。トラン
ジスタN2は既知の態様でダイオード接続され、コンデン
サC2には増幅段10bの出力端子に現われる電気パルスが
供給される。従ってコンデンサC1及びC2にはほぼ位相反
対の（制御）パルスが供給される。
コンデンサC2及びトランジスタN2の共通接続点Ｃは２
個の直列接続トランジスタN3及びN4を介して接地点Ｍに
接続する。トランジスタN4はそのソース電極を接地点Ｍ
に接続し、かつそのゲート電極を増幅段10bの出力端子
に接続する。トランジスタN3の主電極（ドレイン）は共
通接続点Ｃに接続し、トランジスタN3のソース電極及び
トランジスタN4の主電極（ドレイン）は共通接続点Ｄに
接続する。トランジスタN3の制御電極は２個の相補トラ
ンジスタP1及びN5を有する反転増幅器を備えた制御回路
３の出力端子に接続し、この制御回路の入力端子は増幅
段10aの出力端子に接続する。トランジスタP1のソース
電極は電源電圧VDDに結合し、トランジスタN5のソース
電極は共通接続点Ｄに接続する。
個の直列接続トランジスタN3及びN4を介して接地点Ｍに
接続する。トランジスタN4はそのソース電極を接地点Ｍ
に接続し、かつそのゲート電極を増幅段10bの出力端子
に接続する。トランジスタN3の主電極（ドレイン）は共
通接続点Ｃに接続し、トランジスタN3のソース電極及び
トランジスタN4の主電極（ドレイン）は共通接続点Ｄに
接続する。トランジスタN3の制御電極は２個の相補トラ
ンジスタP1及びN5を有する反転増幅器を備えた制御回路
３の出力端子に接続し、この制御回路の入力端子は増幅
段10aの出力端子に接続する。トランジスタP1のソース
電極は電源電圧VDDに結合し、トランジスタN5のソース
電極は共通接続点Ｄに接続する。
第１図に示したバイアス発生回路の動作は次の通りで
ある。増幅段10aの出力が低レベル（低電位）にある場
合、制御回路３の出力及び増幅段10bの出力は高電位（V
DDより無視しうる程度に僅か低い）になる。その制御電
極における高電位のためトランジスタN3は導通し、かつ
トランジスタN4もそのゲート電極に増幅段10bの高い出
力電位が供給されて導通する。トランジスタN3及びN4が
導通するから、コンデンサC2が充電される。コンデンサ
C2（及びコンデンサC1）はその主電極を相互接続した電
界効果トランジスタを以って既知の態様で構成する。コ
ンデンサC2の充電に当りこのコンデンサには電荷Ｑ即ち
Ｑ＝C2・（VDD−VTH）が蓄積され、ここでC2はコンデン
サC2の静電容量、VDDは電源電圧、VTHはコンデンサC2を
構成するよう配設したトランジスタのしきい値電圧であ
る。図示の如く、コンデンサC1及びC2として使用するト
ランジスタの制御電極は関連するダイオード接続トラン
ジスタN2又はN1に接続すると好適である。またコンデン
サC2（及びC1）はＰチャンネルトランジスタで構成する
のが好適であり、その主電極を増幅段10b（及び10a）の
主端子に接続し、ゲートを共通接続点Ｃ（及びＢ）に接
続する。基板に対する（不可避の）漂遊容量は増幅段10
b（及び10a）の出力端子に接続され、共通接続点Ｃ（及
びＢ）には接続されていない為、電荷ポンプ回路２（及
び１）を負荷せず、極めて不利な負荷状態を回避しう
る。
ある。増幅段10aの出力が低レベル（低電位）にある場
合、制御回路３の出力及び増幅段10bの出力は高電位（V
DDより無視しうる程度に僅か低い）になる。その制御電
極における高電位のためトランジスタN3は導通し、かつ
トランジスタN4もそのゲート電極に増幅段10bの高い出
力電位が供給されて導通する。トランジスタN3及びN4が
導通するから、コンデンサC2が充電される。コンデンサ
C2（及びコンデンサC1）はその主電極を相互接続した電
界効果トランジスタを以って既知の態様で構成する。コ
ンデンサC2の充電に当りこのコンデンサには電荷Ｑ即ち
Ｑ＝C2・（VDD−VTH）が蓄積され、ここでC2はコンデン
サC2の静電容量、VDDは電源電圧、VTHはコンデンサC2を
構成するよう配設したトランジスタのしきい値電圧であ
る。図示の如く、コンデンサC1及びC2として使用するト
ランジスタの制御電極は関連するダイオード接続トラン
ジスタN2又はN1に接続すると好適である。またコンデン
サC2（及びC1）はＰチャンネルトランジスタで構成する
のが好適であり、その主電極を増幅段10b（及び10a）の
主端子に接続し、ゲートを共通接続点Ｃ（及びＢ）に接
続する。基板に対する（不可避の）漂遊容量は増幅段10
b（及び10a）の出力端子に接続され、共通接続点Ｃ（及
びＢ）には接続されていない為、電荷ポンプ回路２（及
び１）を負荷せず、極めて不利な負荷状態を回避しう
る。
増幅段10aの出力レベルが低電位から高電位へ増大す
ると直ちにコンデンサC2の充電期間が終了する。この場
合、制御回路３のトランジスタP1がターンオフされかつ
トランジスタN5がターンオンされるので、トランジスタ
N3の制御電極が電源VDDからしゃ断された後トランジス
タN3の制御電極及びソース電極が互いに接続される。ト
ランジスタP1及びN5の比を適切に（例えば、それぞれ2.
5/10及び2/2）選定して電荷ポンプ回路２のポンピング
サイクル前にトランジスタN3の制御電極がそのソース電
極に接続されるようにする。増幅段10bの出力レベルは
高電位から低電位へ低下し、従って実際上トランジスタ
N4の制御電極が接地点Ｍに接続される。その場合電荷ポ
ンプ回路２の共通接続点Ｃはダイオードとして配置され
た２個のトランジスタN3及びN4を介して接地点Ｍに接続
される。増幅段10bの出力端子における電位が高レベル
から低レベルへ移行した場合に行われるポンピングサイ
クル中、２個の直列配置のダイオードN3及びN4が導通状
態になるまで共通接続点の電位は大地電位（接地点Ｍ
の）より低いレベルに減少する。この場合共通接続点Ｃ
における負電位は−２VTHNに制限され、ここでVTHNはＮ
チャンネルトランジスタN3及びN4のしきい値電圧であ
る。更に、電荷ポンプ回路１及び２は既知の態様で協働
し、電源電圧VDDが2Vの場合−2Vの基板バイアスを出力
端子Ａに発生できる。
ると直ちにコンデンサC2の充電期間が終了する。この場
合、制御回路３のトランジスタP1がターンオフされかつ
トランジスタN5がターンオンされるので、トランジスタ
N3の制御電極が電源VDDからしゃ断された後トランジス
タN3の制御電極及びソース電極が互いに接続される。ト
ランジスタP1及びN5の比を適切に（例えば、それぞれ2.
5/10及び2/2）選定して電荷ポンプ回路２のポンピング
サイクル前にトランジスタN3の制御電極がそのソース電
極に接続されるようにする。増幅段10bの出力レベルは
高電位から低電位へ低下し、従って実際上トランジスタ
N4の制御電極が接地点Ｍに接続される。その場合電荷ポ
ンプ回路２の共通接続点Ｃはダイオードとして配置され
た２個のトランジスタN3及びN4を介して接地点Ｍに接続
される。増幅段10bの出力端子における電位が高レベル
から低レベルへ移行した場合に行われるポンピングサイ
クル中、２個の直列配置のダイオードN3及びN4が導通状
態になるまで共通接続点の電位は大地電位（接地点Ｍ
の）より低いレベルに減少する。この場合共通接続点Ｃ
における負電位は−２VTHNに制限され、ここでVTHNはＮ
チャンネルトランジスタN3及びN4のしきい値電圧であ
る。更に、電荷ポンプ回路１及び２は既知の態様で協働
し、電源電圧VDDが2Vの場合−2Vの基板バイアスを出力
端子Ａに発生できる。
第２図は本発明の他の実施例を示し、本例は付加部分
３′を別にすれば、第１図に示した回路と同じである。
従って第１及び２図においてすべての対応要素は同一記
号で示してある。第２図ではスイッチングトランジスタ
N3及びN4の間に付加スイッチングトランジスタN3′を設
け、このトランジスタをトランジスタN3と同一態様で制
御する。コンデンサC2の充電期間に当りスイッチングト
ランジスタN3′,N3及びN4がターンオンする。すなわち
増幅段10aの出力が低電位になると、スイッチングトラ
ンジスタN3及びN3′の制御電極がＰチャンネルトランジ
スタP1及びP1′を介して電源VDDにそれぞれ接続され
る。増幅段10aの出力が低レベルから高レベルになる
と、トランジスタP1及びP1′がターンオフし、トランジ
スタN5及びN5′がターンオンする。その結果スイッチン
グトランジスタN3及びN3′の制御電極がそれぞれのソー
ス電極に接続されるので、共通接続点Ｃは３個のダイオ
ード接続トランジスタN3,N3′及びN4を介して接地点Ｍ
に接続される。付加部分３′により、ポンピングサイク
ル中共通接続点Ｃにおける電位を接地点（Ｍ）の電位よ
り低い−３VTHの電位に低下させることができる。かか
る付加部分を１個（又は、２個,3個等）使用すること
は、電源電圧VDDが｜VDD｜|3VTH｜（又は４VTH,5VTH
等）である場合に効果的であり、ここでVDDは電源電圧
であり、３VTH（又は４VTH,5VTH等）は、ポンピングサ
イクル中に３個（又は４個,5個等）の直列接続されたダ
イオード接続トランジスタ（N3,N4,N3′（又は追加のN
3″,N3等））が導通状態になった際の共通接続点Ｃの
（最大）負電圧である。
３′を別にすれば、第１図に示した回路と同じである。
従って第１及び２図においてすべての対応要素は同一記
号で示してある。第２図ではスイッチングトランジスタ
N3及びN4の間に付加スイッチングトランジスタN3′を設
け、このトランジスタをトランジスタN3と同一態様で制
御する。コンデンサC2の充電期間に当りスイッチングト
ランジスタN3′,N3及びN4がターンオンする。すなわち
増幅段10aの出力が低電位になると、スイッチングトラ
ンジスタN3及びN3′の制御電極がＰチャンネルトランジ
スタP1及びP1′を介して電源VDDにそれぞれ接続され
る。増幅段10aの出力が低レベルから高レベルになる
と、トランジスタP1及びP1′がターンオフし、トランジ
スタN5及びN5′がターンオンする。その結果スイッチン
グトランジスタN3及びN3′の制御電極がそれぞれのソー
ス電極に接続されるので、共通接続点Ｃは３個のダイオ
ード接続トランジスタN3,N3′及びN4を介して接地点Ｍ
に接続される。付加部分３′により、ポンピングサイク
ル中共通接続点Ｃにおける電位を接地点（Ｍ）の電位よ
り低い−３VTHの電位に低下させることができる。かか
る付加部分を１個（又は、２個,3個等）使用すること
は、電源電圧VDDが｜VDD｜|3VTH｜（又は４VTH,5VTH
等）である場合に効果的であり、ここでVDDは電源電圧
であり、３VTH（又は４VTH,5VTH等）は、ポンピングサ
イクル中に３個（又は４個,5個等）の直列接続されたダ
イオード接続トランジスタ（N3,N4,N3′（又は追加のN
3″,N3等））が導通状態になった際の共通接続点Ｃの
（最大）負電圧である。
本発明による基板バイアス発生回路は、半導体基板に
集積化され、少なくとも部分的に、Ｐ型半導体基板上の
Ｎウェルに製造され、かつ、例えば、2Vの如き低い電源
電圧においても作動状態に維持する必要がある回路にお
いて使用するのに好適である。特に、高抵抗及びＮチャ
ンネルトランジスタを有するメモリセルを備える集積化
スタティックメモリ回路の場合に、本発明の回路を使用
すると有利であり、その理由は、関連するメモリセルの
情報内容が、TTL回路において起り、Ｎウェルにおいて
電荷注入を生ぜしめる不所望な負電圧ピーク（例えば、
−１又は−1.5Vの値）を呈する入力信号によって妨害さ
れないからである。
集積化され、少なくとも部分的に、Ｐ型半導体基板上の
Ｎウェルに製造され、かつ、例えば、2Vの如き低い電源
電圧においても作動状態に維持する必要がある回路にお
いて使用するのに好適である。特に、高抵抗及びＮチャ
ンネルトランジスタを有するメモリセルを備える集積化
スタティックメモリ回路の場合に、本発明の回路を使用
すると有利であり、その理由は、関連するメモリセルの
情報内容が、TTL回路において起り、Ｎウェルにおいて
電荷注入を生ぜしめる不所望な負電圧ピーク（例えば、
−１又は−1.5Vの値）を呈する入力信号によって妨害さ
れないからである。
第１図は本発明の実施例を示す回路図、 第２図は本発明の他の実施例を示す回路である。 1,2…電荷ポンプ回路 ３…制御回路、３′…付加部分 10…発振器 10a〜10b…反転増幅段
Claims (10)
- 【請求項１】半導体基板に集積化された他の回路に対す
るバイアス電圧発生回路であって、制御パルスを発生す
る発振器と、制御パルスから導出した電気パルスが供給
される少なくとも１個の電荷ポンプ回路とを備え、電荷
ポンプ回路にはコンデンサ及びダイオードの直列回路を
設け、電気パルスをコンデンサの第１電極に供給し、コ
ンデンサの第２電極をコンデンサと関連するダイオード
に接続し、電荷ポンプ回路の出力端を基板に接続し、電
荷ポンプ回路のコンデンサ及びダイオードの共通接続点
を絶縁ゲート形第１スイッチングトランジスタのチャン
ネルを介して集積回路の接地点に接続し、前記第１スイ
ッチングトランジスタのゲートを、制御パルスが供給さ
れる制御回路に接続する基板バイアス発生回路におい
て、前記電荷ポンプ回路のコンデンサ及びダイオードの
前記共通接続点を少なくとも他のスイッチングトランジ
スタのチャンネルと直列の前記第１スイッチングトラン
ジスタのチャンネルを経て接地点に接続し、前記他のス
イッチングトランジスタの絶縁された制御電極には電荷
ポンプ回路に対する電気パルスを供給し、制御パルスを
制御回路により反転した後前記第１スイッチングトラン
ジスタの制御電極に供給し、制御回路に制御パルスが供
給された場合制御回路により前記第１スイッチングトラ
ンジスタの制御電極をその一方の主電極に接続するよう
構成したことを特徴とする基板バイアス発生回路。 - 【請求項２】コンデンサを、ダイオードに接続した絶縁
ゲート形トランジスタで構成し、互に接続された主電極
にパルスを供給する特許請求の範囲第１項記載の基板バ
イアス発生回路。 - 【請求項３】コンデンサをＰ導電形のトランジスタで構
成する特許請求の範囲第２項記載の基板バイアス発生回
路。 - 【請求項４】ダイオードをダイオード接続トランジスタ
で構成し、かつ前記第１及び別のスイッチングトランジ
スタの如くＮ導電形とし、制御回路を反転増幅器とし、
反転増幅器のＮ形出力トランジスタのチャンネルによ
り、制御電極を前記第１スイッチングトランジスタの主
電極に接続する特許請求の範囲第1,2又は３項記載の基
板バイアス発生回路。 - 【請求項５】反転増幅器が更にＰ導電形のトランジスタ
を備え、そのチャンネルを前記第１スイッチングトラン
ジスタの制御電極及び電源端子に接続し、反転増幅器の
Ｐチャンネル及びＮチャンネルトランジスタの制御電極
を発振器の第１出力端子に接続し、該発振器を相補絶縁
ゲート形トランジスタを含む反転増幅器を奇数個備える
リング発振器とし、単一の反転増幅器により制御パルス
を反転することによって電気パルスを形成する特許請求
の範囲第４項記載の基板バイアス発生回路。 - 【請求項６】コンデンサ及びダイオードの直列回路を備
える別の電荷ポンプ回路を備え、該コンデンサ及びダイ
オードの共通接続点を前記第１スイッチングトランジス
タの出力端に接続し、制御パルスをコンデンサに供給
し、別の電荷ポンプ回路の出力端を基板に接続する特許
請求の範囲第１乃至５項中のいずれか一項記載の基板バ
イアス発生回路。 - 【請求項７】半導体基板に集積化された他の回路に対す
るバイアス電圧発生回路であって、制御パルスを発生す
る発振器と、制御パルスから導出した電気パルスが供給
される少なくとも１個の電荷ポンプ回路を備え、電荷ポ
ンプ回路にはコンデンサ及びダイオードの直列回路を設
け、電気パルスをコンデンサの第１電極に供給し、コン
デンサの第２電極をコンデンサと関連するダイオードに
接続し、電荷ポンプ回路の出力端を基板に接続し、電荷
ポンプ回路のコンデンサ及びダイオードの共通接続点を
絶縁ゲート形第１スイッチングトランジスタのチャンネ
ルを介して集積回路の接地点に接続し、前記第１スイッ
チングトランジスタのゲートを、制御パルスが供給され
る制御回路に接続する基板バイアス発生回路において、
前記第１スイッチングトランジスタを少なくとも他のス
イッチングトランジスタに直列接続し、前記他のスイッ
チングトランジスタの絶縁された制御電極には電荷ポン
プ回路に対する電気パルスを供給し、制御パルスを制御
回路により反転した後前記第１スイッチングトランジス
タの制御電極に供給し、制御回路に制御パルスが供給さ
れた場合制御回路により前記第１スイッチングトランジ
スタの制御電極をその主電極に接続するよう構成した基
板バイアス発生回路を設けた半導体基板上の集積回路。 - 【請求項８】該回路の少なくとも一部をＰ導電形半導体
基板上のＮ形ウェル又はＮ形ポケットに形成する特許請
求の範囲第７項記載の集積回路。 - 【請求項９】低抵抗及びＮチャンネル導電形のトランジ
スタを有するメモリセルを備える特許請求の範囲第８項
記載の集積回路。 - 【請求項１０】半導体基板に集積された他の回路に対す
るバイアス電圧発生回路であって、制御パルスを発生す
る発振器と、制御パルスから導出した電気パルスが供給
される少なくとも１個の電荷ポンプ回路を備え、電荷ポ
ンプ回路にはコンデンサ及びダイオードの直列回路を設
け、電気パルスをコンデンサの第１電極に供給し、コン
デンサの第２電極をコンデンサと関連するダイオードに
接続し、電荷ポンプ回路の出力端を基板に接続し、電荷
ポンプ回路のコンデンサ及びダイオードの共通接続点を
絶縁ゲート形第１スイッチングトランジスタのチャンネ
ルを介して集積回路の接地点に接続し、前記第１スイッ
チングトランジスタのゲートを、制御パルスが供給され
る制御回路に接続する基板バイアス発生回路において、
前記第１スイッチングトランジスタを少なくとも他のス
イッチングトランジスタに直列接続し、前記他のスイッ
チングトランジスタの絶縁された制御電極には電荷ポン
プ回路に対する電気パルスを供給し、制御パルスを制御
回路により反転した後前記第１スイッチングトランジス
タの制御電極に供給し、制御回路に制御パルスが供給さ
れた場合制御回路により前記第１スイッチングトランジ
スタの制御電極をその主電極に接続するよう構成した基
板バイアス発生回路を設けた半導体基板上にメモリセル
の行及び列を有する集積メモリ回路。
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| JP2645142B2 (ja) * | 1989-06-19 | 1997-08-25 | 株式会社東芝 | ダイナミック型ランダムアクセスメモリ |
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| JP2805991B2 (ja) * | 1990-06-25 | 1998-09-30 | ソニー株式会社 | 基板バイアス発生回路 |
| US5117125A (en) * | 1990-11-19 | 1992-05-26 | National Semiconductor Corp. | Logic level control for impact ionization sensitive processes |
| JP2575956B2 (ja) * | 1991-01-29 | 1997-01-29 | 株式会社東芝 | 基板バイアス回路 |
| JP2724919B2 (ja) * | 1991-02-05 | 1998-03-09 | 三菱電機株式会社 | 基板バイアス発生装置 |
| DE4130191C2 (de) * | 1991-09-30 | 1993-10-21 | Samsung Electronics Co Ltd | Konstantspannungsgenerator für eine Halbleitereinrichtung mit kaskadierter Auflade- bzw. Entladeschaltung |
| JP2937591B2 (ja) * | 1991-12-09 | 1999-08-23 | 沖電気工業株式会社 | 基板バイアス発生回路 |
| US5182529A (en) * | 1992-03-06 | 1993-01-26 | Micron Technology, Inc. | Zero crossing-current ring oscillator for substrate charge pump |
| DE4221575C2 (de) * | 1992-07-01 | 1995-02-09 | Ibm | Integrierter CMOS-Halbleiterschaltkreis und Datenverarbeitungssystem mit integriertem CMOS-Halbleiterschaltkreis |
| US5412257A (en) * | 1992-10-20 | 1995-05-02 | United Memories, Inc. | High efficiency N-channel charge pump having a primary pump and a non-cascaded secondary pump |
| US5461591A (en) * | 1993-12-02 | 1995-10-24 | Goldstar Electron Co., Ltd. | Voltage generator for semiconductor memory device |
| US5528193A (en) * | 1994-11-21 | 1996-06-18 | National Semiconductor Corporation | Circuit for generating accurate voltage levels below substrate voltage |
| US5874849A (en) * | 1996-07-19 | 1999-02-23 | Texas Instruments Incorporated | Low voltage, high current pump for flash memory |
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Family Cites Families (7)
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| US4585954A (en) * | 1983-07-08 | 1986-04-29 | Texas Instruments Incorporated | Substrate bias generator for dynamic RAM having variable pump current level |
-
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