JPS63132468A - 基板電位生成回路 - Google Patents
基板電位生成回路Info
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- JPS63132468A JPS63132468A JP61279939A JP27993986A JPS63132468A JP S63132468 A JPS63132468 A JP S63132468A JP 61279939 A JP61279939 A JP 61279939A JP 27993986 A JP27993986 A JP 27993986A JP S63132468 A JPS63132468 A JP S63132468A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
- H01L27/0222—Charge pumping, substrate bias generation structures
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的〕
（産業上の利用分野）
この発明は基板電位生成回路に関し、特に高集積化され
た半導体集積回路に使用される基板電位生成回路に関す
る。
た半導体集積回路に使用される基板電位生成回路に関す
る。
（従来の技術）
基板電位生成回路は、例えばＰ型半導体基板の電位をこ
の半導体基板に形成された回路に印加される接地電位Ｖ
ＳＳ以下の所定の電位に設定するためのものである。こ
のような基板電位の設定は、素子間のアイソレーション
を確実にすることや、基板との接合容量を減少させて動
作の高速化および低消費電力化を実現させるために使用
されると共に、入力ビンや内部ノードにおけるアンダー
シュートまたはオーバーシュートの発生時における小数
キャリアの発生を防いで例えばダイナミックＲＡＭのセ
ルデータの破壊を防止するために使用される重要な技術
である。
の半導体基板に形成された回路に印加される接地電位Ｖ
ＳＳ以下の所定の電位に設定するためのものである。こ
のような基板電位の設定は、素子間のアイソレーション
を確実にすることや、基板との接合容量を減少させて動
作の高速化および低消費電力化を実現させるために使用
されると共に、入力ビンや内部ノードにおけるアンダー
シュートまたはオーバーシュートの発生時における小数
キャリアの発生を防いで例えばダイナミックＲＡＭのセ
ルデータの破壊を防止するために使用される重要な技術
である。
このような基板電位生成回路は、例えば第６図のような
構成のもので、第６図（Ａ＞には素子構造が示されてお
り、第６図（Ｂ）にはその等価回路図が示されている。
構成のもので、第６図（Ａ＞には素子構造が示されてお
り、第６図（Ｂ）にはその等価回路図が示されている。
すなわち、Ｐ型半導体基板１１にはそれぞれ離隔した状
態で２つのＮ＋拡散層１２．１３が形成されており、こ
れらのＮ＋拡散１ｉ１２と１３との間に対応する上記基
板１１上には絶縁ｍ（図示せず）を介してゲート電極１
４が形成されている。上記Ｎ＋拡散層１２は接地電位Ｖ
ｓｓに接続され、Ｎ＋拡散層１３および電極１４はキャ
パシタＣの一端に接続されている。
態で２つのＮ＋拡散層１２．１３が形成されており、こ
れらのＮ＋拡散１ｉ１２と１３との間に対応する上記基
板１１上には絶縁ｍ（図示せず）を介してゲート電極１
４が形成されている。上記Ｎ＋拡散層１２は接地電位Ｖ
ｓｓに接続され、Ｎ＋拡散層１３および電極１４はキャ
パシタＣの一端に接続されている。
またＰＮダイオードＤは、Ｐ型半導体基板１１とＮ＋拡
散層１３とによって寄生的に形成されるものである。
散層１３とによって寄生的に形成されるものである。
したがって、第６図（８）に示されているような基板電
位生成回路が構成される。この図において、Ｑは上記Ｎ
＋拡散層１２および１３をソースおよびドレインとし、
電極１４をゲート電穫とするＮチャンネル型ＭＯＳトラ
ンジスタである。
位生成回路が構成される。この図において、Ｑは上記Ｎ
＋拡散層１２および１３をソースおよびドレインとし、
電極１４をゲート電穫とするＮチャンネル型ＭＯＳトラ
ンジスタである。
このような構成の基板電位生成回路にあっては、ＰＮダ
イオードＤとトランジスタＱがチャージポンプ回路のパ
弁″としての作用をする。しかしながら、トランジスタ
Ｑにおいてはそのしきい値Ｖｔ分の電圧降下が発生する
ので、ＶＳＳを０■とすると内部発振器からキャパシタ
Ｃに供給されるパルス信号φの振幅が電源電圧に等しい
Ｖｃｃであっても、ノードＮ１の電位は−ｙ ｃｃ＋
ｖ ｔまでしか下がらない。さらに、ＰＮダイオードＤ
には順方向の電圧降下Ｖｆが存在するため、達成可能な
Ｐ型半導体基板１１の電位ｖｂｂは、 ｙｂｂ四−Ｖｃｃ＋ （Ｖｔ ＋Ｖｆ ）までとなる。
イオードＤとトランジスタＱがチャージポンプ回路のパ
弁″としての作用をする。しかしながら、トランジスタ
Ｑにおいてはそのしきい値Ｖｔ分の電圧降下が発生する
ので、ＶＳＳを０■とすると内部発振器からキャパシタ
Ｃに供給されるパルス信号φの振幅が電源電圧に等しい
Ｖｃｃであっても、ノードＮ１の電位は−ｙ ｃｃ＋
ｖ ｔまでしか下がらない。さらに、ＰＮダイオードＤ
には順方向の電圧降下Ｖｆが存在するため、達成可能な
Ｐ型半導体基板１１の電位ｖｂｂは、 ｙｂｂ四−Ｖｃｃ＋ （Ｖｔ ＋Ｖｆ ）までとなる。
ここでは、Ｐ型半導体基板の電位設定についてだけ説明
したが、Ｎ型基板に対しても第６図と同様な構成で基板
電位生成回路が形成できる。但し、この場合には、Ｎ型
半導体基板に形成されるＰ＋拡散層の一方には接地電位
Ｖｓｓの代わりに′Ｒ源Ｖｃｃが供給される。したがっ
て、Ｎ型基板における達成可能な電位ｖｂｂは、 Ｖｂｂ−２Ｖｃｃ−（Ｖｔ ＋Ｖｆ ）までに制限
される。
したが、Ｎ型基板に対しても第６図と同様な構成で基板
電位生成回路が形成できる。但し、この場合には、Ｎ型
半導体基板に形成されるＰ＋拡散層の一方には接地電位
Ｖｓｓの代わりに′Ｒ源Ｖｃｃが供給される。したがっ
て、Ｎ型基板における達成可能な電位ｖｂｂは、 Ｖｂｂ−２Ｖｃｃ−（Ｖｔ ＋Ｖｆ ）までに制限
される。
このため、デバイスによっては基板電位のレベル不足が
生じる場合がある。また、奇生ＰＮダイオードＤｆｆｉ
Ｐ型半導体基板１１のチャージを汲み上げる時には、ダ
イオードＤから基板１１へ小数キャリア（電子）が注入
されるため、これにより、同一基板に形成されている回
路、例えばダイナミックＲＡＭのセルデータが破壊され
る場合がある。
生じる場合がある。また、奇生ＰＮダイオードＤｆｆｉ
Ｐ型半導体基板１１のチャージを汲み上げる時には、ダ
イオードＤから基板１１へ小数キャリア（電子）が注入
されるため、これにより、同一基板に形成されている回
路、例えばダイナミックＲＡＭのセルデータが破壊され
る場合がある。
そこで、このような基板バイアスの設定レベルの問題や
、ダイオードによる小数キャリアの注入の問題を解決す
るために、第７図に示すような構成の基板電位生成回路
が考えられている。この回路は、本出願人による昭和６
０年特許願第２０６９８１号明細書に記載されているも
のである。
、ダイオードによる小数キャリアの注入の問題を解決す
るために、第７図に示すような構成の基板電位生成回路
が考えられている。この回路は、本出願人による昭和６
０年特許願第２０６９８１号明細書に記載されているも
のである。
°すなわち、第７図に示されている基板電位生成回路に
あっては、チャージポンプ回路の゛′弁″として作用す
る４つのＰチャンネル型ＭＯ８トランジスタＱ１ 、Ｃ
２、Ｃ３およびＣ４をＮ型ウェル領域内に形成して、Ｐ
型半導体基板への小数キャリアの注入を防止できる構成
となっている。
あっては、チャージポンプ回路の゛′弁″として作用す
る４つのＰチャンネル型ＭＯ８トランジスタＱ１ 、Ｃ
２、Ｃ３およびＣ４をＮ型ウェル領域内に形成して、Ｐ
型半導体基板への小数キャリアの注入を防止できる構成
となっている。
さらに、チャージ汲上げ用のキャパシタＣ１およびＣ２
に互いに実質的に逆相のクロック信号φ１およびφ２が
供給されると共に、トランジスタＱ１とＣ２がクロスカ
ップル接続れていることによって、これらのトランジス
タＱ１・およびＣ２は共に３極管動作する。この結果、
ノードＮ１およびＮ２の電位はそれぞれ−Ｖｃｃまで下
がることが可能となる。しかしながら、トランジスタＱ
３、Ｃ４は５極管動作するので、設定可能な基板電位ｖ
ｂｂは、 Ｖｂｂ −−Ｖｃｃ＋ ｌ Ｖｔ １ までとなる。ここで、ＶｔはトランジスタＱ３、Ｃ４の
しきいａｍ圧である。
に互いに実質的に逆相のクロック信号φ１およびφ２が
供給されると共に、トランジスタＱ１とＣ２がクロスカ
ップル接続れていることによって、これらのトランジス
タＱ１・およびＣ２は共に３極管動作する。この結果、
ノードＮ１およびＮ２の電位はそれぞれ−Ｖｃｃまで下
がることが可能となる。しかしながら、トランジスタＱ
３、Ｃ４は５極管動作するので、設定可能な基板電位ｖ
ｂｂは、 Ｖｂｂ −−Ｖｃｃ＋ ｌ Ｖｔ １ までとなる。ここで、ＶｔはトランジスタＱ３、Ｃ４の
しきいａｍ圧である。
このように、第７図のような構成の基板電位生成回路に
あっても、依然として基板のチャージを汲上げるポンプ
効率が充分でないと云う欠点がある。
あっても、依然として基板のチャージを汲上げるポンプ
効率が充分でないと云う欠点がある。
〈発明が解決しようとする問題点）
この発明は上記のような点に鑑みなされたもので、従来
の基板電位生成回路ではクロック信号の振幅を充分に活
用できず、設定可能な基板電位のレベルが制限されてし
まった点を改善し、基板電位を効率よく充分に深い電位
まで設定することができる基板電位生成回路を提供しよ
うとするものである。
の基板電位生成回路ではクロック信号の振幅を充分に活
用できず、設定可能な基板電位のレベルが制限されてし
まった点を改善し、基板電位を効率よく充分に深い電位
まで設定することができる基板電位生成回路を提供しよ
うとするものである。
［発明の構成］
（問題点を解決するための手段）
すなわち、この発明に係る基板電位生成回路にあっては
、従来ダイオードとして動作していた部分の代わりに、
第１のトランジスタを備えると共に、このトランジスタ
のゲートとその電流通路の一端間に第２のトランジスタ
の電流通路を挿入し、さらに上記第１のトランジスタの
ゲートにキャパシタを接続して、このキャパシタを別の
クロック信号で駆動させるようにしたものである。
、従来ダイオードとして動作していた部分の代わりに、
第１のトランジスタを備えると共に、このトランジスタ
のゲートとその電流通路の一端間に第２のトランジスタ
の電流通路を挿入し、さらに上記第１のトランジスタの
ゲートにキャパシタを接続して、このキャパシタを別の
クロック信号で駆動させるようにしたものである。
（作用）
上記のような構成の基板電位生成回路にあっては、ダイ
オードの代わり設けられた上記第１のトランジスタが３
極管動作するため、このトランジスタによる電圧降下が
なくなり、基板電位を効率良く深い電位に設定できるよ
うになる。
オードの代わり設けられた上記第１のトランジスタが３
極管動作するため、このトランジスタによる電圧降下が
なくなり、基板電位を効率良く深い電位に設定できるよ
うになる。
（実施例）
以下、図面を参照してこの発明の一実施例を説明する。
第１図に示されている基板電位生成回路はＰ型半導体基
板を使用しものであり、ダイオードに代わって設けられ
たＰチャンネル型ＭＯＳトランジスタＱＯＩはＰ型半導
体基板のＮ型ウェル領域内に形成され、さらにこのトラ
ンジスタＱＯＩの電流通路の一端とそのゲート間にはＰ
チャンネル型ＭＯＳトランジスタＱＯ５のＮ流通路が挿
入されると共に、一端にクロック信号φ０３が供給され
るキャパシタＣＯ３が上記トランジスタＱＯ１のゲート
に接続されている。また、上記トランジスタＱＯ５のゲ
ート、および上記トランジスタＱＯ１の電流通路の他端
には、上記Ｐ型半導体基板が接続されている。そして、
上記キャパシタＣと上記トランジスタＱＯ１との接続点
であるノードＮ１には、Ｎチャンネル型ＭＯＳトランジ
スタＱのゲートおよびそのｉｉｉ通路の一端が接続され
ており、このトランジスタＱの電流通路の他端は接地電
位ＶＳＳに接続されている。
板を使用しものであり、ダイオードに代わって設けられ
たＰチャンネル型ＭＯＳトランジスタＱＯＩはＰ型半導
体基板のＮ型ウェル領域内に形成され、さらにこのトラ
ンジスタＱＯＩの電流通路の一端とそのゲート間にはＰ
チャンネル型ＭＯＳトランジスタＱＯ５のＮ流通路が挿
入されると共に、一端にクロック信号φ０３が供給され
るキャパシタＣＯ３が上記トランジスタＱＯ１のゲート
に接続されている。また、上記トランジスタＱＯ５のゲ
ート、および上記トランジスタＱＯ１の電流通路の他端
には、上記Ｐ型半導体基板が接続されている。そして、
上記キャパシタＣと上記トランジスタＱＯ１との接続点
であるノードＮ１には、Ｎチャンネル型ＭＯＳトランジ
スタＱのゲートおよびそのｉｉｉ通路の一端が接続され
ており、このトランジスタＱの電流通路の他端は接地電
位ＶＳＳに接続されている。
上記クロック信号φ０３は、キャパシタＣに供給される
クロック信号φ０１と実質的に同相であり、クロック信
号φ０１に比べてその立上りが早く立下りが遅いクロッ
ク信号である（第２図参照）。とこで、上記クロック信
号φ０１、φ０２の振幅は共にＶＣＣである。
クロック信号φ０１と実質的に同相であり、クロック信
号φ０１に比べてその立上りが早く立下りが遅いクロッ
ク信号である（第２図参照）。とこで、上記クロック信
号φ０１、φ０２の振幅は共にＶＣＣである。
次に、第２図を自照して上記のような構成に構成される
基板電位生成回路の動作を説明する。
基板電位生成回路の動作を説明する。
すなわち、キャパシタＣとトランジスタＱＯ１との接続
点であるノードＮ１の電位が■ＳＳ＋ Ｖ ｔである状
態で、クロック信号φ０１が゛１″レベルから゛Ｏｎレ
ベルに立下ると、キャパシタＣによる容量結合によりノ
ードＮ１の電位は−ｖｃｃ＋ｖｔまで下がる。ここで、
ＶｔはＮチャンネル型 ゛ＭＯＳトランジスタＱ
のしきい値電圧である。この時、トランジスタＱＯ５も
オン状態となっているので、トランジスタＱＯＩのゲー
トとトランジスタＱＯ５の電流通路の一端との接続点で
あるノードＧ１の電位はノードＮ１の電位変化に伴って
下がるが、トランジスタＱＯ５のゲートに印加されてい
る電圧がＰ型半導体基板の電位ｖｂｂであるため、ノー
ドＧ１の電位がＶｂｂ＋ Ｉ ＶＮ ｌまで下がった時
点でこのトランジスタＱＯ５がオフ状態となり、ノード
Ｇ１の電位はＶｂｂ＋ ｌ Ｖｔ１１までにしか下がら
ない。ここで、Ｖｔ１はトランジスタＱＯ５のしきい値
電圧である。
点であるノードＮ１の電位が■ＳＳ＋ Ｖ ｔである状
態で、クロック信号φ０１が゛１″レベルから゛Ｏｎレ
ベルに立下ると、キャパシタＣによる容量結合によりノ
ードＮ１の電位は−ｖｃｃ＋ｖｔまで下がる。ここで、
ＶｔはＮチャンネル型 ゛ＭＯＳトランジスタＱ
のしきい値電圧である。この時、トランジスタＱＯ５も
オン状態となっているので、トランジスタＱＯＩのゲー
トとトランジスタＱＯ５の電流通路の一端との接続点で
あるノードＧ１の電位はノードＮ１の電位変化に伴って
下がるが、トランジスタＱＯ５のゲートに印加されてい
る電圧がＰ型半導体基板の電位ｖｂｂであるため、ノー
ドＧ１の電位がＶｂｂ＋ Ｉ ＶＮ ｌまで下がった時
点でこのトランジスタＱＯ５がオフ状態となり、ノード
Ｇ１の電位はＶｂｂ＋ ｌ Ｖｔ１１までにしか下がら
ない。ここで、Ｖｔ１はトランジスタＱＯ５のしきい値
電圧である。
次に、クロック信号φ０３が“１ルベルから１１０”レ
ベルに下がると、キャパシタＣＯ３による容量結合によ
ってノードＧ１の電位は Ｖ ｂｂ＋ｌＶｔ１ｌ−Ｖｃ
ｃまで下げられる。この結果、トランジスタＱＯ１が３
極管動作でオン状態となり、Ｐ型半導体基板からチャー
ジが流れ込んで、ノードＮ１の電位はｖｂｂと等しい電
位となる。
ベルに下がると、キャパシタＣＯ３による容量結合によ
ってノードＧ１の電位は Ｖ ｂｂ＋ｌＶｔ１ｌ−Ｖｃ
ｃまで下げられる。この結果、トランジスタＱＯ１が３
極管動作でオン状態となり、Ｐ型半導体基板からチャー
ジが流れ込んで、ノードＮ１の電位はｖｂｂと等しい電
位となる。
次に、クロック信号φ０３が“Ｏ”レベルから“１″レ
ベルになると、ノードＧ１の電位はｖｂｂ＋ ｌ Ｖｔ
１１−ＶｃｃからＶｂｂ＋ ｌ Ｖｔ１ ｌに復帰する
。
ベルになると、ノードＧ１の電位はｖｂｂ＋ ｌ Ｖｔ
１１−ＶｃｃからＶｂｂ＋ ｌ Ｖｔ１ ｌに復帰する
。
この結果、トランジスタＱＯＩは再びオフ状態となり、
またトランジスタＱＯ５はオンすれすれの状態となる。
またトランジスタＱＯ５はオンすれすれの状態となる。
次に、クロック信号φ０１が゛０″レベルから“１″レ
ベルに立上ると、キャパシタＣ０１の容量結合によりノ
ードＮＯＩの電位はｖｂｂからＶｂｂ＋ＶＣＣにもち上
げられる。この結果、トランジスタＱＯ５のソースとド
レインが逆転し、このトランジスタＱＯ５が完全にオン
状態となるため、ノードＧ１の電位はノードＮＯＩの電
位と同じ＜Ｖｂｂ＋ＶＣＣとなる。この時、トランジス
タＱＯＩはオフ状態のままであるので、Ｐ型半導体基板
からノードＮＯ１に汲上げたチャージが逆流することは
ない。
ベルに立上ると、キャパシタＣ０１の容量結合によりノ
ードＮＯＩの電位はｖｂｂからＶｂｂ＋ＶＣＣにもち上
げられる。この結果、トランジスタＱＯ５のソースとド
レインが逆転し、このトランジスタＱＯ５が完全にオン
状態となるため、ノードＧ１の電位はノードＮＯＩの電
位と同じ＜Ｖｂｂ＋ＶＣＣとなる。この時、トランジス
タＱＯＩはオフ状態のままであるので、Ｐ型半導体基板
からノードＮＯ１に汲上げたチャージが逆流することは
ない。
このように、トランジスタＱＯ１が３極管動作すること
により、従来においてダイオードとして動作していた部
分での電圧降下を解消することができろうになる。した
がって、基板電位ｖｂｂを原理的には−Ｖ ｃｃ＋ Ｖ
ｔまで下げることが可能となる。
により、従来においてダイオードとして動作していた部
分での電圧降下を解消することができろうになる。した
がって、基板電位ｖｂｂを原理的には−Ｖ ｃｃ＋ Ｖ
ｔまで下げることが可能となる。
ここで、ＶｔはトランジスタＱのしきい値電圧である。
尚、この実施例では、Ｎチャンネル型ＭＯＳトランジス
タを用い、このトランジスタの電流通路をノードＮ１と
接地電位ｖＳＳとの間に挿入すると共に、ゲートをノー
ドＮ１に接続したが、このトランジスタＱの代わりに、
Ｐチャンネル型ＭＯＳトランジスタを用い、その電流通
路をノードＮ１と接地電位■ｓｓとの間に挿入すると共
に、ゲートに上記クロック信号φ０１と実質的に逆相の
クロック信号を供給しても良い。
タを用い、このトランジスタの電流通路をノードＮ１と
接地電位ｖＳＳとの間に挿入すると共に、ゲートをノー
ドＮ１に接続したが、このトランジスタＱの代わりに、
Ｐチャンネル型ＭＯＳトランジスタを用い、その電流通
路をノードＮ１と接地電位■ｓｓとの間に挿入すると共
に、ゲートに上記クロック信号φ０１と実質的に逆相の
クロック信号を供給しても良い。
第３図はこの発明を第６図のような構成の基板電位生成
回路に適用した例を示すものであり、ここでは、６つの
Ｐチャンネル型トランジスタＱＯＩ〜ＱＯ６が全てＰ型
半導体基板のＮウェル領域内に形成されている。
回路に適用した例を示すものであり、ここでは、６つの
Ｐチャンネル型トランジスタＱＯＩ〜ＱＯ６が全てＰ型
半導体基板のＮウェル領域内に形成されている。
第１および第２のキャパシタＣＯ１、ＣＯ２の一端には
内部発振器からの第１および第２のクロック信号φ０１
、φ０２がそれぞれ供給される。これらのクロック信号
は、実質的に逆相のものである。
内部発振器からの第１および第２のクロック信号φ０１
、φ０２がそれぞれ供給される。これらのクロック信号
は、実質的に逆相のものである。
キャパシタＣＯ１の他端はＰチャンネル型ＭＯＳトラン
ジスタＱＯＩの電流通路の一端に接続されており、この
トランジスタＱＯ１の電流通路の他端は上記Ｐ型半導体
基板に接続されている。また、キャパシタＣＯ２の他端
は、Ｐチャンネル型ＭＯＳトランジスタＱＯ２のＮ流通
路の一端に接続されており、このトランジスタＱＯ２の
Ｎ流通路の他端には上記Ｐ型半導体基板が接続されてい
る。
ジスタＱＯＩの電流通路の一端に接続されており、この
トランジスタＱＯ１の電流通路の他端は上記Ｐ型半導体
基板に接続されている。また、キャパシタＣＯ２の他端
は、Ｐチャンネル型ＭＯＳトランジスタＱＯ２のＮ流通
路の一端に接続されており、このトランジスタＱＯ２の
Ｎ流通路の他端には上記Ｐ型半導体基板が接続されてい
る。
上記キャパシタＣＯ１とトランジスタＱＯ１の接続点で
あるノードＮＯ１と、上記キャパシタＣＯ２とトランジ
スタＱＯ２の接続点であるノードＮＯ２との間には、２
つのＰチャンネル型ＭｏＳトランジスタＱＯ３、ＱＯ４
がクロスカップル接続されている。すなわち、電流通路
の一端がノードＮ（Ｈに接続され他端が接地電位Ｖｓｓ
に接続されたトランジスタのＱＯ３のゲートはノードＮ
Ｏ２に接続されており、また電流通路の一端がノードＮ
Ｏ２に接続され他端が接地電位Ｖｓｓに接続されたトラ
ンジスタＱＯ４のゲートはノードＮＯ１に接続されてい
る。
あるノードＮＯ１と、上記キャパシタＣＯ２とトランジ
スタＱＯ２の接続点であるノードＮＯ２との間には、２
つのＰチャンネル型ＭｏＳトランジスタＱＯ３、ＱＯ４
がクロスカップル接続されている。すなわち、電流通路
の一端がノードＮ（Ｈに接続され他端が接地電位Ｖｓｓ
に接続されたトランジスタのＱＯ３のゲートはノードＮ
Ｏ２に接続されており、また電流通路の一端がノードＮ
Ｏ２に接続され他端が接地電位Ｖｓｓに接続されたトラ
ンジスタＱＯ４のゲートはノードＮＯ１に接続されてい
る。
上記トランジスタＱＯ１のゲートは第３のキャパシタＧ
Ｏ３の一端に接続されており、このキャパシタＣＯ３の
他端には内部発振器からの第３のクロック信号φ０３が
供給される。このクロック信号φ０３は上記クロック信
号φ０２と実質的に逆相であり、上記クロック信号φ０
１と比べてその立上りが早く立下りが遅いクロック信号
である（第４図参照）。
Ｏ３の一端に接続されており、このキャパシタＣＯ３の
他端には内部発振器からの第３のクロック信号φ０３が
供給される。このクロック信号φ０３は上記クロック信
号φ０２と実質的に逆相であり、上記クロック信号φ０
１と比べてその立上りが早く立下りが遅いクロック信号
である（第４図参照）。
トランジスタＱＯ１のゲートとキャパシタＣＯ３との接
続点であるノードＧ１と上記ノードＮｏ１間には、Ｐチ
ャンネル型ＭＯＳトランジスタＱＯ５の電流通路が接続
さ°れており、このトランジスタＱＯ５のゲートには上
記Ｐ型半導体基板が接続されている。
続点であるノードＧ１と上記ノードＮｏ１間には、Ｐチ
ャンネル型ＭＯＳトランジスタＱＯ５の電流通路が接続
さ°れており、このトランジスタＱＯ５のゲートには上
記Ｐ型半導体基板が接続されている。
上記トランジスタＱＯ２のゲートは第４のキャパシタＣ
Ｏ４の一端に接続されており、このキャパシタＣＯ４の
他端には第４のクロック信号φ０４が供給される。この
第４のクロック信号φ０４は、上記第１のクロック信号
φ０１と実質的に逆相であり、上記第２のクロック信号
φ０２に比べてその立上りが早く立下りが遅いクロック
信号である（第４図参照）。
Ｏ４の一端に接続されており、このキャパシタＣＯ４の
他端には第４のクロック信号φ０４が供給される。この
第４のクロック信号φ０４は、上記第１のクロック信号
φ０１と実質的に逆相であり、上記第２のクロック信号
φ０２に比べてその立上りが早く立下りが遅いクロック
信号である（第４図参照）。
トランジスタＱＯ２のゲートとキャパシタＣＯ４との接
続点であるノードＧ２と上記ノードＮ０２１ｍには、Ｐ
チャンネル型ＭｏＳトランジスタＱＯ６の電流通路が接
続されており、このトランジスタＱＯ６のゲートには上
記Ｐ型半導体基板が接続されている。
続点であるノードＧ２と上記ノードＮ０２１ｍには、Ｐ
チャンネル型ＭｏＳトランジスタＱＯ６の電流通路が接
続されており、このトランジスタＱＯ６のゲートには上
記Ｐ型半導体基板が接続されている。
次に、第４図を参照して上記のように構成される基板電
位生成回路の動作を説明する。
位生成回路の動作を説明する。
キャパシタＣＯ１およびＣＯ２に振幅がＶＯＣで実質的
に逆相のクロック信号φ０１およびφ０２が供給される
と共に、トランジスタＱＯ３とＱＯ４がクロスカップル
接続されていることによって、これらのトランジスタＱ
Ｏ３およびＱＯ４は共に３極管動作する。
に逆相のクロック信号φ０１およびφ０２が供給される
と共に、トランジスタＱＯ３とＱＯ４がクロスカップル
接続されていることによって、これらのトランジスタＱ
Ｏ３およびＱＯ４は共に３極管動作する。
したがって、トランジスタＱＯ３がオン状態の時には、
ノードＮＯ１の電位は接地電位Ｖｓｓとなり、またトラ
ンジスタＱＯ４がオン状態の時には、ノードＮＯ２の電
位は接地電位Ｖｓｓとなる。
ノードＮＯ１の電位は接地電位Ｖｓｓとなり、またトラ
ンジスタＱＯ４がオン状態の時には、ノードＮＯ２の電
位は接地電位Ｖｓｓとなる。
すなわち、このようにノードＮＯＩの電位が接地電位Ｖ
ｓｓである状態で、クロック信号φ０１が１”レベルか
ら゛１０パレベルに立下ると、容量結合によってノード
ＮＯ１の電位は−Ｖｃｃまで下がる。この時、トランジ
スタＱＯ５もオン状態となっているので、ノードＧ１の
電位はノードＮＯ１の電位変化に伴って下がるが、トラ
ンジスタＱＯ５のゲートに印加されている電圧がＰ型半
導体基板の電位ｖｂｂテするため、／−トＧ１ （７）
電位がＶｂｂ＋ ｌ Ｖｔ１１まで下がった時点でこの
トランジスタＱＯ５がオフ状態となり、ノードＧ１の電
位はＶｂｂ＋ Ｉ Ｖｔ１１までにしか下がらない。こ
こで、Ｖｔ１はトランジスタＱＯ５のしきいｍ電圧であ
る。
ｓｓである状態で、クロック信号φ０１が１”レベルか
ら゛１０パレベルに立下ると、容量結合によってノード
ＮＯ１の電位は−Ｖｃｃまで下がる。この時、トランジ
スタＱＯ５もオン状態となっているので、ノードＧ１の
電位はノードＮＯ１の電位変化に伴って下がるが、トラ
ンジスタＱＯ５のゲートに印加されている電圧がＰ型半
導体基板の電位ｖｂｂテするため、／−トＧ１ （７）
電位がＶｂｂ＋ ｌ Ｖｔ１１まで下がった時点でこの
トランジスタＱＯ５がオフ状態となり、ノードＧ１の電
位はＶｂｂ＋ Ｉ Ｖｔ１１までにしか下がらない。こ
こで、Ｖｔ１はトランジスタＱＯ５のしきいｍ電圧であ
る。
次に、第３のクロック信号φ０３が″１゛ルベルから“
Ｏ１１レベルに下がると、キャパシタＣＱ３による容量
結合によりノードＧ１の電位はＶ ｂｂ＋１ｖ口１−Ｖ
ｃｃまで下げられる。この結果、トランジスタＱＯＩが
３極管動作でオン状態となり、Ｐ型半導体基板からチャ
ージが流れ込んで、ノードＮＯ１の電位はｖｂｂと等し
い電位になる。
Ｏ１１レベルに下がると、キャパシタＣＱ３による容量
結合によりノードＧ１の電位はＶ ｂｂ＋１ｖ口１−Ｖ
ｃｃまで下げられる。この結果、トランジスタＱＯＩが
３極管動作でオン状態となり、Ｐ型半導体基板からチャ
ージが流れ込んで、ノードＮＯ１の電位はｖｂｂと等し
い電位になる。
次に、第３のクロック信号φ０３がＯ”レベルから゛１
″レベルになると、ノードＧ１の電位はＶｂｂ＋ ｌ
Ｖｔ１ｌ−ＶｃｃからＶｂｂ＋ｌＶｔ１１に復帰する。
″レベルになると、ノードＧ１の電位はＶｂｂ＋ ｌ
Ｖｔ１ｌ−ＶｃｃからＶｂｂ＋ｌＶｔ１１に復帰する。
この結果、トランジスタＱＯ１は再びオフ状態となり、
またトランジスタＱＯ５はオンすれすれの状態となる。
またトランジスタＱＯ５はオンすれすれの状態となる。
次に、第１のクロック信号φ０１が“０″レベルから“
１″レベルに立上ると、キャパシタＣＯ１の容量結合に
よりノードＮｏｔの電位はｖｂｂからｖｂｂ＋、Ｖ ｃ
ｃにもち上げられる。この結果、トランジスタＱＯ５の
ソースとトレインが逆転し、このトランジスタＱＯ５が
完全にオン状態となるため、ノードＧ１の電位はノード
ＮＯＩの電位と同じ＜Ｖｂｂ＋Ｖｃｃとなる。この時、
トランジスタＱＯＩはオフ状態のままであるので、Ｐ型
半導体基板からノード１’、１０１に汲上げたチャージ
が逆流することはない。
１″レベルに立上ると、キャパシタＣＯ１の容量結合に
よりノードＮｏｔの電位はｖｂｂからｖｂｂ＋、Ｖ ｃ
ｃにもち上げられる。この結果、トランジスタＱＯ５の
ソースとトレインが逆転し、このトランジスタＱＯ５が
完全にオン状態となるため、ノードＧ１の電位はノード
ＮＯＩの電位と同じ＜Ｖｂｂ＋Ｖｃｃとなる。この時、
トランジスタＱＯＩはオフ状態のままであるので、Ｐ型
半導体基板からノード１’、１０１に汲上げたチャージ
が逆流することはない。
次に、第２のクロック信号φ０２が“１°ルベルから“
Ｏｎレベルに立下ると、キャパシタＧＯ２による容量結
合によりノードＮ、０２の電位がＶｓｓから−Ｖｃｃに
下がるので、トランジスタＱＯ３がオン状態となり、ノ
ードＮＯＩおよびノードＧ１の電位がＶＳＳに下がる。
Ｏｎレベルに立下ると、キャパシタＧＯ２による容量結
合によりノードＮ、０２の電位がＶｓｓから−Ｖｃｃに
下がるので、トランジスタＱＯ３がオン状態となり、ノ
ードＮＯＩおよびノードＧ１の電位がＶＳＳに下がる。
つまり、Ｐ型半導体基板から汲上げられたチャージが接
地電位Ｖｓｓへ汲出されることになる。
地電位Ｖｓｓへ汲出されることになる。
以上が半周期の動作であり、残りの半周期ではノードＮ
Ｏ２およびノードＧ２の電位が上記したノードＮＯＩお
よ、びＧ１の電位と同様の変化をする。
Ｏ２およびノードＧ２の電位が上記したノードＮＯＩお
よ、びＧ１の電位と同様の変化をする。
このように、トランジスタＱＯ１〜ＱＯ４が全て３極管
動作することによって、クロック信号φ０１、φ０２の
振幅を完全に利用することができ、第１図の回路よりも
ざらにポンプ効率が向上すると共に、基板電位ｖｂｂを
原理的には−ｖＣＣまで下げることができ、深い基板電
位ｖｂｂを要求するデバイスにも適用可能となる。
動作することによって、クロック信号φ０１、φ０２の
振幅を完全に利用することができ、第１図の回路よりも
ざらにポンプ効率が向上すると共に、基板電位ｖｂｂを
原理的には−ｖＣＣまで下げることができ、深い基板電
位ｖｂｂを要求するデバイスにも適用可能となる。
第５図は、第２図および第４図に示したようなりロック
信号φ０１〜φ０４を得るために使用きれる回路の構成
例を示すものである。
信号φ０１〜φ０４を得るために使用きれる回路の構成
例を示すものである。
すなわち、内部発振器からのクツロック信号φは、縦続
接続されたインバータ回路１１〜Ｉ６の初段すなわちイ
ンバータ回路１１の入力と、ナントゲート２０の一方の
入力と、ノアゲート２１の一方の入力にそれぞれ供給さ
れる。ナントゲート２２の入力には、縦続接続された２
段目のインバータ回路Ｉ２の出力と、４段目のインバー
タ回路Ｉ４の出力が供給され、このナントゲート２２の
出力が上記クロック信号φ０１となる。これと同様に、
ノアゲート２３の入力にも、インバータ回路■２および
インバータ回路■４の出力がそれぞれ供給され、このノ
アゲート２３の出力はインバータ回路Ｉ７の入力に供給
されている。そして、このインバータ回路Ｉ７の出力が
上記クロック信号φ０２となる。
接続されたインバータ回路１１〜Ｉ６の初段すなわちイ
ンバータ回路１１の入力と、ナントゲート２０の一方の
入力と、ノアゲート２１の一方の入力にそれぞれ供給さ
れる。ナントゲート２２の入力には、縦続接続された２
段目のインバータ回路Ｉ２の出力と、４段目のインバー
タ回路Ｉ４の出力が供給され、このナントゲート２２の
出力が上記クロック信号φ０１となる。これと同様に、
ノアゲート２３の入力にも、インバータ回路■２および
インバータ回路■４の出力がそれぞれ供給され、このノ
アゲート２３の出力はインバータ回路Ｉ７の入力に供給
されている。そして、このインバータ回路Ｉ７の出力が
上記クロック信号φ０２となる。
また上記ナントゲート２０の他方の入力には、縦続接続
された最終段のインバータ回路Ｉ６からの出力が供給さ
れ、このナントゲート２０の出力が上記クロック信号φ
０３となる。同様に、ノアゲート２１の他方の入力にも
インバータ回路Ｉ６からの出力が供給され、このノアゲ
ート２１の出力はインバータ回路Ｉ８の入力に供給され
る。そして、このインバータ回路Ｉ８からの出力が上記
クロック信号φ０４となる。
された最終段のインバータ回路Ｉ６からの出力が供給さ
れ、このナントゲート２０の出力が上記クロック信号φ
０３となる。同様に、ノアゲート２１の他方の入力にも
インバータ回路Ｉ６からの出力が供給され、このノアゲ
ート２１の出力はインバータ回路Ｉ８の入力に供給され
る。そして、このインバータ回路Ｉ８からの出力が上記
クロック信号φ０４となる。
以上、Ｐ型半導体基板を使用した例だけを説明したが、
この発明はこれに限られるものではなく、Ｎ型半導体基
板にも適用することができる。
この発明はこれに限られるものではなく、Ｎ型半導体基
板にも適用することができる。
この場合には、６つのＮチャンネル型ＭＯＳトランジス
タをＮ型半導体基板のＰ型ウェル領域内に形成して、こ
れらのトランジスタを前記Ｐチャンネル型ＭＯＳトラン
ジスタＱＯ１〜ＱＯ６の代わりに使用する。また、第１
図に示した第１の実施例ではトランジスタＱの電流通路
の一端に接地電位ＶＳＳを印加し、第３図に示した第２
の実施例では、トランジスタＱＯ３とＱＯ４の電流通路
の一端に接地電位ＶＳＳを共通に印加したが、Ｎ型基板
に適用する場合にはＳＳの代わりに電源ＶＣＣを印加す
れば良い。さらに、上記クロック信号φ０１〜φ０６は
全て反転させて使用される。すなわち、この場合には、
クロック信号φ０１とφ０２は実質的に逆相であり、ク
ロック信号φ０３はφ０１よりも立上りが遅く立下りが
早いクロック信号となり、クロック信号φ０４はφ０２
よりも立上りが遅く立下りが早いクロック信号となる。
タをＮ型半導体基板のＰ型ウェル領域内に形成して、こ
れらのトランジスタを前記Ｐチャンネル型ＭＯＳトラン
ジスタＱＯ１〜ＱＯ６の代わりに使用する。また、第１
図に示した第１の実施例ではトランジスタＱの電流通路
の一端に接地電位ＶＳＳを印加し、第３図に示した第２
の実施例では、トランジスタＱＯ３とＱＯ４の電流通路
の一端に接地電位ＶＳＳを共通に印加したが、Ｎ型基板
に適用する場合にはＳＳの代わりに電源ＶＣＣを印加す
れば良い。さらに、上記クロック信号φ０１〜φ０６は
全て反転させて使用される。すなわち、この場合には、
クロック信号φ０１とφ０２は実質的に逆相であり、ク
ロック信号φ０３はφ０１よりも立上りが遅く立下りが
早いクロック信号となり、クロック信号φ０４はφ０２
よりも立上りが遅く立下りが早いクロック信号となる。
このように構成すれば、Ｐ型基板を用いた場合と同様の
理由により従来においてダイオードとして動作していた
部分の電圧降下が解消できるので、Ｎ型半導体基板の電
位ｖｂｂを２Ｖｃｃまで設定可能となる。
理由により従来においてダイオードとして動作していた
部分の電圧降下が解消できるので、Ｎ型半導体基板の電
位ｖｂｂを２Ｖｃｃまで設定可能となる。
［発明の効果コ
以上のようにこの発明によれば、小数キャリアの注入が
なくなると共に、内部発擾器からのクロック信号の振幅
を充分に利用でき、基板の電位を効率良°クシかも充分
に深い値に設定できるようになる。また、リミッタをつ
けて基板電位の設定値を１Ｉｌｊ限する場合でも、ポン
プ効率の向上が図れ、またリミッタによる設定レベル範
囲も広くすることができる。
なくなると共に、内部発擾器からのクロック信号の振幅
を充分に利用でき、基板の電位を効率良°クシかも充分
に深い値に設定できるようになる。また、リミッタをつ
けて基板電位の設定値を１Ｉｌｊ限する場合でも、ポン
プ効率の向上が図れ、またリミッタによる設定レベル範
囲も広くすることができる。
第１図はこの発明の一実施例に係る基板電位生成回路を
説明する回路構成図、第２図は第１図に示した回路に使
用されるクロック信号の波形を示す図、第３図はこの発
明の他の実施例を説明する回路構成図、第４図は第３図
示した回路に使用されるクロック信号の波形を示す図、
第５図は第２図および第４図に示したクロック信号を発
生させるための回路構成図、第６図および第７図はそれ
ぞれ従来の基板電位生成回路を説明する回路構成図であ
る。 ＱＯ１〜ＱＯ６・・・Ｐチャンネル型ＭＯＳトランジス
タ、ＧＯ１〜ＣＯ４・・・キャパシタ、φ０１〜φ０４
・・・クロック信号。 出願人代理人 弁理士 鈴江武彦 φ０３ 第１図 第２図
説明する回路構成図、第２図は第１図に示した回路に使
用されるクロック信号の波形を示す図、第３図はこの発
明の他の実施例を説明する回路構成図、第４図は第３図
示した回路に使用されるクロック信号の波形を示す図、
第５図は第２図および第４図に示したクロック信号を発
生させるための回路構成図、第６図および第７図はそれ
ぞれ従来の基板電位生成回路を説明する回路構成図であ
る。 ＱＯ１〜ＱＯ６・・・Ｐチャンネル型ＭＯＳトランジス
タ、ＧＯ１〜ＣＯ４・・・キャパシタ、φ０１〜φ０４
・・・クロック信号。 出願人代理人 弁理士 鈴江武彦 φ０３ 第１図 第２図
Claims (6)
- （１）半導体基板との間の電荷の注入・汲出しにより半
導体基板の電位を所望の電位に設定する基板電位生成回
路において、 一端に第１のクロック信号が供給される第１のキャパシ
タと、 電流通路の一端が上記第１のキャパシタの他端に接続さ
れ、電流通路の他端が所定の電位を供給する電位供給源
に接続されるトランジスタと、第１導電型半導体基板の
第２導電型ウェル領域内に形成され、電流通路の一端が
上記第１のキャパシタの他端に接続され、電流通路の他
端が上記半導体基板に接続される第１導電型の第１のト
ランジスタと、 一端に上記第１のクロック信号と実質的に同相の第２の
クロック信号が供給され、他端が上記第１のトランジス
タのゲートに接続される第２のキャパシタと、 電流通路の一端が上記第１のトランジスタのゲートに接
続され、電流通路の他端が上記第１のトランジスタの電
流通路の一端に接続され、ゲートが上記半導体基板に接
続されている第１導電型の第２のトランジスタとを具備
することを特徴とする基板電位生成回路。 - （２）上記半導体基板はＰ型半導体基板であり、上記第
２のクロック信号は、上記第１のクロック信号よりも立
上りが早く立下りが遅いクロック信号である特許請求の
範囲第１項記載の基板電位生成回路。 - （３）上記半導体基板はＮ型半導体基板であり、上記第
２のクロック信号は、上記第１のクロック信号よりも立
上りが遅く立下りが早いクロック信号である特許請求の
範囲第１項記載の基板電位生成回路。 - （４）半導体基板との間の電荷の注入・汲出しにより上
記半導体基板の電位を所望の電位に設定する基板電位生
成回路において、 第１導電型半導体基板の第２導電型ウェル領域内に形成
された第１導電型の第１乃至第６のトランジスタと、 一端に第１のクロック信号が供給され、他端が上記第１
、第３および第５のトランジスタの電流通路の一端と、
上記第４のトランジスタのゲートに接続される第１のキ
ャパシタと、 一端に上記第１のクロック信号と実質的に逆相である第
２のクロック信号が供給され、他端が上記第２、第４お
よび第６のトランジスタの電流通路の一端と、上記第３
のトランジスタのゲートに接続される第２のキャパシタ
と、 一端に上記第２のクロック信号と実質的に逆相の第３の
クロック信号が供給され、他端が上記第５のトランジス
タの電流通路の他端と、上記第１のトランジスタのゲー
トに接続される第３のキャパシタと、 一端に上記第１のクロック信号と実質的に逆相の第４の
クロック信号が供給され、他端が上記第６のトランジス
タの電流通路の他端と、上記第２のトランジスタのゲー
トに接続される第４のキャパシタとを具備し、 上記第３および第４のトランジスタの他端は所定の電位
を供給する電位供給源に共通接続され、上記第５および
第６のゲートは上記半導体基板に接続され、上記第１お
よび第２のトランジスタの電流通路の他端は上記半導体
基板に共通接続されていることを特徴とする基板電位生
成回路。 - （５）上記半導体基板はＰ型半導体基板であり、上記第
３のクロック信号は上記第１のクロック信号よりも立上
りが早く立下りが遅いクロック信号であり、上記第４の
クロック信号は上記第２のクロック信号よりも立上りが
速く立下りが遅いクロック信号である特許請求の範囲第
４項記載の基板電位生成回路。 - （６）上記半導体基板はＮ型半導体基板であり、上記第
３のクロック信号は上記第１のクロック信号よりも立上
りが遅く立下りが早いクロック信号であり、上記第４の
クロック信号は上記第２のクロック信号よりも立上りが
遅く立下りが早いクロック信号である特許請求の範囲第
４項記載の基板電位生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61279939A JPH0691458B2 (ja) | 1986-11-25 | 1986-11-25 | 基板電位生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61279939A JPH0691458B2 (ja) | 1986-11-25 | 1986-11-25 | 基板電位生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63132468A true JPS63132468A (ja) | 1988-06-04 |
| JPH0691458B2 JPH0691458B2 (ja) | 1994-11-14 |
Family
ID=17618020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61279939A Expired - Fee Related JPH0691458B2 (ja) | 1986-11-25 | 1986-11-25 | 基板電位生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691458B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04249359A (ja) * | 1991-02-05 | 1992-09-04 | Mitsubishi Electric Corp | 基板バイアス発生装置 |
| JPH09181198A (ja) * | 1996-12-24 | 1997-07-11 | Lg Semicon Co Ltd | バックバイアス電圧発生回路 |
| JP2007311906A (ja) * | 2006-05-16 | 2007-11-29 | Asahi Kasei Electronics Co Ltd | クロック昇圧回路 |
-
1986
- 1986-11-25 JP JP61279939A patent/JPH0691458B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04249359A (ja) * | 1991-02-05 | 1992-09-04 | Mitsubishi Electric Corp | 基板バイアス発生装置 |
| JPH09181198A (ja) * | 1996-12-24 | 1997-07-11 | Lg Semicon Co Ltd | バックバイアス電圧発生回路 |
| JP2007311906A (ja) * | 2006-05-16 | 2007-11-29 | Asahi Kasei Electronics Co Ltd | クロック昇圧回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0691458B2 (ja) | 1994-11-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |