KR950003911B1 - 기판 바이어스 발생장치 - Google Patents

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KR950003911B1
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아끼오 나까야마
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미쓰비시 뎅끼 가부시끼가이샤
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Abstract

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Description

기판 바이어스 발생장치
제1도는 본 발명의 일실시예의 기판 바이어스 발생회로의 구성을 개념적으로 표시하는 도면.
제2도는 실시예의 기판 바이어스 발생회로의 구성을 구체적으로 표시하는 회로도.
제3도는 제1도 및 제2도에 표시되는 기판 바이어스 발생회로의 동작을 설명하기 위한 타이밍 챠트도.
제4도는 종래의 기판 바이어스 발생회로의 구성을 표시하는 회로도.
제5도는 제4도에 표시되는 기판 바이어스 발생회로의 동작을 설명하기 위한 타이밍챠트도.
제6도는 기판 바이어스 발생회로를 가지는 반도체집적회로장치의 전체구성을 표시하는 도면.
제7도는 MOS트랜지스터를 구성요소로 하는 반도체집적회로장치의 단면을 일예를 표시하는 도면.
제8도는 MOS트랜지스터의 임계전압과 이 MOS트랜지스터가 형성되어 있는 기판의 전압과의 관계를 표시하는 그래프.
* 도면의 주요부분에 대한 부호의 설명
1∼7,18 : 인버터 16 : 2입력 NAND게이트
17 : 2입력 NOR게이트 19,20 : 캐패시터
30 : 링오실레더 40,41 : 파형정형회로
50,51 : 챠지펌프회로 60,61 : 지연회로
110 : 기능회로 130 : P형 기판
120 : 기판 바이어스 발생회로
[산업상의 이용분야]
본 발명은 기판 바이어스 발생장치에 관하여, 특히 링오실레이터의 출력을 입력으로 하는 2개의 논리게이트의 출력을 이용하여 2개의 챠지펌프를 구동하는 것에 의하여 기판 바이어스를 발생하는 구성의 기판 바이어스 발생장치에 관한다.
[종래의 기술]
DRAM(Dynamic Random Access Memory)등의 반도체 장치는, 하나의 반도체 기판상에 형성되어 많은 MOS트랜지스터를 구성요소로 하는 반도체집적회로장치이다.
통상 이러한 반도체집적회로장치에 있어서는 반도체기판의 전위가 항상 조정의 전위로 유지되어 있는 것이 바람직하다. 제7도은 이와 같은 반도체집적회로장치의 일부의 단면구조의 일예를 표시하는 도면이다.
제7도에는 1개의 MOS트랜지스터와 배선영역과를 형성하는 불순물 영역이 대표적으로 표시된다.
제7도을 참조하여 MOS트랜지스터는 P형 반도체기판(130)의 표면의 영역에 형성되어, 소스 및 드레인 영역으로 되는 N형 불순물영역(131 및 132)와 게이트전극(133)과를 포함한다. 게이트전극(133)과 P형 기판(130)과의 사이에는 게이트절연막(134)가 형성된다.
이 게이트전극(133)으로의 인가전압에 응하여, 소스영역(131) 및 드레인영역(132) 사이에 채널이 형성된다.
배선영역으로 되는 N형 불순물영역(135)는 예를 들면 불순물영역(131)과 간격을 두고 P형 기판(130)의 표면에 설치된다. 불순물영역(131 및 135)간의 P형 기판(130) 표면상에는 막후(膜厚)가 두터운 필터 절연막(137)을 사이에 두고 신호선(136)이 설치되어 있다.
제7도에 있어서, MOS트랜지스터의 스위치 소자를 온으로 하였을 때에는 드레인(132)의 근방에서 핫일렉트론 및 이것과 짝을 이루는 홀이 발생한다. 발생한 핫일렉트론의 태반은 드레인(132)으로 흐른다. 한편, 발생한 홀의 태반은 P형 기판(130)으로 흐른다. 이것에 의하여 P형 기판(130)의 전위가 상승한다. P형 기판(130)의 전위가 상승하면 다음과 같은 문제가 생긴다
즉, 소스영역(131) 및 드레인영역(132)의 각각과 P형 기판(130)과에 의하여 형성되는 PN접합 및 배선영역(135)와 P형 기판(130)과에 의하여 형성되는 PN접합이 각각 순(順) 바이어스상태로 된다.
이 결과 소스영역(131), 드레인영역(132), 및 배선영역(135)의 각각과 P형 기판(130)과의 사이에 리크전류가 흐르기 때문에 게이트전극(133)으로의 전압 변화에 응답하여 소스영역(131) 및 드레인영역(132)간에 채널이 형성되지 못하게 된다든가 배선영역(135)을 통해서 신호전달이 신속하게 되지 못하게 된다든가 한다.
또, 배선(136)이 동작전원 전압 레벨의 신호를 전달하는 것 같은 경우, P형 기판(130)의 전위가 높으면, 배선(136)의 전위에 의하여 불순물영역(131) 및 (135)간의 P형 기판(130)의 표면에 채널이 형성되기 쉽다.
즉, 배선(136), 절연막(137), N형 영역(131) 및 (135)에 의하여 형성되는 기생 MOS트랜지스터가 동작하기 쉽다.
이와 같은, 본래 반도체 기판(130)상에 설치된 회로소자가 아닌 기생소자가 동작하면, 본래의 회로소자의 동작에 악영향을 미치게 된다.
더욱더, MOS트랜지스터의 임계전압(Vth)는, 이 MOS트랜지스터가 형성된 반도체기판(130)의 전위에 의존한다.
제8도는 P형 반도체기판상에 형성된 N채널 MOS트랜지스터의 임계전압(Vth)와, P형 반도체기판의 전위 VBB와의 관계를 표시하는 그래프이다.
제8도의 횡축상에 있어서, 전위 VBB의 절대치는 원점에서 떨어질수록 크다.
제8도에서 아는 것 같이, MOS트랜지스터의 임계전압(Vth)은, 반도체기판의 전위 VBB의 높은 영역(도면에 있어서 -V1이상의 영역)에 있어서는 반도체기판의 전위 VBB의 변화에 응하여 크게 변화한다.
그러나, 반도체기판의 전위 VBB가 비교적 낮은 영역(도면에 있어서, -1V∼-V2의 영역)에 있어서는, MOS트랜지스터의 임계전압(Vth)는 반도체기판의 전위 VBB의 변화에 불구하고 거의 일정하게 보전된다.
따라서 제7도에 있어서, P형 기판(130)의 전위가 제8도에 있어서 음의 전위영역(-V1∼-V2) 정도이면, 게이트전극(133), 절연막(134), N형 영역(131) 및 (132)에 의하여 형성되는 MOS트랜지스터의 임계전압은 P형 기판(130)의 전위의 근소한 변동에 영향받지 않고 또한 펀치스루등을 발생하지 않고 안정된 동작을 한다.
그러하지만, P형 기판(130)의 전위가 높으면, 이 MOS트랜지스터의 임계전압은 P형 기판(130)의 전위의 근소한 변동에 응답하여 크게 변화하기 때문에 이 MOS트랜지스터는 안정된 동작을 하지 않는다.
P형 기판(130)의 전위의 상승에 의한 상기와 같은 문제를 회피하기 위하여 P형 기판(130)에는 예를 들어 제8도에 있어서 전위영역(-V1∼-V2)정도의 음의 소정전위가 주어진다.
종래 반도체기판에 공급되어야 할 이와 같은 음의 소정전위(이하, 기판 바이어스라 부른다)를 발생하기 위한 회로(이하, 기판 바이어스 발생회로라 부른다)는, 이 반도체기판의 외부에 설치되었다.
그러나, 최근에는 기판 바이어스 발생회로는 이 반도체기판상에 형성된다.
제6도은 기판 바이어스 발생회로가 있는 반도체집적회로장치의 전체 구성을 표시하는 도면이다.
제6도를 참조하여 MOS트랜지스터를 구성소자로 하는 반도체집적회로장치(100)은, 반도체기판(130)상에 형성되는 기능회로(110) 및 기판 바이어스 발생회로(120)를 포함한다.
기능회로(110)는 이 반도체집적회로장치의 본래의 기능을 실현한다.
한편, 기판 바이어스 발생회로(120)는 음의 소정전위를 기판 바이어스로 하여 발생한다.
발생된 기판 바이어스 VBB는 반도체기판(130)에 인가된다. 이것에 의하여 기능회로(110)에 반도체기판(130)의 전위에 기인하는 오동작이 발생한다는 문제가 회피된다.
제4도는 제6도에 있어서 기판 바이어스 발생회로(120)으로서 사용되는 회로의 일예를 표시하는 도면이다.
제5도는 제4도에 표시되는 기판 바이어스 발생회로의 동작을 설명하기 위한 타이밍챠트도이다.
이하, 제4도 및 제5도를 참조하면서, 종래의 기판 바이어스 발생회로의 구성 및 동작에 관하여 설명한다.
제4도를 참조하여, 종래의 기판 바이어스 발생회로는 링오실레더(30)과 파형정형회로(40)과, 챠지펌프회로(50) 및 (51)과 2입력 NOR게이트(17)과, 2입력 NAND게이트(16)와를 포함한다. 링오실레더(30)은 직렬로 접속된 7개의 인버터(1∼7)을 포함한다.
7번째의 인버터(7)의 출력전위는 인버터(7)에 입력된다. 따라서 인버터(1∼7)의 출력논리레벨은 6개의 인버터에 의한 지연시간에 상당하는 주기로 바뀌며 발진한다.
인버터(1,3,5 및 7)의 각각의 출력전위도 거의 위상이 같다. 인버터(3)의 출력전위는 인버터(1)의 출력전위보다도 2개의 인버터에 의한 지연시간분 만큼 늦은 위상을 표시하고, 인버터(5)의 출력전위는 인버터(3)의 출력전위 보다도 다시 2개의 인버터에 의한 지연시간분 늦은 위상을 표시하고, 인버터(7)의 출력전위는 인버터(5)의 출력전위 보다도 다시 2개의 인버터에 의한 지연시간분 늦은 위상을 표시한다.
인버터(2,4) 및 (6)의 출력전위와 인버터(1,3,5) 및 (7)의 출력전위와는 역상(逆相)이다.
인버터(2)의 출력전위는 인버터(1)의 출력전위와 180도만 다른 위상을 표시하고, 인버터(4)의 출력전위는 인버터(2)의 출력전위 보다도 2개의 인버터에 의한 지연시간분 늦은 위상을 표시하며, 인버터(6)의 출력전위는 인버터(4)의 출력전위보다도 다시 2개의 인버터에 의한 지연시간 분늦은 위상을 표시한다.
파형정형회로(40)는 전원 Vcc와 접지와의 사이에 설치되는 P채널 MOS트랜지스터(8) 및 (9)와 N채널 MOS트랜지스터(10) 및 (11)과를 포함한다.
트랜지스터(8) 및 (11)의 게이트는 인버터(5)의 출력단(노드 B)에 접속되며, 트랜지스터(9) 및 (10)의 게이트는 인버터(7)의 출력단(노드 C)에 접속된다.
따라서 트랜지스터(8)과 트랜지스터(11)과는 상보적으로 ON/OFF하며, 트랜지스터(9)와 트랜지스터(10)과는 서로 상보적으로 ON/OFF한다.
노드 B의 전위와 노드 C의 전위와는 2개의 인버터에 의한 지연시간분 만큼 다른 위상을 표시(제5(a)도참조)하기 때문에 인버터(8) 및 (9)가 함께 ON상태인 시간 및, 인버터(10) 및 (11)이 함께 ON상태인 시간은 짧다.
한편, 트랜지스터(9) 및 (10)이 함께 ON상태인 트랜지스터(8) 및 (9)가 함께 ON상태로 된 것을 응답하여, 전원 Vcc의 고전압에 의하여 상승하며, 트랜지스터(10) 및 (11)이 함께 ON상태로 된 것을 응답하여, 접지전위에 의하여 하강한다.
따라서, 노드(E)의 전위는 도 5(b)에서 실선으로 표시된 것 같이, 노드(C)의 전위와 같은 위상을 가지며, 또한 노드(C)의 전위보다도 급격한 변화를 나타낸다.
즉, 노드(E)에는 노드(C)의 전위파형이 정형되어서 나타난다. 노드(E)의 전위는 인버터(25) 및 (26)을 통하여 노드(I)로 전달된다.
노드(E)의 전위의 상승 및 하강이 급격하기 때문에, 노드(E)의 전위파형은 그 위상을 인버터(25) 및 (26)에 의하여 거의 지연시키는 일없이 노드(J)로 전달된다(제5(b)도에 있어서 파선참조).
노드(E) 및 (J)의 전위는 함께 NOR 게이트(17) 및 NAND게이트(16)에 주어진다. 따라서 NOR게이트(17)의 출력은 제5(d)도에 표시되는 것 같이, 노드(E) 및 (G)의 전위가 함께 로우레벨인 기간에만 하이레벨로 된다.
한편, NAND게이트(16)의 출력은 제5c도에 표시되는 것 같이, 노드(E) 및 (G)의 전위가 함께 하이레벨인 기간에만 로우레벨로 된다.
NOR게이트(17)의 출력은 인버터(18)에 의하여 반전된다. 따라서, 인버터(18)의 출력은 제5(e)도에 표시되는 것과 같이, NAND게이트(16)의 출력과 거의 180도 다른 위상을 표시한다. 이 인버터(18)의 출력 및 NAND게이트(16)의 출력이 각각 챠지펌프회로(50) 및 (51)에 입력된다.
챠지펌프(5)은, 인버터(18)의 출력단(노드 G)와 기판(130)과의 사이에 직렬로 접속되는 캐패시터(20) 및 P채널 MOS트랜지스터(23)과, 캐패시터(20) 및 트랜지스터(23)의 접속점과 접지와의 사이에 설치되는 P채널 MOS트랜지스터(24)와를 포함한다.
챠지펌프회로(51)은 NAND게이트(16)의 출력단(노드 F)와 기판(130)과의 사이에 직접으로 접속되는 캐패시터(19) 및 P채널 MOS트랜지스터(21)과 캐패시터(19) 및 트랜지스터(21)의 접속점과 접지와의 사이에 설치되는 P채널 MOS트랜지스터(22)와를 포함한다.
트랜지스터(23) 및 (21)은 각각 다이오드 접속된다.
트랜지스터(22)의 ON/OFF는, 노드(I)의 전위에 의하여 제어되며 트랜지스터(24)의 ON/OFF는 노드(H)의 전위에 의하여 제어된다.
트랜지스터(21) 및 (22)의 백게이트바이어스 전압은 NAND게이트(16)의 출력전압이며, 트랜지스터(23) 및 (24)의 백게이트바이어스 전압은 인버터(18)의 출력전압이다.
이하의 설명에 있어서는, 전원전위 Vcc접지전위 0V와의 중간의 (Vcc/2)보다도 높은 전위 및 낮은 전위를 각각 하이레벨의 전위 및 로우레벨의 전위로 한다.
챠지펌프회로(50)에 있어서 노드(G)의 전위가 전원전위 Vcc로부터 접지전위로 하강하면, 이것에 응답하여 노드(I)의 전위도 캐패시터(20)의 커플링에 의하여 저하하기 시작한다.
한편, 차지펌프회로(51)에 있어서는 노드(F)의 전위가 접지전위로부터 전원전위(Vcc)로 상승하기 때문에 노드(H)의 전위가 캐패시터(19)의 커플링에 의하여 상승하기 시작한다.
노드(H)의 전위 상승에 의하여 트랜지스터(24)가 OFF상태로 되면, 캐패시터(20)의 방전경로가 차단되기 때문에 노드(I)에 캐패시터(20)로부터 방전된 음의 전하가 축적되기 시작한다.
이것에 의하여 노드(I)의 전위는 접지전위 이하로 하강하기 시작하고 최종적으로 전원전위 Vcc와 같은 절대치를 가지는 음의 전위(-Vcc)로 된다.
따라서, 트랜지스터(23)이 ON상태로 되고, 기판(130)에 노드(I)의 전위(-Vcc)보다도 P채널 MOS트랜지스터의 임계전압 Vthp만큼 높은 전압(-Vcc+Vthp)을 기판 바이어스 VBB로 하여 준다.
한편, 노드(I)의 전위 강하에 응답하여 트랜지스터(22)가 스위치 소자를 ON상태로 하기 때문에 노드(H)의 전위는 노드(K)의 전위(-Vcc+Vthp)보다도 높은 접지전위로 된다.
따라서, 트랜지스터(21)은 OFF상태로 된다.
트랜지스터(23)가 스위치소자를 ON상태로 하고 기판(130)에 음의 전위(-Vcc+Vthp)를 공급하고, 트랜지스터(21)이 OFF상태로 있는 상태는 노드(G)의 전위가 로우레벨로 있는 기간(노드 F의 전위가 하이레벨로 있는 기간)지속된다.
역으로, 노드(F)의 전위의 상승시에는 챠지펌프회로(51)가 노드(G)의 전위의 하강시에 있어서 챠지펌프회로(50)과 같은 동작을 한다.
즉, 노드(F)의 전위가 전원전위 Vcc로부터 접지전위로 하강하면, 이것에 응답하여 노드(H)의 전위도 캐패시터(19)의 커플링에 의하여 저하하기 시작한다.
한편, 챠지펌프회로(50)에 있어서는 노드(I)의 전위가 노드(G)의 전위의 상승에 응답하여 상승하기 때문에 트랜지스터(22)는 OFF상태로 된다.
이것에 의하여 캐패시터(19)의 방전경로가 차단되기 때문에 노드(H)의 전위는 전원전위 Vcc와 같은 절대치를 가지는 음의 전위(-Vcc)까지 저하한다.
이 결과, 노드(K)의 전위는 최종적으로 노드(H)의 전위보다도 상기 임계전압(Vthp)만큼 높은 전위(-Vcc-Vthp)로 된다.
챠지펌프회로(50)에 있어서는 챠지펌프회로(51)의 노드(H)의 전위강하에 의하여 트랜지스터(24)가 스위치소자를 ON상태로 하여 노드(I)를 접지전위로 한다.
따라서 챠지펌프회로(50)에 있어서 트랜지스터(23)은 OFF상태로 된다.
트랜지스터(23)이 OFF상태로 있고, 트랜지스터(21)이 기판(130)에 음의 전위(-Vcc+Vthp)를 출력하는 이러한 상태는 노드(F)의 전위가 로우레벨로 있는 기간(노드 G의 전위가 하이레벨로 있는 기간) 지속된다.
이와 같은 회로동작의 결과, 이 기판 바이어스 발생회로로부터 항상 음의 일정전위(-Vcc+Vthp)가 발생된다.
그런데, 저소비 전력화라는 관점에서 종래의 기판 바이어스 발생회로에 있어서 링오실레더의 출력전위의 레벨 반전주기(즉, 링오실레더의 발신주기)는 비교적 길게 설정된다.
예를 들어 제4도에있어서 링오실레더(30)의 발진주기가 짧으면 인버터(1∼7)의 각각의 출력전위는 짧은 주기로 하이레벨로 된다. 이것때문에 링오실레더(30)에 있어서 소비전력이 증대한다. 그래서 링오실레더의 발진주기는 비교적 길게 설정된다. 링오실레더의 발진주기를 길게 하는데는 링오실레더를 구성하는 각 인버터의 신호지연시간을 길게하면 된다.
그래서, 각 인버터를 구성하는 MOS트랜지스터의 사이즈가 작게 되어서 각 인버터의 구동능력이 낮게 된다.
각 인버터를 구성하는 트랜지스터의 사이즈가 작으면 각 인버터의 출력단의 전위는 전단의 인버터의 출력전위 변화에 추종하여 변화하기 어렵게 되기 때문에 결과적으로 각 인버터에 있어서 지연시간이 길게 된다.
링오실레더의 발진주기를 길게하는데는 이와같은 방법을 취할 수 있기 때문에 링오실레더의 출력전위의 상승시간 및 하강시간은 길게 된다.
즉, 링오실레더의 출력전위 파형에 납덩이가 생긴다. 이것때문에, 제4도에 있어서 링오실레더(30)의 출력전위(노드 B 및 C의 전위)는 제5(a)도에 표시되는 것과 같이 완만하게 상승하고 완만하게 하강한다.
이와 같은 링오실레더의 출력전위 파형의 납덩이를 제거하기 위하여 파형조형회로(40)가 설치된다.
[발명의 해결하고저 하는 과제]
이상과 같이 링오실레더의 출력을 받는 2개의 논리게이트의 출력을 이용하여 2개의 챠지펌프를 구동하는 구성의 종래의 기판 바이어스 발생회로에 있어서는, 일방의 챠지펌프회로로의 입력전위와 타의 위상과 타방의 챠지펌프회로로의 입력전위의 위상과는 거의 180도 만큼 다르게 설정된다.
이것은, 상기 일방으로의 입력전위와 상기 타방으로의 입력전위와가 함께 로우레벨로 되는 기간이 생기지 않도록 하기 위해서이다.
이것들의 입력전위가 함께 로우레벨로 되면 다음과 같은 문제가 생긴다.
예를 들어 제4도에 있어서, 노드(G)의 전위가 전원전위 Vcc로부터 접지전위로 하강한때의 노드(F)의 전위가 아직 로우레벨로 있는 경우를 상정한다.
이와 같은 경우, 노드(I)의 전위가 저하할려고 하는때에 노드(H)의 전위가 아직 높기 때문에 트랜스퍼(24)가 ON상태의 그대로 된 기간이 생긴다.
이 기간에는 노드(I)가 접지되기 때문에 캐패시터(20)의 방전경로가 차단되지 않는다.
따라서, 노드(I)의 전위는 본래 내려가야 할 전위(-Vcc)까지 내려가지 않고, 접지전위 0V에 가까워진다.
역으로 노드(F)의 전위의 상승시에 노드(G)의 전위가 아직 로우레벨로 있으면, 챠지펌프회로(51)에 있어서 마찬가지의 회로동작이 생긴다.
이것때문에 노드(H)의 전위는 충분히 내려가지 않으면 접지전위에 가까워진다.
이 결과, 기판 바이어스 VBB는, 이상적인 전위(-Vcc+Vthp)보다도 높게 된다.
이와 같은 문제는 해결하기 위하여 노드(F)의 전위와 노드(G)의 전위와가 항상 상보적인 레벨로 되도록 종래의 기판 바이어스 발생회로는 구성된다.
그러하지만, 근년의 반도체집적회로장치의 고집적화에 수반하여 동일의 사이즈로 본래 형성되어야 할 회로소자라도 반도체 기판상의 점유면적등의 관계로 다른 사이즈로 형성하지 않으면 아니되는 경우가 있다.
예를 들면 제4도에 있어서 기판 바이어스 발생회로에 있어서는 캐패시터(19)와 캐패시터(20)과를 다른 사이즈로 반도체기판(130)상에 형성하지 않으면 아니되는 경우가 있다.
캐패시터(19) 및 (20)은, 비교적 큰 절대치를 가지는 음의 전위를 얻기 위하 음의 전하를 축적하기 위하여 설치된다. 이것때문에 캐패시터(19) 및 (20)의 용량은 어느값 이상이 아니면 아니된다.
그러나, 캐패시터(19) 및 (20)중 어느것 한쪽의 사이즈를, 반도체기판상의 레이아웃의 관계로 작게하지 않으면 아니되는 경우가 있다.
그래서, 이러한 경우에는 타방의 캐패시터의 사이즈를 크게 한다는 방법이 이용된다.
이 결과, 캐패시터(19)의 용량과 캐패시터(20)의 용량과는 동일하게 되지 않는다.
캐패시터(19) 및 (20)의 용량간에 이와 같은 언밸런스가 생기면 노드(F)의 전위와 노드(G)의 전위와가 함께 로우레벨로 되는 기간이 생긴다.
캐패시터(19)의 용량과 캐패시터(20)의 용량과가 동일하면, 캐패시터(20)이 노드(G)의 전위를 그때까지와 같은 전위로 유지할려고 하는 능력과, 캐패시터(19)가 노드(F)의 전위를 그때까지와 같은 전위로 유지할려고 하는 능력과가 동일하다. 따라서, 인버터(18)의 출력의 상승에 응답하여 노드(G)의 전위가 상승하는 데에 요하는 시간과 NAND게이트(16)의 출력의 상승에 응답하여 노드(F)의 전위가 상승하는데 요하는 시간과는 동일하며, 인버터(18)의 출력의 하강에 응답하여 노드(G)의 전위가 하강하는데 요하는 시간과 NAND게이트(16)의 하강에 응답하여 노드(F)의 전위가 하강하는데 요하는 시간과는 동일하다.
따라서, 제5(f)도에 표시되는 것 같이, 노드(F)의 전위의 하강시에 노드(G)의 전위는 반드시 하이레벨에 있고, 또한 노드(G)의 전위의 하강시에 노드(F)의 전위는 반드시 하이레벨에 있다.
그러나, 예를 들어 캐패시터(20)의 용량이 캐패시터(19)의 용량보다도 극단으로 크면 인버터(18)의 출력의 하강에 응답하여 노드(G)의 전위가 하강하는데 요하는 시간은 NAND게이트(16)의 전위의 하강에 응답하여 노드(F)의 전위가 하강하는데 요하는 시간보다도 상당히 길다.
그 결과, 노드(F) 및 (G)의 전위는 각각 제5(g)도에 각각 실선 및 파선으로 표시하는 것과 같은 파형(波形)을 나타낸다.
제5(g)도에서 알 수 있는것 같이 노드(F)가 로우레벨로 하강하여도 노드(G)의 전위는 아직 로우레벨에 있다하는 현상이 생긴다.
역으로 캐패시터(19)의 용량이 캐패시터(20)의 용량보다도 극단으로 크면 노드(G)의 전위가 로우레벨로 하강하여도 노드(F)의 전위가 아직 로우레벨로 있다 하는 현상이 생긴다. 캐패시터(20)의 용량이 큰 경우에는 노드(F)의 전위가 로우레벨로 되었을때에 노드(I)의 전위는 그때까지의 전위(-Vcc)로부터 서서히 상승할려고 한다.
이것때문에, 노드(H)의 전위가 저하할려고 하는 기간내에 노드(I)의 전위가 트랜지스터(22)를 ON상태로 할 수가 있는 전위(-Vcc+Vthp)로 되는 순간이 생긴다.
역으로 캐패시터(19)의 용량이 크면, 노드(G)의 전위가 로우레벨로 되었을때에 노드(H)의 전위는 그때까지의 전위(-Vcc)로부터 서서히 상승할려고 한다.
이것때문에 노드(I)의 전위가 저하할려고 하는 기간내에 트랜지스터(24)가 ON상태로 되는 순간이 생긴다.
이와 같이, 챠지펌프회로(50) 및 (51)에 각각 포함되는 캐패시터(20) 및 (19)간에 극단한 용량의 차가 있으면 이것들의 챠지펌프회로에는 충분한 량의 음의 전하가 축적되지 않는다.
따라서, 종래의 기판 바이어스 발생회로는 2개의 챠지펌프회로중의 일방에 포함되는 캐패시터와 타방에 포함되는 캐패시터와의 사이에 용량의 차가 크면 기판 바이어스 VBB의 발생효율이 나쁘게 된다는 문제가 있었다.
이와 같은 문제를 회피할려면, 예를 들어 제4도에 있어서, 인버터(18)의 구동능력을 크게하는 것에 의하여 노드(G)의 전위를 인버터(18)의 출력전위 변화에 추종하여 변화하기 쉽게 하든가(캐패시터(20)의 용량이 큰 경우) NAND게이트(16)의 구동능력을 크게하는 것에 의하여 노드(F)의 전위를 NAND게이트(16)의 출력전위 변화에 추종하여 변화하기 쉽게 하든지(캐패시터(19)의 용량이 큰 경우)하는 방법이 고려된다. 그러나, 이러한 방법에 의하면, 인버터(18)이나 NAND게이트(16)의 사이즈를 크게할 필요가 있기 때문에 소비전력이 증대한다는 문제가 새롭게 생긴다. 그런고로 본 발명의 목적은 상기와 같은 문제점을 해결하고, 2개의 챠지펌프회로중의 일방에 포함되는 캐패시터의 용량과 타방에 포함되는 캐패시터의 용량과의 차에 불구하고 효율성있게 기판 바이어스를 발생할 수가 있는 기판 바이어스 발생장치를 제공하는 것이다.
[과제를 해결하기 위한 수단]
상기와 같은 목적을 달성하기 위하여 본 발명에 관한 기판 바이어스 발생장치는, 링상에 접속된 복수의 인버터 수단을 포함하는 링오실레더 수단과, 제1의 신호발생수단과, 제2의 신호발생수단과, 제1 및 제2의 신호발생수단에 각각 대응하여 설치되는 제1 및 제2의 챠지펌프수단과를 구비한다.
제1의 신호발생수단은, 링오실레더 수단의 출력에 의거하여 논리레벨이 일정주기로 반전하는 신호를 발생한다.
제2의 신호발생수단은, 제1의 신호발생수단의 출력 신호가 제1의 논리레벨에 있는 제1기간내에 제1기간보다도 짧은 제2기간만 제2의 논리레벨의 신호를 발생하며, 또한 다른 기간에는 제1의 논리레벨의 신호를 발생한다.
제1의 챠지펌프수단은 제1의 신호발생수단의 출력신호의 제1의 논리레벨로부터 제2의 논리레벨로 바뀌는 것에 응답하여 방전을 개시하며, 동시에 제1의 신호발생수단의 출력신호의 제2의 논리레벨로부터 제1의 논리레벨로 바뀌는 것에 응답하여 충전을 개시하는 제1용량 결합소자와, 제1용량 결합소자로부터의 방전을 위한 제1의 전기경로수단과를 포함한다.
마찬가지로, 제2의 챠지펌프수단은, 제2의 신호발생수단의 출력신호의 제1의 논리레벨로 부터 제2의 논리레벨로 바뀌는 것에 응답하여 방전을 개시하며, 동시에 제2의 신호발생수단의 출력신호의 제2의 논리레벨로부터 제1의 논리레벨로 바뀌는 것에 응답하여 충전을 개시하는 제2용량 결합소자와, 제2용량 결합소자로부터의 방전을 위한 제2전기경로수단과를 포함한다.
제1전기경로수단은, 제2의 신호발생수단의 제2의 논리레벨의 출력신호에 응답하여 활성화되며, 제2의 전기경로수단은, 제1의 신호발생수단의 제2의 논리레벨의 출력신호에 응답하여 활성화된다.
본 발명에 관한 기판 바이어스 발생장치는 기판 바이어스로서 일정한 전압이 공급되어야 하는 반도체기판상에 형성된다. 바람직하기로는 링오실레더 수단으로부터는 조금씩 위상이 다른 제1, 제2 및 제3의 신호가 얻어지고, 제1의 신호발생수단은, 제1의 신호작성수단 및 제1의논리게이트수단을 포함하며, 제2의 신호발생수단은, 제2의 신호작성수단 및 제2의논리게이트 수단을 포함한다.
제1의 신호작성수단은, 링오실레더 수단으로부터의 제1 및 제2의 신호에 의거하여 제4의 신호를 작성한다.
한편, 제2의 신호작성수단은, 링오실레더 수단으로부터의 제2 및 제3의 신호에 의거하여, 제4의 신호와 비교적 크게 위상이 다른 제5의 신호를 작성한다.
제1의 논리게이트수단은, 이것들 제4 및 제5의 신호를 입력으로하여, 이것들과 함께 소정의 논리레벨에 있을 때에 제2의 논리레벨의 신호를 출력한다.
한편, 제2의 논리게이트수단은 이것들 제4 및 제5의 신호를 입력으로 하여 이것들 중의 적어도 어느 한쪽이 상기 소정의 논리레벨로 있을때에 제1의 논리레벨의 신호를 출력한다.
[작용]
본 발명에 관한 기판 바이어스 발생장치는, 상기와 같이 구성되기 때문에 제2의 신호발생수단의 출력신호가 제1의 논리레벨로 되고 부터 제1의 신호발생수단의 출력신호가 제2의 논리레벨로 되기까지의 시간 및 제1의 신호발생수단의 출력신호가 제1의 논리레벨로 되고서 부터 제2의 신호발생수단의 출력신호가 제2의 논리레벨로부 되기까지의 시간이 종래보다도 길게 된다.
이것때문에, 제1의 신호발생수단의 출력신호의 상승속도 및 하강속도가 늦은 경우에 제2의 챠지펌프수단에 있어서, 제2의 신호발생수단의 출력신호가 제2의 논리레벨에 있는 기간내에 전기경로수단이 활성상태로 임을 가능성이 감소한다.
마찬가지로, 제2의 신호발생수단의 출력신호의 상승속도 및 하강속도가 늦은 경우에, 제1의 챠지펌프수단에 있어서, 제1의 신호발생수단의 출력신호가 제2의 논리레벨에 있는 기간내에 제1의 전기경로수단이 활성상태로 있을 가능성도 감소한다.
따라서, 제1 및 제2의 챠지펌프수단에 있어서 각각, 제1 및 제2의 용량 결합소자로부터 방전된 전하가 충분히 축적된다.
[실시예]
제1도은 발명의 일실시예의 기판 바이어스 발생회로의 구성을 개념적으로 표시하는 도면이다.
제1도를 참조하여, 본 실시예의 기판 바이어스 발생회로는 링오실레더(30)와, 2개의 파형정형회로(40) 및 (41)과, 2입력 NOR게이트(17) 및 2입력 NAND게이트(16)과, 2개의 지연회로(60) 및 (61)과, 상호에 관련하여 동작하는 2개의 챠지펌프회로(50) 및 (51)과를 포함한다.
링오실레더(30)는, 제4도에 표시되는 종래의 기판 바이어스 발생회로에 있어 그것과 동일한 구성을 갖는다.
그러나, 종래와 달리 인버터(5) 및 (7)의 출력전위 뿐만 아니라 인버터(3)의 출력전위도 링오실레더(30)의 출력으로서 이용된다.
즉, 파형정형회로(40)이 종래와 마찬가지로 노드(B) 및 (C)의 전위에 의거하여 링오실레더(30)의 출력전위 파형을 조정하는 한편, 파형정형회로(41)이 노드(A) 및 (B)의 전위에 의거하여 링오실레더(30)의 출력전위 파형을 조정한다.
제3도은 본 실시예의 기판 바이어스 발생회로의 동작을 설명하기 위한 타이밍챠트도이다.
이하의 설명에 있어서는 제3도 참조한다.
제3(a)도에 표시되는 것 같이, 노드 A, B 및 C의 각각의 전위파형은 거의 같은 위상이며, 또한 노드(A)의 전위파형은 노드(B)의 전위파형보다도 2개의 인버터에 의한 지연시간분 나아간 위상을 나타내며, 노드(c)의 전위파형은 노드(B)의 전위파형보다도 2개의 인버터에 의한 지연 시간분 늦은 위상을 표시한다.
따라서, 파형정형회로(40)의 출력전위 파형과, 파형정형회로(41)의 출력전위 파형과는 제3(b)도에 표시되는것 같이, 4개의 인버터에 의한 지연시간에 상당하는 위상차가 있다.
파형정형회로(40) 및 (41)의 출력전위는 NOR게이트(17) 및 NAND게이트(16)에 입력된다.
NAND게이트(16)의 출력은 노드(E)의 전위(파형정형회로 40의 출력전위) 및 노드(D)의 전위(파형정형회로 41의 출력전위)가 함께 하이레벨로 있는 기간에만 로우레벨로 되기 때문에 제3(c)도에 표시되는 파형을 나타낸다.
한편, NOR게이트(17)의 출력은 노드(E) 및 (D)의 전위가 함께 로우레벨로 있는 기간에만 하이레벨로 되기 때문에 제3(d)도에 표시되는 것같은 파형을 나타낸다.
제3(c)도 및 제3(d)도에서 알 수 있는 것 같이, 종래와 달리, NOR게이트(17)의 출력이 하이레벨로 있는 기간이 NAND게이트(16)의 출력전위가 하이레벨로 있는 기간내에 완전히 포함된다.
NOR게이트(17)의 출력전위 파형과 NAND게이트(16)의 출력전위 파형과 사이의 이와같은 관계에 의하여 챠지펌프회로(50) 및 (51)은 능률성있게 동작하는 것이, 후에 서술하는 설명으로 명백하게 된다.
NOR게이트(17)의 출력은 지연회로(60)을 통하여 챠지펌프회로(50)에 주어진다.
마찬가지로 NAND게이트(16)의 출력은 지연회로(61)를 통하여 챠지펌프회로(51)로 주어진다.
종래와 마찬가지로 챠지펌프회로(50)의 출력단과 챠지펌프(51)의 출력단과는 반도체기판(130)에 접속되는 노드(K)에서 서로 접속된다.
지연회로(60) 및 (61)은 반도체기판(130)에 공급되어야 할 음의 전위에 상당하는 량의 음의 전하가 2개의 논리게이트(16) 및 (17)의 출력에 응답하여 챠지펌프회로(50) 및 (51)에 번갈아 축적되도록 논리게이트(16) 및 (17)의 출력전위 파형을 변환하기 위하여 필요에 응해서 설치된다.
제2도는, 본 실시예의 기판 바이어스 발생회로의 구체적인 구성을 표시하는 회로도이다.
제2도를 참조하여 파형정형회로(40) 및 (41)은 제4도에 표시되는 종래의 그것과 동일한 구성을 가진다.
파형정형회로(41)에 있어서는, 노드(B)의 전위가 P채널 MOS트랜지스터(13) 및 N채널 MOS트랜지스터(14)의 게이트에 주어지며, 노드(A)의 전위가 P채널 MOS트랜지스터(12) 및 N채널 MOS트랜지스터(15)로 주어진다.
본 실시예에서는 위에서 설명한 지연회로(60)로서 인버터(18)이 사용되며, 지연회로(60)은 필요치 않다.
챠지펌프회로(50) 및 (51)은 제4도에 표시되는 종래의 그것과 동일의 구성을 가진다.
노드(G)의 전위파형은 NOR게이트(17)의 출력전위 파형과 거의 180도 다른 위상을 나타내기 때문에, 제3(e)도에 표시하는 것으로 된다.
따라서 제3(f)도에 표시되는 것과 같이, 노드(F)의 전위가 하이레벨로 되고 부터 노드(G)의 전위가 로우레벨로 되기까지의 시간 및, 노드(G)의 전위가 하이레벨로 되고 부터 노드(F)의 전위가 로우레벨로 되기까지의 시간이 함께 종래에 비하여 큰 폭으로 증가한다(제5(f)도과 비교).
따라서 캐패시터(19)의 용량과 캐패시터(20)의 용량과 동일하며, 노드(F) 및 (G)의 각각의 상승 및 하강이 제3(f)도에 표시되는 것과 같이 신속할 경우, 챠지펌프회로(50) 및 (51)은 각각, 노드(G)의 전위의 하강 및 노드(F)의 전위의 하강에 응답하여, 전원전위 Vcc와 같은 절대치를 가지는 음의 전위(-Vcc)보다도 P채널 MOS트랜지스터의 임계전압 Vthp 만큼 높은 전위(-Vcc-Vthp)를 노드(K)로 출력한다.
예를 들어, 노드(G)의 전위의 하강시에는, 노드(F)는 이미 전원전위 Vcc로 되어 있다.
따라서 노드(G)의 전위가 하강한 시점에서 노드(H)는 반드시 트랜지스터(24)를 OFF상태로 할 수가 있는 고전압에 있기 때문에 노드(I)의 전위는 캐패시터(20)으로부터 방전되는 음의 전하에 의하여 -Vcc까지 전하한다.
결국은, 노드(G)의 전위의 하강에 응답하여 챠지펌프(50)으로 부터 소정의 음전위(-Vcc+Vthp)가 기판 바이어스 VBB로서 출력된다.
역으로 노드(F)의 전위 하강시에는 노드(G)의 전위가 이미 전원전압 Vcc로 되어 있다.
따라서 노드(F)의 전원전위의 하강시에는 노드(I)가 반드시, 트랜지스터(22)를 OFF상태로 할 수가 있는 고전압에 있기 때문에, 노드(H)의 전위는 -Vcc까지 저하한다.
이것에 의하여 노드(F)의 전위의 하강에 응답하여 챠지펌프회로(51)로부터 상기 소정의 음전위(-Vcc+Vthp)가 기판 바이어스 VBB로서 출력된다.
다음에 캐패시터(20)의 용량이 캐패시터(19)의 용량보다 극단으로 큰 경우를 상정한다.
이와 같은 경우에 제3(g)도에 표시되는 것 같이, 노드(F)의 전위의 하강 및 상승은 신속한 것에 대하여, 노드(G)의 상승 및 하강은 대단히 완만하게 된다.
종래의 기판 바이어스 발생회로에 있어서는, 이러한 현상이 생기면, 노드(F) 및 (G)의 전위가 함께 로우레벨로 되는 기간이 생기는 것에 의하여 챠지펌프회로(50) 및 (51)이 출력하는 기판 바이어스 VBB가 본래 출력하여야 할 전위(-Vcc+Vthp)보다도 높은 전위밖에는 출력하지 않는다는 문제가 생겼다.
그러나, 본 실시예에 있어서는, 제3(g)도에서 명백히 되는 것 같이 노드(F)의 전위의 하강시에는 노드(G)가 이미 하이레벨로 있기 때문에 노드(I)의 전위는 트랜지스터(22)를 OFF상태로 하는 전위까지 상승하고 있다.
따라서, 노드(H)의 전위는 노드(F)의 전위의 하강에 응답하여 확실히, -Vcc까지 전하하기 때문에 챠지펌프회로(51)로부터 소정의 음전위(-Vcc+Vthp)가 출력된다.
또한, 노드(G)의 하강시에는 노드(F)의 전위는 이미 전원전위 Vcc에 있기 때문에 노드(I)의 전위가 -Vcc까지 저하하여 챠지펌프회로(50)으로 부터 소정의 음전하(-Vcc+Vthp)가 소정의 음전하(-Vcc+Vthp)가 출력된다.
역으로 캐패시터(19)의 용량이 캐패시터(20)의 용량보다도 극단으로 큰 경우를 상정한다.
이와 같은 경우에는 종래 노드(G)의 전위가 로우레벨로 있을때에 트랜지스터(24)가 ON상태로 되는 기간이 생기기 때문에 챠지펌프회로(50)으로 부터 소정전위보다도 높은 전위가 출력된다는 문제가 생겼다.
그러나, 본 실시예에서는 제3(h)도에 표시되는 것과 같이, 노드(F)의 전위의 하강이 완만하게 되나, 노드(G)의 전위의 하강시에는 노드(F)의 전위는 이미 하이레벨로 되어 있다.
따라서, 노드(G)의 전위의 하강시에는 노드(H)가 이미, 트랜지스터(24)를 OFF상태로 할 수가 있는 전위에 있다.
이것때문에 노드(I)의 전위는 노드(G)의 전위의 하강에 응답하여 -Vcc까지 확실히 저하한다.
결국, 챠지펌프회로(50)는 노드(G)의 전위의 하강에 응답하여 확실히 소정의 음전위(-Vcc+Vthp)를 출력한다.
또한, 노드(F)의 전위의 하강시에는, 노드(G)의 전위는 이미 전원전위 Vcc로 되어 있기 때문에 챠지펌프회로(51)은 노드(F)의 전위의 하강에 응답하여 확실히 소정의 음전위(-Vcc+Vthp)를 출력한다.
이와 같이, 이 기판 바이어스 발생회로에 있어서는 위상차가큰 신호가 챠지펌프회로(50) 및 (51)에 입력되기 때문에 캐패시터(19)의 용량과 캐패시터(20)의 용량과가 극단으로 다른 경우에도, 챠지펌프회로(50) 및 (51)로 부터 효율적으로 음전위를 얻는 것이 가능하게 된다.
캐패시터(19)의 용량과 캐패시터(20)의 용량과의 차가 클수록, 노드(G)의 하강속도와 노드(F)의 상승속도와의 차 및 노드(F)의 하강속도와 노드(G)의 상승속도와의 차가 크게 된다.
이것에 의하여 노드(F)의 전위가 하이레벨로 되고서 부터 노드(G)의 전위가 로우레벨로 되기까지의 시간 및 노드(G)의 하이레벨로 되고서 부터 노드(F)의 전위가 로우레벨로 되기까지의 시간이 짧게 된다.
따라서, 노드(G)의 전위의 하강에서 노드(F)의 전위가 확실히 하이레벨에 있고, 또한 노드(F)의 전위의 하강시에 노드(G)의 전위가 확실히 하이레벨에 있기때문에, NOR게이트(17)의 출력전위가 NAND게이트(16)의 출력전위와의 사이의 위상차는 캐패시터(19)의 용량과 캐패시터(20)의 용량과의 차에 응하여 설정하지 않으면 아니된다.
물론 이 위상차가 클수록, 노드(F) 및 (G)의 전위가 함께 로우레벨로 되는 기간이 생기게 하는 것 같은 캐패시터(19) 및 (20)간의 용량차는 크게 된다.
결국, 이 위상차가 클수록 노드(F) 및 (G)의 전위가 함께 로우레벨로 되는 기간이 생기는 위험성이 감소한다.
NAND게이트(16)의 출력전위와 NOR게이트(17)의 출력전위와의 위상차는 노드(D)의 전위와 노드(E)의 전위와의 사이의 위상차 즉, 노드(A)의 전위와 노드(C)의 전위와의 사이의 위상차가 클수록 크다.
따라서 챠지펌프회로(50) 및 (51)의 동작마진을 보다 크게 할려면, 인버터(1∼7)의 출력전위중의 어느것을 링오실레더(30)의 출력으로서 사용할 것 인가를 파형정형회로(40)으로의 입력전위와 파형정형회로(41)로의 입력전위와의 사이에 위상차가 보다 크게 되도록 결정하면 좋다.
실제로는 저소비 전력화를 위하여 발진주파수가 길게 설정되어 있는 링오실레더가 제4도에 표시되는 종래의 기판 바이어스 발생회로 및 본 실시예의 기판 바이어스 발생회로에 사용된 경우, 본 실시예에 있어서 노드(D)의 전위와 노드(E)의 전위와의 사이의 위상차는 종래의 그것의 100배 이상으로 될 수 있다. 그런고로, 본 실시예에 의하면, 챠지펌프회로(50) 및 (51)의 동작마진을 종래에 비하여 비약적으로 크게할 수가 있다.
이상과 같이, 본 실시예에 의하면, 종래의 기판 바이어스 발생회로에 노드(F) 및 (G)의 전위가 함께 로우레벨로 되는 기간을 생기지 않게 하기 위한 새로운 지연회로를 부가하는 일 없이, 또한 챠지펌프회로(50) 및 (51)의 전단에 설정되는 논리게이트등의 사이즈를 크게하는 일없이, 챠지펌프회로(50) 및 (51)로부터 캐패시터(19)의 용량과 캐패시터(20)의 용량과가 다른 경우라도 확실히 소정의 음전위를 얻을 수가 있다.
[발명의 효과]
이상과 같이, 본 발명에 의하면, 챠지펌프수단의 전단에 설치되는 회로의 구동력을 크게하든가, 새로운 지연회로를 설치하는 일없이, 챠지펌프수단의 동작 마진을 크게할 수가 있다.
이 결과 소비전력의 증대등의 디메리트를 초래하는 일이 없이 기판 바이어스 발생회로의 성능이 큰 폭으로 향상된다.
따라서 본 발명에 관한 기판 바이어스 발생장치가 탑재된 반도체집적회로장치는 반도체기판의 전위에 기인하는 오동작의 위험성이 종래보다도 저감된 것으로 되기 때문에, 기판 바이어스 발생장치를 필요로 하는 반도체집적회로장치의 성능의 향상이 기대된다.

Claims (2)

  1. 반도체기판에 일정한 전위를 기판 바이어스로 하여 부여하는 기판 바이어스 발생장치이며, 링상으로 접속된 복수의 인버터 수단이 있는 링오실레더수단과, 상기 링오실레더 수단의 출력에 의거하여 논리레벨이 일정주기로 반전하는 신호를 발생하는 제1신호발생수단과, 상기 링오실레더 수단의 출력에 의거하여 상기 제1신호발생수단의 출력신호가 제1의 논리레벨에 있는 제1기간내에 상기 제1기간보다도 짧은 제2기간만 제2의 논리레벨의 신호를 발생하고, 또한 다른 기간에는 상기 제1의 논리레벨의 신호를 발생하는 제2신호발생수단과, 상기 제1 및 제2신호발생수단에 각각 대응하여 설치되는 제1 및 제2의 챠지펌프수단과를 구비하여, 상기 제1챠지펌프수단은 상기 제1신호발생수단으로 부터의 상기 제1논리레벨의 출력신호에 응답하여 충전되는 제1용량 결합소자와, 상기 제1용량 결합소자를 방전하기 위한 제1전기경로수단과를 포함하며, 상기 2챠지펌프수단은, 상기 제2신호발생수단으로 부터의 상기 제1논리레벨의 출력신호에 응답하여 충전되는 제2용량 결합소자와, 상기 제2용량 결합소자를 방전하기 위한 제2전기경로수단과를 포함하며, 상기 제1전기경로수단은, 상기 제2신호발생수단으로 부터의 상기 제2논리레벨의 출력신호에 응답하여 활성화되며, 상기 제2전기경로수단은, 상기 제1신호발생수단으로 부터의 상기 제2논리레벨의 출력신호에 응답하여 활성화되는 기판 바이어스 발생장치.
  2. 제1항에 있어서, 상기 링오실레더 수단은, 서로 소정의 값만큼 위상이 다른 제1,제2 및 제3의 신호를 포함하는 복수의 신호를 발생하고, 상기 제1신호발생수단은 제1신호작성수단 및 제1논리게이트 수단을 포함하며, 상기 제2신호발생수단은, 제2신호작성수단 및 제2논리게이트 수단을 포함하며, 상기 제1신호작성수단은, 상기 제1 및 제2의 신호에 응답하여 제4의 신호를 작성하고, 상기 제2신호작성수단은, 상기 제2 및 제3의 신호에 응답하여 상기 제4의 신호와는 소정의 값만큼 위상이 다른 제5의 신호를 발생하며, 상기 제1논리게이트 수단은, 상기 제4 및 제5의 신호의 양방이 소정의 논리레벨에 있을 때에 상기 제2의 논리레벨의 신호를 출력하고, 상기 제2의 논리게이트 수단은, 상기 제4 및 제5의 신호의 적어도 일방이 상기 소정의 논리레벨로 있을때에 상기 제1의 논리레벨의 신호를 출력하는 기판 바이어스 발생장치.
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