KR100255895B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR100255895B1
KR100255895B1 KR1019970040536A KR19970040536A KR100255895B1 KR 100255895 B1 KR100255895 B1 KR 100255895B1 KR 1019970040536 A KR1019970040536 A KR 1019970040536A KR 19970040536 A KR19970040536 A KR 19970040536A KR 100255895 B1 KR100255895 B1 KR 100255895B1
Authority
KR
South Korea
Prior art keywords
output signal
level
line
voltage level
signal line
Prior art date
Application number
KR1019970040536A
Other languages
English (en)
Other versions
KR19980018967A (ko
Inventor
케니치 이토
Original Assignee
가네꼬 히사시
닛본 덴기 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본 덴기 가부시키가이샤 filed Critical 가네꼬 히사시
Publication of KR19980018967A publication Critical patent/KR19980018967A/ko
Application granted granted Critical
Publication of KR100255895B1 publication Critical patent/KR100255895B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
    • H03K19/01714—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by bootstrapping, i.e. by positive feed-back

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Logic Circuits (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

부트된 출력 신호가 어느 허용전압을 초과한 경우에, 출력 레벨을 방전하여, 허용전압 레벨까지 내림으로써, 다음에 접속되어 있는 다른 반도체 장치의 회로의 오류 동작 등을 방지하는 것으로서, 드레인을 출력 신호선(10)에 접속하여, 소스를 접지 전압에 접속한 MOS 트랜지스터(14)와, 최초의 MOS 트랜지스터(11)의 드레인과 게이트를 출력 신호선(10)에 접속한 n개의 직렬로 접속된 MOS 트랜지스터군(A)을 설치하여, n개의 직렬로 접속된 MOS 트랜지스터군(A)의 n개의 MOS 트랜지스터(13)의 소스를 MOS 트랜지스터(14)의 게이트에 접속하고 있다. 출력 레벨이 어떤 허용 전압을 초과하면, MOS 트랜지스터(14)가 온 상태가 되어, 출력 레벨이 허용 전압 레벨 이하가 될 때까지 방전하여, 다음에 접속되어 있는 다른 반도체 장치의 회로의 오류 동작 등을 방지한다.

Description

반도체 장치
본 발명은 반도체 장치에 관한 것으로, 특히 부트스트랩회로로 구성된 출력회로를 갖는 반도체 장치에 관한 것이다.
종래의 부트스트랩회로로 구성된 출력 회로를 갖는 반도체 장치는 제3도에 도시된 바와 같은 회로 구성의 것이 많이 이용되고 있다. 제3도에 있어서, 1, 2는 입력단자, 3은 홀수단의 지연회로, 4는 인버터, 5, 8, 7는 N형 MOS 트랜지스터, 7은 MOS 용량, 7은 기생용량이다.
제3도에 있어서, 입력단자(1, 2)에는 각각 전원전압(Vcc) 레벨과 접지 전압(GND) 레벨의 사이를 스윙하는 입력신호(ΦT, ΦN)가 입력되고, 출력단자(10)로부터는 입력신호(ΦT, ΦN)의 전압 레벨에 대응하여 출력신호(OTU)가 출력된다. 또한, Nl내지 N3은 노드를 나타내고, 특히 N3는 부트스트랩 노드로 되어 있다.
제3도과 같이 구성된 종래의 회로에 대하여, 제4도에 도시된 각부의 신호 파형도를 참조하여, 그 동작을 설명한다.
우선 제1 입력신호(Φ1)가 GND 레벨, 제2 입력신호(ΦN)가 Vcc 레벨일 때 제1 입력신호(ΦT)에서 홀수단의 지연회로(3)를 통과한 후의 노드(Nl)는 Vcc 레벨, 또한 노드(Nl)에서 인버터(4)를 통과한 후의 노드(N2)는 GND 레벨, 노드(Nl)의 전압레벨이 게이트에 입력된 트랜지스터(5)를 통해 제1 입력신호(ΦT)의 전압 레벨을 받고 있는 부트스트랩 노드(N3)는 GND 레벨, 그리고 한쪽이 접지 전압에 접속되고, 제2 입력신호(ΦN)의 전압 레벨이 게이트에 입력된 트랜지스터(9)가 온 상태에, 노드(N3)의 전압 레벨이 게이트에 입력된 트랜지스터(8)가 오프 상태에 있기 때문에, 출력신호(OTU)가 GND 레벨 즉, 로우 레벨출력으로 되어 있다.
다음에, 제1 입력신호(ΦT)가 Vcc레벨, 제2 입력신호(ΦN)가 GND 레벨이 되면, 노드(N1)는 지연이 되어 GND 레벨이 되지만 노드(N1) 즉, 트랜지스터(5)의 게이트 전압이 GND 레벨이 되기 전은 트랜지스터(5)는 온 상태에 있고, MOS 트랜지스터의 임계값 전압을 VT로 하면, 부트스트랩 노드(N3)는 제1 입력신호(ΦT)가 Vcc레벨이 된 것을 받아서, Vcc-VT레벨까지 상승한다.
그리고 노드(Nl)가 Vcc 레벨로부터 GND 레벨이 되면, 트랜지스터(5)는 오프 상태로 되고, 노드(N2)가 GND 레벨로부터 Vcc 레벨로 변화하면, MOS 용량(6)에 의해서 부트스트랩 노드(N3)의 전압 레벨이 부트되어 Vcc+VT이상까지 또한 상승한다.
출력신호(OUT)에 관하여는 제2 입력신호(ΦN)가 GND 레벨이 된 것을 받아서, 트랜지스터(7)가 오프 상태가 되어, 부트스트랩 노드(N3)가 GND 레벨로부터 Vcc-VT레벨까지 상승하는 과정에 있어서 VT를 초과한 시점에서 트랜지스터(8)가 온상태로 되기 때문에, 전압 레벨은 상승하기 시작하여, 부트스트랩 노드(N3)가 부트에 의해 Vcc+VT이상까지 상승하면, 최종적으로는 Vcc 레벨까지 상승하여, 하이 레벨 출력이 된다.
그런데, 다음에 하이 레벨 출력 중에 어떠한 원인에 의해, 부트스트랩 노드(N3)의 전압이 또한 △V만큼 상승하였을 때를 고려한다. 이 때, 출력신호(OUT)는 기생용량(7)에 의해 부트되고, 또한 △V만큼 상승하여, Vcc+△V로 된다.
통상, 반도체 장치의 출력신호는 다른 반도체 장치의 입력 신호로 되어 있기 때문에, 출력신호가 필요 이상으로 상승하는 것을 방지하지 않으면 안되지만, 출력신호(OUT)의 전압 레벨은 한 번 Vcc+△V 레벨까지 상승하면, 트랜지스터(9)가 온상태가 되어, 전하의 방출을 행하지 않는 한, 방전하는 패스가 존재하지 않는다.
제3도에 도시된 종래의 부트스트랩 회로로 구성되는 출력회로를 갖는 반도체 장치는 출력신호가 한번 어느 전압 레벨까지 상승하면, 입력신호가 변화되어 전하의 방출을 행하지 않는 한, 방전하는 패스가 존재하지 않기 때문때, 하이 레벨 출력중에 어떠한 원인으로 부트가 걸리고, 출력 레벨을 또한 상승시킨 경우에 다음에 접속되어 있는 다른 반도체 장치의 입력신호가 필요 이상으로 높은 전압 레벨이 되어, 회로의 오동작 등을 야기하게 되는 문제가 있다.
제1도는 본 발명의 일 실시예를 도시한 회로도.
제2도는 제1도에 도시된 회로의 각부에서의 신호 파형도.
제3도는 종래 예를 도시한 회로도.
제4도는 제7도에 도시된 종래 회로의 각부에서의 신호 파형도.
* 도면의 주요부분에 대한 부호의 설명
1, 2 : 입력단자 3 : 홀수단의 지연회로
4 : 인버터 5, 8, 9, 11 내지 14 : N형 MOS 트랜지스터
6 : MOS 커패시터 7 : 기생용량
10 : 출력단자 ΦT, ΦN: 입력신호
N1내지 N7: 노드 N3: 부트스트랩 노드
A : n개의 N형 MOS 트랜지스터군
OUT : 출력신호
본 발명의 목적은 부트된 출력 신호가 어느 허용 전압을 초과한 경우에 「허용 전압 레벨까지 내림으로써, 다음에 접속되어 있는 다른 반도체 장치의 회로의 오동작 등을 방지하는 반도체장치를 제공하는데 있다.
상기 목적을 달성하기 위해서, 본 발명에 따른 반도체 장치는 트랜지스터 및 용량으로 이루어진 부트스트랩 회로로 구성되는 출력회로를 갖는 반도체 장치에 있어서, 방전 패스를 가지며, 해당 방전 패스는 부트된 출력 신호를 방전하는 것이다.
또한 상기 방전 패스는 MOS 트랜지스터이고, 해당 MOS 트랜지스터는 제1 MOS 트랜지스터와 제2 MOS 트랜지스터와의 조합으로 이루어지고, 제1 MOS 트랜지스터는 소스를 접지 전압에, 드레인을 출력 신호선에 각각 접속한 MOS 트랜지스터 이고, 제2 MOS 트랜지스터는 n개의 직렬로 접속된 MOS 트랜지스터군으로 이루어지며, MOS 트랜지스터군 중, 최초의 MOS 트랜지스터는 게이트와 드레인을 상기 출력 신호선에 접속하고, 소스를 2개째의 MOS 트랜지스터의 게이트와 드레인에 접속하며, MOS 트랜지스터군의 n개째의 MOS 트랜지스터는 소스를 제1 MOS 트랜지스터의 게이트에 접속한 것이다.
하이 레벨 출력 중에 어떠한 원인으로 부트가 걸려서, 출력 레벨이 더욱 상승하여, 어느 허용 전압을 초과한 경우, 방전 패스에 의해 전하를 내보내어, 허용 전압 레벨까지 내림으로써, 다음에 접속되어 있는 다른 반도체 장치의 회로의 오동작 등을 방지한다.
다음에, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다. 제1도는 본 발명의 일 실시예를 도시한 회로도이다.
도면에 있어서, 본 발명의 일 실시예에 따른 반도체 장치는 트랜지스터 및 용량으로 이루어지는 부트스트랩회로로 구성되는 출력 회로를 갖는 반도체 장치를 대상으로 한 것으로서, 방전 패스를 갖고 있다. 방전 패스는 부트된 출력 신호를 방전하게 되어 있다.
또한 상기 방전 패스를 구체적으로 설명하면, 방전 패스는 MOS 트랜지스터이고, 해당 MOS 트랜지스터는 제1 MOS 트랜지스터와 제2 MOS 트랜지스터와의 조합으로 되어 있다.
제1 MOS 트랜지스터는 소스를 접지 전압에, 드레인을 출력 신호선에 각각 접속한 MOS 트랜지스터(14)로 이루어져 있다.
또한 제2 MOS 트랜지스터는 n개의 직렬로 접속된 MOS 트랜지스터(실시예에서는 N형 MOS 트랜지스터)(11 내지 14)의 군(A)으로 이루어지고, MOS 트랜지스터(11 내지 14)의 군(A)중, 최초의 MOS 트랜지스터(11)는 게이트와 드레인을 출력 신호선(17)에 접속하여, 소스를 2개째의 MOS 트랜지스터(12)의 게이트와 드레인에 접속하고, MOS 트랜지스터(11 내지 14)의 군(A)의 n개째의 MOS 트랜지스터(13)는 소스를 제1 MOS 트랜지스터(14)의 게이트데 접속한 것이다. 여기에서 N4내지 N7은 노드를 나타낸다. 또한, 그 밖의 구성에 관하여는 제3도의 종래의 회로도와 마찬가지로 되어 있다.
이와 같이 구성된 본 발명의 일 실시예에 따른 반도체 장치에 관하여, 제2도에 도시된 각부의 신호 파형도를 참조하여, 그 동작을 설명한다.
또, 제1 입력신호(ΦT)가 GND 레벨, 제2 입력신호(ΦN)가 Vcc 레벨일 때는 제4도와 마찬가지이다.
노드(N1)는 Vcc 레벨, 노드(N2)는 GND 레벨, 부트스트랩 노드(N3)는 GND 레벨, 그리고 출력신호(OUT)는 GND 레벨로 되어 있고, 또한, 노드(N4내지 N6)는 출력신호(OUT)가 GND 레벨이기 때문에, 트랜지스터(11 내지 14)가 오프 상태로 모두 GND 레벨로 되어 있는 것을 한다.
다음에 제1 입력신호(ΦT)가 Vcc 레벨, 제2 입력신호(ΦT)가 GND 레벨이 되면, 노드(N1)는 지연이 되어 GND 레벨로 되지만, 노드(N1) 즉, 트랜지스터(5)의 게이트 전압이 GND 레벨이 되기 전은 트랜지스터(5)는 온 상태에 있고, MOS 트랜지스터의 임계값 전압을 VT로 하면, 부트스트랩 노드(N3)는 제1 입력신호(ΦT)가 Vcc 레벨이 되는 것을 받아서, Vcc-VT레벨까지 상승한다.
그리고 노드(N1)가 Vcc 레벨로부터 GND 레벨이 되면 트랜지스터(5)는 오프 상태로 되고, 노드(N2)가 GND 레벨로부터 Vcc 레벨로 변화하면, MOS 용량(6)에 의해서 부트스트랩 노드(N3)의 전압 레벨이 부트되어 Vcc+VT이상까지 또한 상승한다.
출력신호(OUT)에 관하여는 제2 입력신호(ΦT)가 GND 레벨이 된 것을 받아서 트랜지스터(7)가 오프 상태로 되어, 부트스트랩 노드(N3)가 GND 레벨로부터 Vcc-VT레벨까지 상승하는 과정에서 VT를 초과한 시점에서 트랜지스터(8)가 온 상태로 되기 때문에 전압 레벨은 상승하기 시작하고, 부트스트랩 노드(N3)가 부트에 의해 Vcc+VT이상까지 상승하면, 최종적으로는 Vcc 레벨까지 상승하여, 하이 레벨 출력이 된다. 노드(N4)는 출력신호(OUT)가 VT를 초과한 시점에서 트랜지스터(11)가 온 상태로 되면, 전압 레벨이 상승하기 시작하여, 최종적으로는 출력신호(OUT)가 Vcc 레벨이 되었을 때, Vcc-VT레벨이 된다. 노드(N5)는 노드(N4)가 VT를 초과한 시점에서 트랜지스터(12)가 온 상태로 되면 가압 레벨이 상승하기 시작하여, 최종적으로는 노드(N4)가 Vcc-VT레벨이 되었을 때 Vcc-2VT레벨이 된다. 그리고 노드(N7)는 노드(N6)가 VT를 초과한 시점에서 트랜지스터(13)가 온 상태가 되면 전압 레벨이 상승하기 시작하여, 최종적으로는 Vcc-nVT레벨이 되지만, 이 Vcc-nVT레벨은 VT레벨을 넘지 않도록 설정하기 때문에, 트랜지스터(14)는 오프 상태로 있다.
그런데, 다음에 하이 레벨 출력 중에 어떠한 원인에 의해, 부트스트랩 노드(N3)의 전압이 또한 △V만큼 상승한 경우를 고려할 수 있다. 이 때, 출력신호(OUT)는 기생용량(7)에 의해 부트되고, 또한 Vcc+△V까지 상승하려고 하지만, 이것에 따라 노드(N4내지 N7)의 전압 레벨도 상승해가고, 노드(N7)의 전압 레벨이(Vcc-nVT)+△V′=VT로 되었을 때, 트랜지스터(14)가 온 상태로 되고 출력신호(OUT)의 전하를 내보내어 방전한다.
따라서, 출력신호(OUT)의 전안레벨은 Vcc+△V까지 상승하지 않고 내려 가지만, 이것에 따라 노드(N4내지 N7)의 전압 레벨도 내려가고, 노드(N7)의 전압 레벨이재차(Vcc-nVT)+△V′=VT보다도 작게 되어 트랜지스터(14)가 오프 상태로 된다.
그리고, 트랜지스터(14)가 오프 상태로 되면, 출력신호(0UT)의 방전도 종료되고, 출력신호(OUT)의 전압 레벨은 방전이 시작된 시점의 전압 레벨로부터 방전된 분량의 Vα만큼 내려간 지점에서 안정하게 되지만, 이 전압 레벨은 Vcc+△V′ 미만으로 된다. 노드(N4)의 전압 레벨은(Vcc-VT)+△V′미만, 노드(N5)의 전압 레벨은 (Vcc=2VT)+△V′미만, 노드(N6)의 전압 레벨은(Vcc-nVT)+△V′미만, 즉 VT보다 작은 곳에서 안정되고, 트랜지스터(11 내지 13)는 온 상태, 트랜지스터(14)는 오프 상태가 되어, 통상의 하이 레벨 출력시와 같은 상태로 되돌아간다.
결과적으로 트랜지스터(14)에 원쇼트 신호를 입력하여, 부트에 의해 발생한 출력신호(OUT)가 여분의 전하를 내보내어, 방전함으로써, 출력신호(OUT)의 전압 레벨을 어느 허용 전압(Vcc+△V′) 미만으로 할 수 있다.
또, 허용 전압의 레벨에 의해서, 직렬로 접속된 MOS 트랜지스터의 개수라든지, 여기에 사용되는 MOS 트랜지스터에 대하여 통상의 것보다 VT가 낮은 저 VT의 MOS 트랜지스터를 사용하는 것으로서 최적의 구성으로 할 수 있다.
상술한 바와 같이 본 발명에 의하면, 부트된 출력신호를 방전하는 패스를 설치하였기 때문에, 출력 레벨이 어느 허용 전압을 초과한 경우에, 방전 패스에 의해 전하를 내보내어 허용 전압 레벨 이하까지 내림으로써, 다음에 접속되어 있는 다른 반도체 장치의 회로의 오류 동작을 방지할 수 있다.

Claims (2)

  1. 반도체 장치에 있어서, 상기 반도체 장치는, 출력 회로로 기능하는 부트스트랩 회로로서, 출력 라인에 접속되고 허용 가능한 출력 신호 전압 레벨 범위를 가진 상기 부트스트랩 회로와, 상기 출력 신호 라인과 저 전압 라인 사이에 접속되는 방전 제어 회로를 포함하고, 만약 상기 출력 신호 라인의 출력 신호 전알 레벨이 상기 허용 가능한 출력 신호 전압 레벨 범위 내라면, 상기 방전 제어 회로는 상기 출력 신호 라인과 상기 저 전압 라인 사이에 전기적 접속을 제공하지 않으며 만약 상기 출력 신호 라인의 상기 출력 신호 전압 레벨이 상기 허용 가능한 출력 신호 전압 레벨 범위를 초과한다면, 상기 방전 제어 회로는 상기 출력 신호 라인과 상기 저 전압 라인 사이에 전기적 접속을 제공하고, 상기 방전 제어 회로는 상기 출력 신호 라인과 상기 저 전압 라인 사이에 접속된 스위치 장치를 제어하며, 상기 스위치 장치는, 상기 출력 신호 라인의 상기 출력 신호 전압 레벨이 상기 허용 가능한 출력 신호 전압 레벨 범위를 초과할 때, 방전 통로를 형성하도록 턴 온(turn on)되고, 상기 스위치 장치는, 상기 출력 신호 라인과 상기 저 전압 라인 사이에 접속된 전계 효과 트랜지스터와, 상기 출력 신호 라인과 상기 전계 효과 트랜지스터의 게이트 전극 사이에 접속된 전압 제어 회로를 포함하는, 반도체 장치.
  2. 허용 가능한 출력 신호 전압 레벨 범위를 가진 부트스트랩 회로의 출력 신호 라인과 저 전압 라인 사이에 접속되는 방전 제어 회로에 있어서, 만약 상기 출력 신호 라인의 출력 신호 전압 레벨이 상기 허용 가능한 출력 신호 전압 레벨 범위 내라면, 상기 방전 제어 회로는 상기 출력 신호 라인과 상기 저 전압 라인 사이에 전기적 접속을 제공하지 않고, 만약 상기 출력 신호 라인의 상기 출력 신호 전압 레벨이 상기 허용 가능한 출력 신호 전압 레벨 범위를 초과한다면, 상기 방전 제어 회로는 상기 출력 신호라인과 상기 저 전압 라인 사이에 전기적 접속을 제공하며, 상기 방전 제어 회로는 상기 출력 신호 라인과 상기 저 전압 라인 사이에 접속된 스위치 장치를 제어하고, 상기 스위치 회로는 상기 출력 신호 라인의 상기 출력 신호 전압 레벨이 상기 허용 가능한 출력 신호 전압 레벨 범위를 초과할 때, 방전 통로를 형성하도록 턴 온(turn on)되며, 상기 스위치 회로는, 상기 출력 신호 라인과 상기 저 전압 라인 사이에 접속된 전계 효과 트랜지스터와, 상기 출력 신호 라인과 상기 전계 효과 트랜지스터의 게이트 전극 사이에 접속된 전압 제어 회로를 포함하는, 방전 제어 회로.
KR1019970040536A 1996-08-20 1997-08-20 반도체 장치 KR100255895B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP96-218797 1996-08-20
JP8218797A JP2988387B2 (ja) 1996-08-20 1996-08-20 半導体装置

Publications (2)

Publication Number Publication Date
KR19980018967A KR19980018967A (ko) 1998-06-05
KR100255895B1 true KR100255895B1 (ko) 2000-05-01

Family

ID=16725524

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970040536A KR100255895B1 (ko) 1996-08-20 1997-08-20 반도체 장치

Country Status (3)

Country Link
US (1) US5929686A (ko)
JP (1) JP2988387B2 (ko)
KR (1) KR100255895B1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6111450A (en) * 1998-07-15 2000-08-29 Lucent Technologies, Inc. Operating voltage adapting buffer
US6215349B1 (en) * 1999-01-05 2001-04-10 International Business Machines Corp. Capacitive coupled driver circuit
KR100449864B1 (ko) * 2002-07-18 2004-09-22 주식회사 하이닉스반도체 부스팅 회로
FR2856855A1 (fr) * 2003-06-27 2004-12-31 St Microelectronics Sa Dispositif de commande d'un commutateur commande en tension
JP5467454B2 (ja) * 2009-09-01 2014-04-09 Ｎｌｔテクノロジー株式会社 ブートストラップ回路及びレベルシフト回路並びにワード線駆動回路
US8928647B2 (en) 2011-03-04 2015-01-06 Sony Corporation Inverter circuit and display unit
JP5589903B2 (ja) * 2011-03-04 2014-09-17 ソニー株式会社 インバータ回路および表示装置
JP2013198125A (ja) * 2012-03-22 2013-09-30 Fujitsu Semiconductor Ltd 半導体装置
US9007090B2 (en) 2012-05-01 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Method of driving semiconductor device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07226093A (ja) * 1992-09-30 1995-08-22 Toshiba Corp 半導体集積回路装置
JPH07334993A (ja) * 1994-06-09 1995-12-22 Seiko Instr Inc Ｅｅｐｒｏｍ

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6089893A (ja) * 1983-10-21 1985-05-20 Mitsubishi Electric Corp 半導体装置
JPH06105871B2 (ja) * 1985-01-18 1994-12-21 沖電気工業株式会社 出力回路
JPS63279491A (ja) * 1987-05-12 1988-11-16 Mitsubishi Electric Corp 半導体ダイナミツクｒａｍ
KR910004736B1 (ko) * 1988-12-15 1991-07-10 삼성전자 주식회사 스테이틱 메모리장치의 전원전압 조절회로
JPH05102402A (ja) * 1991-10-08 1993-04-23 Nec Corp 半導体装置
JPH0677806A (ja) * 1992-08-26 1994-03-18 Mitsubishi Electric Corp 半導体記憶装置の出力回路
JP3420606B2 (ja) * 1993-03-15 2003-06-30 株式会社東芝 高電圧発生装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07226093A (ja) * 1992-09-30 1995-08-22 Toshiba Corp 半導体集積回路装置
JPH07334993A (ja) * 1994-06-09 1995-12-22 Seiko Instr Inc Ｅｅｐｒｏｍ

Also Published As

Publication number Publication date
KR19980018967A (ko) 1998-06-05
JPH1064277A (ja) 1998-03-06
JP2988387B2 (ja) 1999-12-13
US5929686A (en) 1999-07-27

Similar Documents

Publication Publication Date Title
KR910006471B1 (ko) 리세트 신호 발생회로
US5151614A (en) Circuit having charge compensation and an operation method of the same
KR940001251B1 (ko) 전압 제어회로
US4717840A (en) Voltage level sensing power-up reset circuit
US4779014A (en) BiCMOS logic circuit with additional drive to the pull-down bipolar output transistor
JP3756961B2 (ja) 半導体メモリ装置のチップ初期化信号発生回路
KR950003911B1 (ko) 기판 바이어스 발생장치
US6060948A (en) Protection circuit for controlling the gate voltage of a hv LDMOS transistor
KR960011964B1 (ko) 출력버퍼장치
JPH0965571A (ja) Ｌｄｍｏｓによるブートストラップ・キャパシタンスの充電
KR100206870B1 (ko) 정전 방전 및 래치 업 방지회로
KR100367312B1 (ko) 지연 회로
KR100255895B1 (ko) 반도체 장치
US5239211A (en) Output buffer circuit
JP2704459B2 (ja) 半導体集積回路装置
EP0035345B1 (en) A power-on reset circuit
KR0183489B1 (ko) 반도체 장치
US5555166A (en) Self-timing power-up circuit
US4468576A (en) Inverter circuit having transistors operable in a shallow saturation region for avoiding fluctuation of electrical characteristics
US5488326A (en) Data output circuit for semiconductor integrated circuit device which prevents current flow from the output to supply voltage
EP0068611A1 (en) Substrate-bias voltage generator
JPS61222318A (ja) パワ−オンリセツト回路
US20210351177A1 (en) Semiconductor device
EP0303257A1 (en) Reset signal generating circuit
EP0109004B1 (en) Low power clock generator

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070208

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee