KR0183489B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR0183489B1
KR0183489B1 KR1019960001891A KR19960001891A KR0183489B1 KR 0183489 B1 KR0183489 B1 KR 0183489B1 KR 1019960001891 A KR1019960001891 A KR 1019960001891A KR 19960001891 A KR19960001891 A KR 19960001891A KR 0183489 B1 KR0183489 B1 KR 0183489B1
Authority
KR
South Korea
Prior art keywords
power supply
supply voltage
voltage
circuit
value
Prior art date
Application number
KR1019960001891A
Other languages
English (en)
Other versions
KR960030249A (ko
Inventor
에이지 하세오
Original Assignee
가네꼬 히사시
닛본덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR960030249A publication Critical patent/KR960030249A/ko
Application granted granted Critical
Publication of KR0183489B1 publication Critical patent/KR0183489B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

[목적]
워드선의 전압을 전원 전압이 일정값 이하인 경우에 전원 전압 이하로 승압하며, 일정값을 넘은 경우에는 전원 전압을 출력함으로써 전원 전압이 높은 경우나 BT 테스트를 하는 경우에 워드선의 열화를 억제하여 신뢰성을 확보한다.
[구성]
전원 전압 검출 회로(101), 승압 회로(102), 및 전원 선택 회로(103)를 구비하고, 전원 전압 검출 회로(101)의 검출 신호(Φ1)에 의해 승압 회로(102)를 제어해서, 전원 전압값이 일정값을 넘는 경우에는 이 전원 전압값을 출력하며 전원 전압값이 일정값 이하인 경우에는 승압된 전압을 출력한다.

Description

반도체 장치
제1도는 본 발명에 따른 제1실시예의 반도체 장치의 블록도.
제2도는 본 발명에 따른 제1실시예의 반도체 장치의 전원 전압 검출 회로.
제1a도는 그 회로도.
제1b도는 그 전압 파형을 도시한 도면.
제3도는 본 발명에 따른 제1실시예의 반도체 장치의 승압 회로도.
제4도는 본 발명에 따른 제1실시예에의 반도체 장치의 전원 전압 검출 회로.
제4a도는 그 회로도.
제4b도는 그 전압 파형과 트랜지스터의 상태를 도시하는 도면.
제5도는 본 발명에 따른 제1실시예의 반도체 장치의 전원 전압 검출 회로.
제5a도는 그 회로도.
제5b도는 그 전압 파형과 트랜지스터의 상태를 도시하는 도면.
제6도는 종래의 반도체 장치의 블록도.
제7도는 종래의 반도체 장치의 전원 검출 회로도.
제8도는 종래의 워드선 승압 회로도.
* 도면의 주요부분에 대한 부호의 설명
1, 2, 3, 19, 20, 21 : 부하 소자
4, 5, 13, 14, 15, 16, 22, 23, 24, 29, 32 : P형 MOS 트랜지스터
6, 7, 8, 17, 18, 25, 26, 27, 30, 31, 33 : N형 MOS 트랜지스터
9, 11, 34, 36 : 구동 버퍼 10, 35 : 승압용 캐패시터
38, 39 : NAND 회로 42 : NOR 회로
28, 37 : 인버터 회로 12, 40, 41 : 지연 회로
[산업상 이용 분야]
본 발명은 반도체 장치, 특히 승압 제어 회로를 구비한 반도체 장치에 관한 것이다.
[종래 기술]
최근, 메모리의 동작 전압 범위는 통상 5.0V±10%인데, 저전압에 대응하는 메모리의 동작 전압 범위는 3.0V±10% 또는 3.3V±10%가 일반적으로 저전압 대응의 메모리에는 이 메모리의 워드선의 전압을 공급 전원 전압 이상으로 승압하는 승압 제어 회로가 탑재되어 있다.
그러나, 이 승압 제어 회로는 사용하는 전원 전압의 전 범위에서 워드선 전압을 승압하며, 메모리에 사용하는 반도체 MOS 트랜지스터의 게이트 산화막의 파괴 등 신뢰성의 문제가 있었다. 그래서, 예컨대 특개소 62-177787호 공보에 개시되어 있는 승압 제어 회로는 전원 전압의 변화를 검출하고 워드선을 승압하는 전압량을 변화시켜서 높은 전원 전압시에는 승압할 양을 적게 함으로써 과도 전압이 워드선에 인가되는 것을 억제하는 구성이다.
이러한 종래의 승압 제어 회로에 대해 도면을 참조해서 설명한다.
제6도를 참조하면, 전원 전압 검출 회로를 구비한 종래의 승압 제어 회로는 출력 신호(Φ4)를 출력하는 전원 전압 검출 회로(61), 승압 기동 신호(Φ3)를 받아 출력 전압(V2)을 출력하고 워드선 승압 회로(62) 및 워드선 선택 회로(63)의 각각으로 구성되며, 전원 전압 검출 회로(61)에 의해 전압 전압값을 검출하고 워드선 승압 회로(62)의 승압용 캐패시터(도시되지 않음)에 대한 충전 시간을 전원 전압 검출 신호로 제어하며, 전원 전압이 높은 경우에는 충전 시간을 짧게 하고 전원 전압이 통상 또는 그 이하인 경우에는 길게 취함으로써 동작 전압 범위의 광역화를 꾀해왔다.
다음에, 보다 상세하게 종래의 승압 제어 회로에 대해 설명한다.
제7도는 종래 사용되어 온 전원 전압 검출 회로(61)의 한 구성예이다.
제7도를 참조하면, 전원 전압 검출 회로(61)는 P 채널형 트랜지스터(29 및 32)와 N 채널형 트랜지스터(30, 31 및 33)의 각각으로 구성되며, 트랜지스터(29, 30, 31)에 의해 기준 전압(VREF)을 발생시키고 트랜지스터(32, 33)에 의해 비교 전압, 즉 출력 신호(Φ4)를 발생시킨다. 트랜지스터(29, 30 및 31)의 각각에 의해 발생되는 기준 전압(VREF)은 전원 전압을 비교할 때의 기준이 되며, 이 값은 트랜지스터(30, 31)의 문지방값 전압에 의해서만 결정되는 것으로 전원 전압에 의존하지 않는 값을 취한다. 트랜지스터(32, 33)는 트랜지스터(29, 30 및 31)의 각각에 의해 발생된 기준 전압(VREF)에 의해 제어되어 출력 신호(Φ4)를 발생한다. 전원 전압이 높은 경우에는 출력 신호(Φ4)가 고 레벨이 되고, 전원 전압이 통상 또는 그 이하인 경우에는 저 레벨이 된다.
제8도는 종래 사용되어 온 워드선 승압 회로(62)의 한 구성예이다.
제8도를 참조하면, 워드선 승압 회로(62)는 버퍼(34, 36), 승압용 캐패시터(35), 지연 회로(40, 41) 및 지연 선택 회로(43)로 구성되며, 버퍼(34)는 승압 기동 신호(Φ3)에 의해 제어되며, 지연 선택 회로(43)는 승압 기동 신호(Φ3) 및 전원 전압 검출 신호(Φ4)에 의해 제어되며, 지연 회로(40 또는 41)를 통해 전원 전압 검출 신호(Φ4)의 지연 신호(Φ5)를 발생한다. 버퍼(36)는 지연 신호(Φ5)에 의해 제어되며 충전후의 승압용 캐패시터(35)를 역단자 측으로부터 구동한다.
또한, 동작시의 승압 회로(62)에 대해 상세하게 설명하면, 승압 기동 신호(Φ3)가 활성화되고 버퍼(34)가 구동되면 승압용 캐패시터(35)에 대한 충전이 개시된다. 여기서, 값이 통상의 공급 전압값보다 높은 경우에는 전원 전압 검출 신호(Φ4)는 상술한 바와 같이 고 레벨에 있으며, 지연 선택 회로(43)는 지연 회로(4)를 선택하고 지연 회로(40)로부터 출력된 지연 신호(Φ5)는 NOR 회로(42)를 경유해 고 레벨에서 저 레벨로 변화해서 승압을 개시한다.
반면, 전원 전압값이 통상의 공급 전압값 또는 그 이하인 경우에는 전원 전압 검출 신호(Φ4)는 저 레벨에 있으며, 지연 선택 회로(43)는 지연 회로(40)보다도 지연량을 많게 한 지연 회로(41)를 선택하고 그 다음에는 전원 전압이 높은 경우와 같은 순서로 출력되는 지연 신호(Φ5)가 고 레벨에서 저 레벨로 변화해서 승압을 개시한다.
이와 같이, 전원 전압이 낮은 경우에 지연량이 많은 지연 회로(41)를 선택하여 승압용 캐패시터(35)의 충전 시간을 충분하게 함으로써 워드선의 전위를 충분히 승압하는 것이 가능해졌다. 또, 전원 전압이 높은 경우에는 지연량이 적은 경로를 선택해서 워드선의 충전량을 제한함으로써 워드선의 전위를 적게 승압하여 이 워드선의 전위를 비교적 낮은 레벨로 억제한다.
[발명이 해결하고자 하는 과제]
그러나, 상술한 종래 기술에서는 전원 전압을 승압할 때에 전원 전압값이 높은 경우와 통상 또는 그 이하인 경우로 나눠 승압용 캐패시터의 충전 시간을 변화시키고 있기 때문에, 전원 전압값이 충분히 높은 경우에도 워드선의 승압이 행해지고 이로 인해 워드선에 과도 전압이 인가되어 메모리에 사용되는 반도체 MOS 트랜지스터의 게이트 산화막 파괴가 발생하는 문제가 있었다.
[과제를 해결하기 위한 수단]
본 발명의 반도체 장치는, 전원 전압값이 소정의 기준값 이하인 때에는 검출 신호를 활성화하고 상기 소정의 기준값을 넘은 때에는 상기 검출 신호를 활성화하지 않는 전원 전압 검출 회로, 기동 신호를 받아 상기 전원 전압을 승압하는 승압회로, 및 상기 검출 신호가 활성화될 때는 상기 승압 회로의 출력 전압을 출력하고 상기 검출 신호가 활성화되지 않은 때는 상기 전원 전압을 출력하는 전압 선택회로로 구성되는 승압 제어 회로를 구비한 구성이다.
또한, 본 발명에 따른 반도체 장치의 상기 승압 제어 회로는 스태틱 RAM의 워드선을 승압하는 구성으로 할 수도 있다.
또한, 본 발명의 반도체 장치는 상기 전원 전압 검출 회로의 기준값이 상기 전원 전압값이 저전압에서 고전압으로 변화하는 경우 및 고전압에서 저전압으로 변화하는 경우에 각각 상이한 값으로 설정되는 구성으로 할 수도 있다.
[실시예]
다음에, 본 발명에 대해 도면을 참조해서 설명한다.
제1도는 본 발명에 따른 제1 실시예의 반도체 장치의 블록도이다.
제1도를 참조하면, 이 실시예의 반도체 장치의 승압 제어 회로는 검출 신호(Φ4)를 출력하는 전원 전압 검출 회로(101), 기동 신호(Φ3)를 받아 승압 전압(VBST1)을 출력하는 승압 회로(102) 및 출력 전압(VBST2)을 출력하는 전압 선택 회로로 구성된다.
본 발명에 따른 제1 실시예의 반도체 장치의 승압 제어 회로는 전원 전압 검출 회로(101)에 의해 전원 전압(VCC)이 일정값 이하인 때만 검출 신호(Φ1)를 활성화하므로써 검출 신호(Φ1)에 의해 전압 선택 회로(103)가 승압 회로(102)의 출력 전압(VBST2)인 승압된 전압을 선택 출력한다. 반면, 전원 전압(VCC)이 일정값을 넘은 경우에는 검출 신호(Φ1)를 비활성화해서 전압 선택 회로(103)가 전원 전압(VCC)을 출력한다.
더욱이, 제2a도를 참조하면, 본 실시예의 전원 전압 검출 회로(101)는 부하 소자(1, 2 및 3)와 P 채널형 트랜지스터(4 및 5), N 채널형 트랜지스터(6, 7 및 8)로 구성된다.
N 채널형 트랜지스터(6, 7 및 8) 각각의 문지방값 전압을 Vtn, 부하 소자(1, 2) 및 트랜지스터(6)의 게이트의 접속점을 N1, 부하 소자(3)와 트랜지스터(8)의 드레인과 트랜지스터(7)의 게이트의 접속점을 N2, 트랜지스터(4)의 게이트와 드레인 및 N 채널형 트랜지스터(6)의 드레인의 접속점을 N3로 한다. 부하 소자(1 및 2)는 전원 전압(VCC)을 검출하는 규정값을 그 저항 분배비로 정하는 역할을 한다.
제2b도는 전원 전압(VCC)에 대한 접속점(N1, N2)의 전압 변화를 나타낸 도면이다. 전원 전압(VCC)에 대한 접속점(N1)의 전압을 직선(VN1)으로 하고 접속점(N2)의 전압을 직선(VN2)으로 하며 이 2개의 직선이 교차하는 곳의 전원 전압(VCC)이 기준 전압(V0)이 된다. 접속점(N2)의 전압은 전원 전압(VCC)이 문지방값(Vtn)을 넘을 때까지 서서히 증가하지만, 그 후는 문지방값(Vtn) 근처의 전압에서 일정값을 유지한다.
전원 전압(VCC)이 기준 전압(V0) 이하인 경우에는 접속점(N1)의 전압은 문지방값(Vtn)보다도 낮은 값으로서 N 채널형 트랜지스터(6)는 오프되어 있다. 이때, 접속점(N3)은 고 레벨에 있으므로 P 채널형 트랜지스터(4 및 5)는 오프되어 있으며 검출 신호(Φ1)에는 저 레벨이 출력되어 있다.
반면, 전원 전압이 기준 전압(V0)보다도 높은 경우에는 N 채널형 트랜지스터(6)는 온되어 있으며 접속점(N3)의 전압이 내려가서 P 채널형 트랜지스터(4, 5)는 온되어 있다. 이 때의 검출 신호(Φ1)의 전압은 P 채널형 트랜지스터(5)와 N 채널형 트랜지스터(7)의 온 저항 분배비에 의해 결정되는데, N 채널형 트랜지스터(7)의 온 저항값을 P 채널형 트랜지스터(5)의 온 저항값보다도 크게 설정해 둠으로써 검출 신호(Φ1)는 고 레벨을 출력한다.
제3도는 본 발명에 따른 제1 실시예의 반도체 장치의 승압 회로(102)의 회로 구성도이다.
제3도를 참조하면, 이 승압 회로(102)는 버퍼(9, 11), 승압용 캐패시터(10) 및 지연 회로(12)로 구성된다. 버퍼(9)는 기동 신호(Φ3)에 의해 제어되며 기동 신호(Φ3)가 활성화하면 버퍼(9)가 구동된다. 이 때, 기동 신호(Φ3)를 받은 지연 회로(12)는 지연 신호를 출력하여 버퍼(11)를 기동하고, 승압용 캐패시터(10)를 충전하며, 그 결과 승압된 전압(VBST1)이 출력된다.
제4a도는 본 발명에 따른 제1 실시예의 반도체 장치의 전압 선택 회로를 도시하는 회로 구성도이다.
제4a도를 참조하면, 이 전압 선택 회로(103)는 P 채널형 트랜지스터(13, 14, 15 및 16)와 N 채널형 트랜지스터(17, 18)로 구성되며, 승압 회로(102)에 의해 승압된 전압(VBST1) 또는 전원 전압(VCC)의 어느 한 쪽을 검출 신호(Φ1)로 선택하여 전압 선택 회로(101)의 출력 전압(VBST1)을 출력한다.
제4b도는 전원 전압(VCC), 검출 신호(Φ1), 절점(N4, N5) 및 출력 전압(VBST2) 각각의 전압 파형도이며, 또 전원 전압이 일정값 이하인 경우와 일정값을 넘은 경우에 P 채널형 트랜지스터(13, 14, 15 및 16) 각각의 온/오프 상태를 도시한다.
이 전압 선택 회로(103)는 검출 신호(Φ1)가 시각(t0)에 저 레벨에서 고 레벨로 변화하면 N 채널형 트랜지스터(18)가 온이 되고, P 채널형 트랜지스터(13, 16)가 온이 되면 출력 전압(VBST2)은 전원 전압(VCC)이 된다.
반면, 전원 전압 검출 회로(101)의 검출 신호(Φ1)가 시각(t1)에 고 레벨에서 저 레벨로 변화하면 N 채널형 트랜지스터(18)가 오프되고 P 채널형 트랜지스터(14, 15) 각각이 오프된다. 이때, 전압 선택 회로(103)의 출력 전압(VBST2)은 승압된 전압(VBST1)을 출력한다.
결국, 전원 전압(VCC)이 일정값 이하인 때에는 전압 선택 회로(103)는 승압된 전압(VBST1)을 출력하며, 또 전원 전압(VCC)이 일정값을 넘은 경우에는 전원 전압값을 출력한다.
예를 들면, 본 발명을 스태틱 RAM의 워드선의 승압 회로로서 이용한 경우에는 전원 전압 검출 회로(101)에서 전원 전압(VCC)의 기준값을 5.0V±10%와 저전압인 3.0V±10% 사이의 전압으로 설정한다. 보다 구체적으로는 이 기준값을 대략 3.5V로 한 경우, 전원 전압(VCC)이 대략 3.5V 또는 그 이하인 경우에는 워드선에 승압된 전압을 출력하며 대략 3.5V를 넘은 경우에는 전원 전압을 출력함으로써 저전압 동작시의 여유폭을 확보하며, 또 워드선에 과도 전압이 걸리는 것을 방지해서 신뢰성 측면에 문제 발생을 억제할 수 있다.
다음에, 본 발명의 제2 실시예에 대해 설명한다.
제1도에 도시하는 제1 실시예의 반도체 장치에서는 전원 전압의 기준 전압 검출값은 기준 전압(V0)이며, 전원 전압이 기준 전압(V0)보다 낮은 전압에서 높은 전압으로 변화한 경우와 역으로 높은 전압에서 낮은 전압으로 변화하는 경우에 전원 전압이 기준 전압(V0)의 값을 취한 경우에 전압 선택 회로(103)의 출력(VBST2)이 불안정한 값이 되어 이 회로를 메모리 셀 워드선의 승압 회로로서 이용하는 경우에 문제가 된다.
상술한 문제점을 개량한 본 발명에 따른 제2 실시예의 반도체 장치는 제1 실시예의 반도체 장치의 전원 전압 검출 회로(101) 대신에 제5a도에 도시하는 전원 전압 검출 회로(51)를 사용한 것 이외에는 제1 실시예의 반도체 장치와 동일한 구성이다.
이러한 제2 실시예의 반도체 장치의 전원 전압 검출 회로(51)는 기준 전압을 결정하는 역할을 하는 저항(19)과 병렬로 검출 신호(Φ2)로 제어되는 P 채널형 트랜지스터(22)를 접속한 것이다.
제5b도는 이 제2 실시예에 따른 전원 전압 검출 회로(51)의 전원 전압과 검출 신호(Φ2) 및 출력 전압(VBST2)의 전압 파형도로서 제1 기준 전압(V0)은 상술한 값과 동일하지만, 제2 기준 전압(V1)은 트랜지스터(22)의 특성 함수로서 결정되며 제1 기준 전압(V0)보다도 낮은 전압이다. 이 파형도로부터 알 수 있는 바와 같이 출력(VBST2)은 전원 전압이 낮은 전압에서 높은 전압으로 변화하는 경우와 높은 전압에서 낮은 전압으로 변화하는 경우에 기준 전압이 변하여 상술한 바와 같이 문제 발생을 억제할 수 있다.
[발명의 효과]
본 발명은 상술한 바와 같이 전원 전압을 검출하고 이 검출 신호에 의해 제어되는 전원 선택 회로를 통해 전원 전압이 일정값 이하인 경우에만 승압된 전압을 출력시키며 일정값을 넘은 경우에는 전원 전압을 출력시킬 수 있어서, 본 발명을 메모리 셀의 워드선 승압 회로로서 사용한 경우에는 전원 전압이 높은 경우에는 전원 전압을 출력할 수 있으므로 워드선의 열화를 억제하는 효과를 갖는다. 또 본 발명은 전원 전압 검출 회로의 기준값을 대략 3.5V로 제한하지 않고 더 광범위하게 응용할 수 있음은 말할 것도 없다.
상술한 종래 기술은 전원 전압이 충분할 때만 승압량을 제한하는 것이므로 어떠한 전원 전압에서도 승압이 이루어진다. 이 때문에, 각 부의 전위는 소자의 불균일에 좌우되며 외부로부터 제어할 수 없다. 따라서, 필요 이상의 전압을 소자에 인가해서 소자에 손상을 입히는 등 신뢰성에 문제가 있다.
이것은 소자에 손상을 줄 정도의 전압이 인가되는 상황에 대한 고려가 되어 있지 않다.
이에 대해, 기준 전압 이상의 전원 전압이 인가된 때에는 전원 전압을 인가하기 위해 소자에 가하는 전압의 상한을 외부로부터 제어할 수 있어서 소자에 손상을 입히는 것을 방지할 수 있으며 신뢰성을 향상시킬 수 있다.

Claims (5)

  1. 전원 전압값이 소정의 기준값 이하인 경우에 검출 신호를 활성화하며 상기 소정의 기준값을 넘은 경우에 상기 검출 신호를 활성화하지 않는 전원 전압 검출회로, 기동 신호를 받아 상기 전원 전압을 승압하는 승압 회로, 및 상기 검출 신호가 활성화된 경우에는 상기 승압 회로의 출력 전압을 출력하며 상기 검출 신호가 활성화되지 않는 경우에는 상기 전원 전압을 출력하는 전압 선택 회로로 이루어지는 승압 제어 회로를 구비한 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 승압 제어 회로는 스태틱 RAM의 워드선을 승압하는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 전원 전압 검출 회로의 기준값은 상기 전원 전압값이 저전압으로부터 고전압으로 변화하는 경우 및 고전압으로부터 저전압으로 변화하는 경우 각각에 상이한 값으로 설정되는 것을 특징으로 하는 반도체 장치.
  4. 전원 전압을 승압해서 적어도 내부 회로의 일부로 공급하는 승압 회로를 구비한 반도체 장치에 있어서, 전원 전압이 소정의 기준값 이상인 경우에는 승압된 전압을 대신하여 전원 전압을 상기 내부 회로로 공급하는 것을 특징으로 하는 반도체 장치.
  5. 워드선의 구동 전원으로서 전원 전압을 승압해서 사용하는 반도체 기억 회로에 있어서, 전원 전압이 소정의 기준값 이상인 경우에는 워드선을 전원 전압으로 구동하는 것을 특징으로 하는 반도체 기억 회로.
KR1019960001891A 1995-01-30 1996-01-29 반도체 장치 KR0183489B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP7013156A JPH08203281A (ja) 1995-01-30 1995-01-30 半導体装置
JP95-013156 1995-01-30

Publications (2)

Publication Number Publication Date
KR960030249A KR960030249A (ko) 1996-08-17
KR0183489B1 true KR0183489B1 (ko) 1999-04-15

Family

ID=11825314

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960001891A KR0183489B1 (ko) 1995-01-30 1996-01-29 반도체 장치

Country Status (3)

Country Link
US (1) US5663926A (ko)
JP (1) JPH08203281A (ko)
KR (1) KR0183489B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100440346B1 (ko) * 2000-07-06 2004-07-15 엘피다 메모리 가부시키가이샤 반도체 메모리 장치 및 제어 방법

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW404063B (en) * 1997-02-27 2000-09-01 Toshiba Corp Semiconductor integrated circuit apparatus and semiconductor memory apparatus
JP3621542B2 (ja) * 1997-02-27 2005-02-16 株式会社東芝 半導体集積回路
WO1999027537A1 (en) * 1997-11-21 1999-06-03 Macronix International Co., Ltd. On chip voltage generation for low power integrated circuits
US6002630A (en) * 1997-11-21 1999-12-14 Macronix International Co., Ltd. On chip voltage generation for low power integrated circuits
US6255900B1 (en) 1998-11-18 2001-07-03 Macronix International Co., Ltd. Rapid on chip voltage generation for low power integrated circuits
US7948272B2 (en) 2003-11-27 2011-05-24 Samsung Electronics Co., Ltd. Input buffer for detecting an input signal
KR100884607B1 (ko) * 2007-09-03 2009-02-19 주식회사 하이닉스반도체 내부 전압 생성 회로를 구비하는 반도체 메모리 장치 및 그의 동작 방법
JP2010129135A (ja) * 2008-11-28 2010-06-10 Renesas Technology Corp 半導体装置
EP2272658A3 (en) 2009-07-06 2011-05-25 Huhtamäki Oyj Process for the production of a container
KR20110024936A (ko) * 2009-09-03 2011-03-09 삼성전자주식회사 광범위 전원용 승압 회로, 그것을 포함하는 전자 장치 및 전압 승압 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62177787A (ja) * 1986-01-30 1987-08-04 Seiko Epson Corp 半導体記憶装置
JPS63150566A (ja) * 1986-12-15 1988-06-23 株式会社日立製作所 膨張弁
US5103113A (en) * 1990-06-13 1992-04-07 Texas Instruments Incorporated Driving circuit for providing a voltage boasted over the power supply voltage source as a driving signal
JP2748733B2 (ja) * 1991-08-26 1998-05-13 日本電気株式会社 半導体メモリ
JPH0554650A (ja) * 1991-08-26 1993-03-05 Nec Corp 半導体集積回路
JP3096545B2 (ja) * 1992-11-12 2000-10-10 松下電器産業株式会社 レベル検知回路及びこれを使用した昇圧電源発生回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100440346B1 (ko) * 2000-07-06 2004-07-15 엘피다 메모리 가부시키가이샤 반도체 메모리 장치 및 제어 방법

Also Published As

Publication number Publication date
JPH08203281A (ja) 1996-08-09
US5663926A (en) 1997-09-02
KR960030249A (ko) 1996-08-17

Similar Documents

Publication Publication Date Title
KR930004177B1 (ko) 반도체 기억장치
US5514994A (en) Bootstrap circuit
US6605963B2 (en) Semiconductor integrated circuit and method of switching source potential of transistor in semiconductor integrated circuit
KR940008091A (ko) 개량된 소프트 에러 저항을 갖는 모스 에스램(mos sram), 고전위 전원 전압강하 검출회로, 상보 신호 천이 검출회로 및 개량된 내부신호 시간마진을 갖는 반도체 장치
KR0183489B1 (ko) 반도체 장치
US6266276B1 (en) Non-volatile semiconductor memory device and internal operation method for said non-volatile semiconductor memory device
JP2005354586A (ja) プリドライバ回路
JP2704459B2 (ja) 半導体集積回路装置
EP0713167A1 (en) A voltage level converter
JP2009296407A (ja) レベルシフト回路
US20060103452A1 (en) Internal voltage generator for semiconductor device
JPH03250494A (ja) 半導体記憶装置
US6191624B1 (en) Voltage comparator
US5953279A (en) Fuse option circuit for memory device
US5488326A (en) Data output circuit for semiconductor integrated circuit device which prevents current flow from the output to supply voltage
JP6406947B2 (ja) 集積回路装置、表示パネルドライバ、表示装置、及び昇圧方法
KR20140107086A (ko) 워드라인 드라이버 및 그 관련 방법
US6512698B2 (en) Semiconductor device
US7102423B2 (en) Voltage boosting circuit and method of generating boosting voltage, capable of alleviating effects of high voltage stress
KR100199435B1 (ko) 승압전압 공급회로
US5530672A (en) Integrated circuit for operation with plural supply voltages
KR100308197B1 (ko) 반도체 장치의 전압 부스팅 회로
KR950000533B1 (ko) 데이타 출력버퍼
EP0647944A2 (en) Output circuit for multibit-outputting memory circuit
JPS61292412A (ja) 出力回路

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20081202

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee