JP2003209461A - オシレータ回路、該オシレータ回路を備えた半導体装置、及び該オシレータ回路を備えた半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 作動・停止の制御が可能なオシレータ回路の
発振開始時における発振周波数の不安定期間に発振動作
を停止又は発振信号の出力をさせないことにより、安定
した周波数を得ることが可能なオシレータ回路を提供す
ること 【解決手段】 発振許可信号（ＥＮ）により発振部５は
発振動作可能状態となり、制御部４は動作を開始する。
動作を開始した制御部４は発振周波数制御信号（ＶＲ）
を所定発振周波数に対応する信号値にまで変化させ、発
振部５における発振周波数が設定される。また、検出部
１に入力されて所定の信号値と比較され所定信号値に達
したことを検出した後に出力される検出信号（ＭＯＮ）
により、発振部５は発振信号を出力する。これにより、
発振周波数制御信号（ＶＲ）の過渡状態を検出すること
ができ、過渡的な発振周波数制御信号（ＶＲ）による不
安定な発振信号が出力されてしまうことはない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、作動・停止の制御
が可能なオシレータ回路、オシレータ回路を備えた半導
体装置、及び半導体記憶装置に関するものであり、特
に、発振開始時における安定動作に関するものである。

【０００２】

【従来の技術】近年の電子機器における高機能化の進展
に伴い、半導体装置や半導体記憶装置においては、高度な
制御が要求されるに及んでいる。特に、回路の高機能化
と相まって消費電流の低減が強く求められている。これ
は単に携帯機器において必要とされるのみではなく、昨
今の環境問題の高まりに起因する省エネルギー化の傾向
とも絡んで今後の製品において必須の技術となりつつあ
る。

【０００３】この要求を満たすため、回路動作に必要な
バイアス電流は極限まで低減されている。また、不必要な
回路動作は停止する制御が行なわれるに至っている。オ
シレータ回路の発振動作もこれらの対象となっており、
発振動作に必要なバイアス電流を極限まで低減した回路
構成が提案されると共に、限定された回路動作のみが行
なわれるスタンバイ時において、オシレータ回路の発振
動作を止めるか、又は発振周波数を低減する制御が行な
われている。更に発振動作を止める場合に、バイアス回
路の電流経路も遮断する方策が採られている。

【０００４】図１３に示す半導体装置１０００では、自
己の電源電圧より高い電圧で動作する外部とのインター
フェースをとる場合やメモリセルにアクセスする場合
に、電源電圧よりも高い昇圧電圧が必要とされたり、Ｍ
ＯＳトランジスタのバックゲートバイアス用として負電
圧が必要とされる場合がある。そのため、昇圧／負電源
回路２００を備えている。一般的に、半導体装置１００
０において、電源電圧よりも高電圧の昇圧電圧や逆極性
の負電圧をデバイス内部で生成するためには、チャージ
ポンプ方式等でキャパシタへの電荷の供給を行なうか、
又はキャパシタからの電荷の引き抜きを行なうことが必
要である。そのため、昇圧／負電源回路２００にはオシ
レータ回路１００、１００から発振信号が入力されてい
る。

【０００５】ここで、図１３において、オシレータ回路
１００、１００が２セット備えられているのは、半導体
装置１０００における動作状態に応じた発振信号を昇圧
／負電源回路２００に供給するためである。一方のオシ
レータ回路１００は活性化信号ＡＣＴがイネーブル端子
に入力される。他方のオシレータ回路１００は活性化信
号ＡＣＴから反転されたスタンバイ信号ＳＢＹがイネー
ブル端子に入力される。

【０００６】活性化信号ＡＣＴが活性化されている場合
には、内部回路４００が動作状態にあるので、昇圧／負
電源回路２００は充分な電源供給能力を有することが必
要である。従って、活性化信号ＡＣＴで活性化するオシ
レータ回路１００は、昇圧／負電源回路２００からの充
分な電源供給能力を確保するため、高周波数の発振周波
数で発振信号を出力する必要がある。この時、スタンバ
イ信号ＳＢＹで活性化するオシレータ回路１００は休止
状態にある。

【０００７】また、スタンバイ信号ＳＢＹが活性化され
ている場合には、内部回路４００がスタンバイ状態にあ
る。この場合には、半導体装置１０００での消費電流を
必要最小限に低減する必要がある。そこで、昇圧／負電
源回路２００からは、内部回路４００におけるバイアス
状態を維持するために最低限必要な電源が供給されてい
ればよい。従って、スタンバイ信号ＳＢＹで活性化する
オシレータ回路１００は、活性化状態の場合に比して低
周波数で動作すればよい。この時、活性化信号ＡＣＴで
活性化するオシレータ回路１００は休止状態にある。

【０００８】図１４に示す半導体記憶装置２０００にお
いても、半導体装置１０００（図１３）と同様に、内部
回路４１０に昇圧電圧や負電圧を供給するための昇圧／
負電源回路２００が必要とされる場合があり、活性化時
に高い周波数で発振動作するオシレータ回路１００と、
スタンバイ時に低い周波数で発振動作するオシレータ回
路１００とを切り換えて使用する。更に、半導体記憶装
置２０００においては、メモリセル５００の蓄積電荷を
リフレッシュするリフレシュ制御回路３００を備えてい
る。そして、リフレッシュ動作を周期的に行なうために
オシレータ回路１００でリフレッシュ周期を計時してい
る。半導体記憶装置２０００では、このオシレータ回路
１００は、活性化信号ＡＣＴが活性化されている状態で
動作する構成である。携帯機器等において活性化状態に
おいてのみデータの保持動作が必要な動作仕様では、ス
タンバイ状態でオシレータ回路１００を休止させリフレ
ッシュ動作を止めることにより、スタンバイ時の消費電
流を極限まで低減することができる。

【０００９】半導体装置１０００（図１３）や、半導体
記憶装置２０００（図１４）に使用されるオシレータ回
路１００の回路ブロック図を図１５に示す。図１５のオ
シレータ回路１００では、発振部５のほか制御部４を備
えており、制御部４からの発振周波数制御信号ＶＲによ
り発振部５の発振周波数を所定周波数に制御している。
また、制御部４と発振部５とはイネーブル信号ＥＮで制
御されており、イネーブル信号に応じて作動・停止が行
なわれる。イネーブル信号ＥＮの制御により不要な発振
動作を停止して消費電流の低減を図る構成である。ま
た、必要最小限の消費電流で所定周波数の発振動作を得
るために発振部５へのバイアスを制御部４により設定し
ており、休止時にはバイアス回路自体の消費電流をも低
減するために、発振部５とは別構成となっている。

【００１０】図１６は、従来技術における第１具体例の
オシレータ回路である。制御部４３は、イネーブル信号
ＥＮで制御されるスイッチ素子Ｓ１００が電源電圧ＶＤ
Ｄに接続されており、ＰＭＯＳトランジスタＴＰ１００
のソース端子に接続されている。ＰＭＯＳトランジスタ
ＴＰ１００のゲート端子とドレイン端子とは接続されて
おり、発振周波数制御信号ＶＲを出力する。また、抵抗素
子Ｒ１００を介して接地電圧ＶＳＳに接続されている。
発振周波数制御信号ＶＲは、スイッチ素子Ｓ１００、Ｐ
ＭＯＳトランジスタＴＰ１００、及び抵抗素子Ｒ１００
を介して形成される電流経路に流れるバイアス電流によ
り生成される。ここで、バイアス電流は低消費電流動作
の要請から限定された小電流値に設定されることが一般
的である。例えば、抵抗素子Ｒ１０の抵抗値を１ＭΩに
設定すれば、数マイクロアンペア程度に設定される。

【００１１】また、発振部５４は、奇数段（図１６で
は、３段を例示）のインバータ素子ＩＮＶ１００乃至Ｉ
ＮＶ１０２がループ状に接続されてリングオシレータを
構成している。各インバータ素子ＩＮＶ１００乃至ＩＮ
Ｖ１０２の電源端子は、ＰＭＯＳトランジスタＴＰ１０
１を介して電源電圧ＶＤＤに接続されている。ＰＭＯＳ
トランジスタＴＰ１０１のゲート端子は発振周波数制御
信号ＶＲで制御される。そして、インバータ素子ＩＮＶ
１０２から、イネーブル信号ＥＮで制御されるスイッチ
素子Ｓ１０１を介して発振信号ＯＳＣが出力される。

【００１２】図１７は、従来技術における第２具体例の
オシレータ回路である。第１具体例の発振部５４に代え
て発振部５３が備えられている。発振部５３は、インバ
ータ素子ＩＮＶ１０２に代えてノア素子ＮＯＲ１００が
備えられており、ノア素子ＮＯＲ１００の他方の入力端
子にはイネーブル信号ＥＮが入力される。

【００１３】第１及び第２具体例では、イネーブル信号
ＥＮがロー論理レベルの状態で活性化される。スイッチ
素子Ｓ１００が導通することにより制御部４３に制御電
流ＩＣが流れ、発振周波数制御信号ＶＲが所定電圧値に
バイアスされる。所定電圧の発振周波数制御信号ＶＲが
入力される発振部５３、５４では、駆動電流として制御
部４３と同様な制御電流ＩＣが流れリングオシレータが
発振動作を行なう。第１具体例では、スイッチ素子Ｓ１
０１も導通状態にあるので発振信号ＯＳＣが出力され
る。また、第２具体例では、ロー論理レベルのイネーブ
ル信号ＥＮが入力されるノア素子ＮＯＲ１００が論理反
転素子として機能するため、リングオシレータが動作し
て発振信号ＯＳＣが出力される。

【００１４】図１９は、従来技術における第３具体例の
オシレータ回路である。第２具体例の制御部４３に代え
て制御部４４が備えられている。制御部４４では、スイ
ッチ素子Ｓ１００に代えてスイッチ素子Ｓ１０２が、抵
抗素子Ｒ１００と接地電圧ＶＳＳとの間に挿入されてい
る。スイッチ素子Ｓ１０２はイネーブル信号ＥＮで制御
される。また、ノア素子ＮＯＲ１００の他方の入力端子
には、インバータ素子ＩＮＶ１０３でイネーブル信号Ｅ
Ｎが反転されて入力される。

【００１５】第３具体例では、イネーブル信号ＥＮがハ
イ論理レベルの状態で活性化される。スイッチ素子Ｓ１
０２が導通して制御部４４に制御電流ＩＣが流れ、発振
周波数制御信号ＶＲが所定電圧値にバイアスされる。発
振部５３にも制御電流ＩＣが流れリングオシレータが発
振動作を行なう。第３具体例では、イネーブル信号ＥＮ
がインバータ素子ＩＮＶ１０３で反転されてロー論理レ
ベルとしてノア素子ＮＯＲ１００に入力される。ノア素
子ＮＯＲ１００は論理反転素子として機能し、リングオ
シレータが動作して発振信号ＯＳＣが出力される。

【００１６】第１乃至第３具体例が、発振部５３、５４
への駆動電流として制御電流ＩＣを制御する電流制御型
のオシレータ回路であるのに対して、図２１のオシレー
タ回路は、発振部５５への電源電圧を制御する、いわゆ
る電圧制御型のオシレータ回路の例である。制御部４５
は、抵抗素子列とバッファ回路とから構成されている。
抵抗素子列の所定位置の電圧をバッファ回路で駆動能力
を付加した上で、発振部５５の電源電圧として供給して
いる。制御部４５の抵抗素子列及びバッファ回路には、イ
ネーブル信号ＥＮで制御されるスイッチ素子Ｓ１０３、
Ｓ１０４が、各々、抵抗素子列及びバッファ回路の電流
経路に備えられている。イネーブル信号ＥＮがロー論理
レベルとなる発振不可状態では、電流経路は遮断されて
発振部５５への電源供給は停止されるので発振動作は停
止する。イネーブル信号ＥＮがハイ論理レベルとなる発
振可能状態では、電流経路は導通されて発振部５５に電
源が供給されるので発振動作が行なわれる。

【００１７】

【発明が解決しようとする課題】しかしながら、従来技
術におけるオシレータ回路１００（図１５）では、第１
乃至第３具体例（図１６、１７、１９）の回路図に示す
ように、イネーブル信号ＥＮが、発振部５、５３、５４
に入力されて、発振動作の作動・停止の制御を行なうほ
か、発振信号ＯＳＣの出力可否の制御を行なう場合もあ
る。また、イネーブル信号ＥＮが、制御部４、４３、４
４に入力されて、発振部５、５３，５４の発振周波数を
制御する発振周波数制御信号ＶＲを制御する。イネーブ
ル信号ＥＮの活性化後に発振周波数制御信号ＶＲが所定
値に達するまでには所定時間を要するので、発振信号Ｏ
ＳＣが所定の周波数で発振する安定状態に移行するまで
に発振周波数が不安定となる。活性化後に一定の不安定
期間が存在してしまい問題である。

【００１８】即ち、発振部５、５３、５４では、イネー
ブル信号ＥＮの論理レベルのみで制御状態が確定するの
で、イネーブル信号ＥＮが活性化されると同時に発振動
作状態に移行する。これに対して、制御部４、４３、４
４では、スタンバイ状態で遮断されていた電流経路が、
イネーブル信号ＥＮの活性化で確立されてバイアス電流
が流れることにより、発振周波数制御信号ＶＲが所定値
に設定される。ここで、バイアス電流は低消費電流動作
の要請から限定された小電流値であるので、発振周波数
制御信号ＶＲが所定電圧値に達するまでには所定時間を
要してしまうことになる。発振部５、５３、５４はイネ
ーブル信号ＥＮの活性化と同時に発振動作状態となるの
で、所定値に達するまでの過渡的な電圧値を示す発振周
波数制御信号ＶＲに対して、所定周波数とは異なる発振
周波数で発振信号ＯＳＣが出力されてしまうこととな
る。この間が不安定期間であり回路動作上種々の問題が
ある。

【００１９】図１８に示す不安定期間Ｘ１は、第１及び
第２具体例（図１６、１７）において発生する。第１及
び第２具体例の制御部４３では、イネーブル信号ＥＮが
ハイ論理レベルとなる非活性時には、発振周波数制御信
号ＶＲは接地電圧ＶＳＳまで低下していく。イネーブル
信号ＥＮがロー論理レベルとなり活性化されると、発振
周波数制御信号ＶＲは徐々に所定値まで上昇していく
が、バイアス電流が小電流値である場合には所定の時間
（不安定期間Ｘ１）が必要となる。そのためこの間は、
所定値より低電圧の発振周波数制御信号ＶＲが発振部５
３、５４のＰＭＯＳトランジスタＴＰ１０１に印加さ
れ、設定された制御電流ＩＣより大きな駆動電流でリン
グオシレータが駆動されることとなる。これにより、発
振信号ＯＳＣは所定周波数より高周波数で発振してしま
う。

【００２０】不安定期間Ｘ１には、オシレータ回路１０
０自身の消費電流が増大することに加えて、半導体装置
１０００や半導体記憶装置２０００における昇圧／負電
源回路２００等の回路動作も必要以上に高速な動作とな
り、半導体記憶装置２０００ではリフレッシュ制御回路
３００が必要以上に短い周期でリフレッシュ動作を実行
してしまい、多大な電流消費を招き問題である。電池駆
動のように電源供給能力が限定された環境で動作させた
り、電源供給経路のインピーダンスが無視できない環境
で動作させる場合に、不安定期間Ｘ１における多大な電
流消費により、半導体装置１０００や半導体記憶装置２
０００に供給される電源電圧が必要以上に降下してしま
い動作不良を招くおそれもあり問題である。

【００２１】また、必要以上の高周波数で昇圧／負電源
回路２００が動作すると、設定値以上の電圧が発生して
しまう場合もあり、デバイスの信頼性上悪影響を及ぼす
おそれがあり問題である。特に、イネーブル信号ＥＮの
活性化・非活性化が頻繁に繰り返される携帯機器等の使
用環境において問題である。

【００２２】図２０に示す不安定期間Ｘ２は、第３具体
例（図１９）において発生する。第３具体例の制御部４
４では、イネーブル信号ＥＮがロー論理レベルとなる非
活性時に、発振周波数制御信号ＶＲは電源電圧ＶＤＤか
らＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐを減じた電
圧（ＶＤＤ−Ｖｔｈｐ）あたりまで上昇する。イネーブ
ル信号ＥＮがハイ論理レベルとなり活性化されると、発
振周波数制御信号ＶＲは徐々に所定値まで降下していく
が、バイアス電流が小電流値である場合には所定の時間
（不安定期間Ｘ２）が必要となる。そのためこの間には
所定値より高電圧の発振周波数制御信号ＶＲが発振部５
３のＰＭＯＳトランジスタＴＰ１０１に印加されて、設
定された制御電流ＩＣより小さな駆動電流でリングオシ
レータが駆動されるか、あるいは駆動しない場合もあ
る。これにより、発振信号ＯＳＣは所定周波数より低周
波数での発振、あるいは発振停止の状態となる。

【００２３】不安定期間Ｘ２には、発振信号ＯＳＣの発
振周波数が所定周波数より低周波数となってしまうの
で、半導体装置１０００や半導体記憶装置２０００にお
ける昇圧／負電源回路２００等における電圧生成が不十
分となってしまう。昇圧電圧が不足すると、外部インタ
ーフェース部分の動作不良や、メモリセルへのアクセス
不良を招くおそれがあり問題である。また、負電圧が不
足すると、ＭＯＳトランジスタのバックゲートバイアス
が不足してしまい、閾値電圧の変動やノイズ耐性の悪化
等を招くおそれがある。

【００２４】また、半導体記憶装置２０００では、リフ
レッシュ制御回路３００で制御すべきリフレッシュ動作
の周期が必要以上に長くなってしまい、データ保持特性
によってはデータの消失が発生してしまうおそれがあり
問題である。

【００２５】ここで、発振周波数制御信号ＶＲと発振信
号ＯＳＣの発振周波数との関係を説明する。発振周波数
は、リングオシレータを構成するインバータ素子ＩＮＶ
１００乃至ＩＮＶ１０２等の伝播遅延時間で決定され
る。そして、この伝播遅延時間は、インバータ素子ＩＮ
Ｖ１００乃至ＩＮＶ１０２を構成するトランジスタの駆
動能力が充分大きな、第１乃至第３具体例のような場合
においては、各電源端子に供給される駆動電流である制
御電流ＩＣによって決定される。制御電流ＩＣにより各
段の入力容量の充放電時間で伝播遅延時間となるからで
ある。即ち、発振信号ＯＳＣの発振周波数は、制御電流Ｉ
Ｃに比例することとなる。

【００２６】制御電流ＩＣは、ＰＭＯＳトランジスタＴ
Ｐ１０１の飽和特性で動作し、 ＩＣ＝Ｋ×（（ＶＤＤ−ＶＲ）−Ｖｔｈｐ）² ＝Ｋ×（（ＶＤＤ−Ｖｔｈｐ）−ＶＲ）² の関係を有する。ここで、ＫはＰＭＯＳトランジスタＰ
１０１が有する物理定数である。また、Ｖｔｈｐは正の
値を示している。従って、閾値電圧としては、−Ｖｔｈ
ｐとなる。この式が成立するのは、ゲート・ソース間電
圧が閾値電圧を下回らないことが条件であるので、ＶＲ
＜ＶＤＤ−Ｖｔｈｐでの関係式である。

【００２７】従って、ＶＲ＝ＶＤＤ−Ｖｔｈｐのとき、
ＩＣ＝０となり、発振動作は停止してしまうと共に、Ｖ
Ｒ＜ＶＤＤ−Ｖｔｈｐの領域では、ＶＲの変化に対して
２乗特性で制御電流ＩＣが変化することとなる。即ち、
ＶＲの変化に対して２乗特性で発振周波数が変化してし
まい、不安定期間Ｘ１、Ｘ２においては、発振信号ＯＳ
Ｃの発振周波数が大きく変化してしまう。

【００２８】本発明は前記従来技術の問題点を解消する
ためになされたものであり、作動・停止の制御が可能な
オシレータ回路の発振開始時における発振周波数の過渡
的な不安定期間には、発振動作を停止させ又は発振信号
の出力をさせないことにより、その後に出力される発振
信号の発振周波数を安定した周波数とすることが可能な
オシレータ回路、オシレータ回路を備えた半導体装置、
及びオシレータ回路を備えた半導体記憶装置を提供する
ことを目的とする。

【００２９】

【課題を解決するための手段】前記目的を達成するため
に、請求項１に係るオシレータ回路は、発振許可信号に
応じて発振動作が可能となる発振部と、発振許可信号に
応じて発振周波数を制御する発振周波数制御信号を発振
部に向けて出力する制御部と、発振周波数制御信号を検
出し、検出結果に応じて発振部を制御する検出信号を出
力する検出部とを備えることを特徴とする。

【００３０】請求項１のオシレータ回路では、検出部に
より、発振許可信号に応じて制御部から出力される発振
周波数制御信号を検出し、検出結果に応じて検出信号を
出力して、発振部の発振動作を制御する。

【００３１】これにより、検出部の検出結果に応じた所
定の発振周波数で発振動作を行なわせることができる。
発振許可信号により動作を開始する制御部からの発振周
波数制御信号が安定しない過渡期間においても、不安定
な発振動作をすることがなく安定した発振周波数で発振
させることができる。

【００３２】また、請求項２に係るオシレータ回路は、
請求項１に記載のオシレータ回路において、検出部は、
入力される発振周波数制御信号の信号値と、所定発振周
波数に対応する信号値とを比較する比較部を備えること
を特徴とする。

【００３３】請求項２のオシレータ回路では、検出部で
は、比較部により、発振周波数制御信号の信号値と所定
発振周波数に対応する信号値とを比較して検出が行なわ
れる。

【００３４】これにより、所定周波数に対応する信号値
との比較により、発振周波数制御信号の信号値が所定数
端数であるか否かを検出することができ、発振部におけ
る発振周波数を所定周波数とすることができる。

【００３５】また、請求項３に係るオシレータ回路は、
請求項１に記載のオシレータ回路において、発振許可信
号により制御され、発振不可状態において発振周波数制
御信号を所定クランプ値にクランプするクランプ部を備
えることを特徴とする。

【００３６】請求項３のオシレータ回路では、発振許可
信号により発振不可状態に制御されている場合には、ク
ランプ部が、発振周波数制御信号を所定クランプ値にク
ランプする。

【００３７】これにより、発振周波数制御信号を所定発
振周波数に対応する信号値以外の信号値に維持しておく
ことができ、検出部での検出結果を所定状態に固定して
検出信号を非活性状態に維持しておくことができ、発振
部の発振出力を止めておくことができる。

【００３８】また、このときの所定クランプ値は、前記
発振部を、発振停止状態又は発振信号の出力停止状態に
制御する信号値であることが好ましい。これにより、確
実に検出部での検出結果を所定状態に固定して検出信号
を非活性状態に維持しておくことができ、発振出力を止
めておくことができる。

【００３９】また、請求項４に係るオシレータ回路は、
発振許可信号に応じて発振動作が可能となる発振部と、
発振許可信号に応じて発振周波数を制御する発振周波数
制御信号を発振部に向けて出力する制御部と、発振許可
信号に対して所定遅延時間を付加した遅延信号を、発振
部に出力する遅延部とを備えることを特徴とする。ま
た、請求項５に係るオシレータ回路は、請求項４に記載
のオシレータ回路において、所定遅延時間は、発振許可
信号に応じて、発振周波数制御信号の信号値が所定発振
周波数に対応する信号値に達するまでの時間以上の時間
であることを特徴とする。

【００４０】請求項４のオシレータ回路では、遅延部に
より、発振許可信号に対して所定遅延時間を付加した遅
延信号を出力して発振部の発振動作を制御する。また、
請求項５のオシレータ回路では、発振許可信号に応じ
て、発振周波数制御信号の信号値が所定発振周波数に対
応する信号値に達するまでの時間以上の時間を所定遅延
時間とする。

【００４１】これにより、発振周波数制御信号の信号値
が安定する時間を所定遅延時間として付加することがで
き、発振周波数制御信号が安定して所定発振周波数に対
応する信号値に達した時点以後に安定した発振信号を得
ることができる。

【００４２】また、請求項６に係るオシレータ回路は、
請求項１又は４に記載のオシレータ回路において、発振
部は、発振動作の作動制御手段又は発振信号の出力制御
手段のうち少なくとも何れか一方を備え、検出信号又は
遅延信号による制御は、発振可能状態において発振周波
数制御信号が所定発振周波数を指示する場合に、作動制
御手段の活性化による発振動作の開始、又は出力制御手
段の活性化による発振信号の出力のうち少なくとも何れ
か一方を行なうことを特徴とする。

【００４３】請求項６のオシレータ回路では、発振可能
状態において発振周波数制御信号が所定発振周波数を指
示する場合に、発振動作の作動制御手段又は発振信号の
出力制御手段のうち少なくとも何れか一方を検出信号又
は遅延信号が制御して、発振動作の開始、又は発振信号
の出力のうち少なくとも何れか一方を行なう。

【００４４】これにより、発振部からの発振信号の出力
は、作動制御手段による発振動作の作動・停止、又は出
力制御手段による発振信号の出力・停止の何れかの手段
によって制御することができ、また、これらの２つの手
段を共に使用して制御することもできる。

【００４５】また、請求項７に係るオシレータ回路は、
請求項６に記載のオシレータ回路において、発振部は、
発振許可信号により作動制御手段が活性化され、検出信
号又は遅延信号により出力制御手段が活性化されること
を特徴とする。

【００４６】請求項７のオシレータ回路では、発振許可
信号が作動制御手段を活性化して発振動作を開始させ、
検出信号又は遅延信号が出力制御手段を活性化して発振
信号を出力させる。

【００４７】これにより、検出信号又は遅延信号による
発振信号の出力に対して、発振許可信号による発振動作
の開始を先行させておくことにより、発振信号を出力す
る段階ではすでに、発振部における発振動作を安定化さ
せておくことができる。

【００４８】また、請求項８に係る半導体装置は、請求
項１又は４に記載のオシレータ回路と、オシレータ回路
から出力される発振信号に応じた電圧を発生する電圧発
生回路とを備えることを特徴とする。また、請求項９に
係る半導体記憶装置は、請求項１又は４に記載のオシレ
ータ回路と、オシレータ回路から出力される発振信号に
応じた電圧を発生する電圧発生回路とを備えることを特
徴とする。更に、請求項１０に係る半導体記憶装置は、
請求項１又は４に記載のオシレータ回路と、オシレータ
回路から出力される発振信号に応じてリフレッシュ周期
を制御するリフレッシュ制御回路とを備えることを特徴
とする。

【００４９】請求項８の半導体装置又は請求項９の半導
体記憶装置では、電圧発生回路により、オシレータ回路
から出力される発振信号に応じた電圧を発生する。ま
た、請求項１０の半導体記憶装置では、リフレッシュ制
御回路により、オシレータ回路から出力される発振信号
に応じてリフレッシュ周期を制御する。

【００５０】これにより、発振許可信号により動作を開
始する制御部からの発振周波数制御信号が安定しない過
渡期間に、不安定な発振信号が電圧発生回路やリフレッ
シュ制御回路に出力されることはなく、安定した回路動
作をさせることができる。

【００５１】即ち、不安定な高周波数の発振信号が出力
されることによる多大な消費電流や、これに伴う電源電
圧降下による誤動作、あるいは過度な電圧発生による半
導体装置や半導体記憶装置における信頼性上の問題等が
生ずることはない。また、逆に不安定な低周波数の発振
信号が出力されることによるトランジスタ特性の変動
や、これに伴うノイズ耐性の悪化、あるいは半導体記憶
装置における記憶データの消失等が生ずることはない。

【００５２】図１に示す本発明の第１原理図は、請求項
１に対応する本発明の原理を説明するものである。制御
部４と発振部５とは、発振許可信号（ＥＮ）により制御
されている。発振許可信号（ＥＮ）により、発振部５は
発振動作可能状態となり、制御部４は動作を開始する。
動作を開始した制御部４は、発振周波数制御信号（Ｖ
Ｒ）を所定発振周波数に対応する信号値にまで変化させ
る。この発振周波数制御信号（ＶＲ）は、発振部５に入
力されて発振周波数を設定すると共に、検出部１に入力
されて信号値の検出が行なわれる。検出部１による検出
信号（ＭＯＮ）は発振部５に入力されている。

【００５３】制御部４から出力される発振周波数制御信
号（ＶＲ）は、発振許可信号（ＥＮ）による起動から所
定周波数に対応する信号値に達するまでに所定時間を必
要とする。そこで、検出部１により発振周波数制御信号
（ＶＲ）の信号値を所定の信号値と比較し、発振周波数
制御信号（ＶＲ）が所定信号値に達したことを検出した
後に検出信号（ＭＯＮ）を発振部５に出力する。発振部
５は、発振許可信号（ＥＮ）により発振可能状態にあ
り、検出信号（ＭＯＮ）が入力された時点で発振信号を
出力するように制御する。これにより、制御部４の起動
後の発振周波数制御信号（ＶＲ）が過渡状態にある過渡
期間を検出することができ、過渡的な発振周波数制御信
号（ＶＲ）の設定による不安定な発振信号が発振部５か
ら出力されてしまうことはない。

【００５４】図２に示す本発明の第２原理図は、請求項
３に対応する本発明の原理を説明するものである。第１
原理図の構成要素に加えて発振周波数制御信号（ＶＲ）
を所定値にクランプするクランプ部２を備えている。ク
ランプ部２は、発振許可信号（ＥＮ）により制御されて
いる。

【００５５】検出部１は、電流消費の観点から、発振許
可信号（ＥＮ）による制御部４の起動後に活性化されれ
ばよく、発振許可信号（ＥＮ）が出力されない発振不可
状態では非活性の状態あることが好ましい。そこで、ク
ランプ部２をそなえることにより、発振許可信号（Ｅ
Ｎ）の制御を得て、発振不可状態において発振周波数制
御信号（ＶＲ）を所定のクランプ値に維持しておく。こ
のクランプ値を検出部１の入力段における非活性な信号
値に設定しておけば、検出部１における検出動作を停止
状態に維持しておくことができる。発振不可状態におい
て、検出部１において不要な電流消費を将来することは
なく、低消費電流化に寄与することができる。

【００５６】尚、検出部１を非活性化状態に維持する他
の方法として、発振許可信号（ＥＮ）により検出部１自
身を制御する構成とすることもできる。発振不可状態で
検出部１の回路動作を非活性とすれば、発振周波数制御
信号（ＶＲ）の信号値にかかわらず検出部１の動作を停
止させておくことができる。

【００５７】図３に示す本発明の第３原理図は、請求項
４に対応する本発明の原理を説明するものである。第１
原理図の検出部１に代えて、遅延部３を備えている。遅
延部３には発振許可信号（ＥＮ）が入力され、所定遅延
時間を付加した遅延信号（Ｄ）を発振部５に出力してい
る。発振許可信号（ＥＮ）による制御部４の起動後に発
振周波数制御信号（ＶＲ）が変化する過渡期間に合わせ
て、所定遅延時間が設定されている。

【００５８】遅延部３により、発振周波数制御信号（Ｖ
Ｒ）が所定信号に達するまでの過渡期間以上の所定時間
を計時して遅延信号（Ｄ）を発振部５に出力する。発振
部５は、発振許可信号（ＥＮ）により発振可能状態にあ
り、遅延信号（Ｄ）が入力された時点で発振信号を出力
するように制御する。これにより、発振周波数制御信号
（ＶＲ）が過渡状態を越えて安定した信号値に達した時
点以後に発振部５を動作させることができ、過渡的な発
振周波数制御信号（ＶＲ）の設定による不安定な発振信
号が発振部５から出力されてしまうことはない。

【００５９】

【発明の実施の形態】以下、本発明のオシレータ回路、
オシレータ回路を備えた半導体装置、及びオシレータ回
路を備えた半導体記憶装置について具体化した第１乃至
第６実施形態を図４乃至図１４に基づき図面を参照しつ
つ詳細に説明する。図４は、第１実施形態を示す回路図
である（オシレータ回路）。図５は、第１実施形態の動
作を示す動作波形図である。図６は、第２実施形態を示
す回路図である（オシレータ回路）。図７は、第２実施
形態の動作を示す動作波形図である。図８は、第３実施
形態を示す回路図である（クランプ部）。図９は、第４
実施形態を示す回路図である（クランプ部）。図１０
は、第５実施形態を示す回路図である（検出部）。図１
１は、第６実施形態を示す回路図である（オシレータ回
路）。図１２は、第６実施形態の動作を示す動作波形図
である。図１３は、オシレータ回路を備える半導体装置
を示す回路ブロック図である。図１４は、オシレータ回
路を備える半導体記憶装置を示す回路ブロック図であ
る。

【００６０】図４乃至７に示すオシレータ回路は、第１
原理図（図１）に対する第１及び第２実施形態のオシレ
ータ回路である。図４は第１実施形態のオシレータ回路
である。制御部４１は、従来技術の第１具体例における
制御部４３に備えられているスイッチ素子Ｓ１００をＰ
ＭＯＳトランジスタＴＰ１で置き換えた構成である。ま
た、発振部５１は、従来技術の第２具体例における発振
部５３からスイッチ素子としてＰＭＯＳトランジスタＴ
Ｐ４を介して発振信号ＯＳＣが出力される構成である。
ＰＭＯＳトランジスタＴＰ４のゲート端子は、後述の検
出部１１からの出力である検出信号ＭＯＮで制御され
る。

【００６１】検出部１１は、発振周波数制御信号ＶＲが
ＮＭＯＳトランジスタＴＮ１のゲート端子に入力され
る。ＮＭＯＳトランジスタＴＮ１のソース端子は接地電
圧ＶＳＳに接続されている。ドレイン端子は、ソース端
子に電源電圧ＶＤＤが接続されゲート端子に接地電圧が
接続されているＰＭＯＳトランジスタＴＰ２のドレイン
端子に接続されており、この接続点を出力端子とする論
理反転ゲートが構成されている。この論理反転ゲートの
論理反転閾値電圧は、ＰＭＯＳトランジスタＴＰ２のコ
ンダクタンスとＮＭＯＳトランジスタＴＮ１のコンダク
タンスとのバランスで設定され、発振部５１が所定発振
周波数で発振動作を行なう際の発振周波数制御信号ＶＲ
の電圧値に対して論理反転するように設定されている。
発振周波数制御信号ＶＲが所定電圧値に達したことを検
出することができる電圧値を閾値電圧として設定してお
き、発振周波数制御信号ＶＲが安定した電圧値を出力す
る状態で検出信号ＭＯＮを活性化する。制御部４１の起
動に伴い、発振周波数制御信号ＶＲは接地電圧ＶＳＳか
ら所定発振周波数を指示する所定電圧値まで上昇してい
くので、所定電圧値に至るまでの一定の電圧値を閾値電
圧として設定しておくことにより、確実に論理反転させ
て検出信号ＭＯＮを活性化させることができる。初段の
論理反転ゲートの出力は、２段のインバータ素子ＩＮＶ
１、ＩＮＶ２により波形整形、駆動能力の確保、及び論
理の整合等を行なった上で検出信号ＭＯＮとして発振部
５１に出力される。

【００６２】発振部５１では、リングオシレータの最終
段のインバータ素子に代えてノア素子ＮＯＲ１が備えら
れており、発振許可信号であるイネーブル信号ＥＮで制
御される。イネーブル信号ＥＮがロー論理レベルとなる
発振可能状態では、ノア素子ＮＯＲ１は論理反転ゲート
として機能しリングオシレータが構成されるため、発振
部５１内での発振動作が行なわれる。一方、ノア素子Ｎ
ＯＲ１の出力はＰＭＯＳトランジスタＴＰ４を介して発
振信号ＯＳＣとして出力される。ＰＭＯＳトランジスタ
ＴＰ４は検出信号ＭＯＮにより制御される。検出信号Ｍ
ＯＮは、イネーブル信号ＥＮが活性化して制御部４１が
起動し発振周波数制御信号ＶＲが所定電圧値に達した段
階でロー論理レベルとなり、ＰＭＯＳトランジスタＴＰ
４が導通して発振信号ＯＳＣが出力される。イネーブル
信号ＥＮの活性化と共に、発振部５１内のリングオシレ
ータが構成され発振動作が開始された後、発振周波数が
所定周波数に達した時点で出力信号である発振信号ＯＳ
Ｃが出力されるという２段階で発振動作が行なわれる。
従って、発振信号ＯＳＣとして安定した所定発振周波数
の信号が出力される。

【００６３】図５に発振動作波形を示す。イネーブル信
号ＥＮがロー論理レベルに遷移すると、制御部４１が起
動すると共に発振部５１においてリングオシレータが構
成されて発振動作が開始される。制御部４１の起動によ
り、発振周波数制御信号ＶＲは接地電圧ＶＳＳから所定
電圧値にまで徐々に上昇するが、この過渡期間（図５
中、Ｘ１）においては所定電圧値より低電圧であるた
め、リングオシレータへの制御電流ＩＣは安定状態に比
して多大となる。そのため、リングオシレータは高周波
数で発振する（ノードＮ１）。しかし検出信号ＭＯＮは
非活性でありＰＭＯＳトランジスタＴＰ４は非導通状態
にあるので、発振信号ＯＳＣに高周波数の発振信号が出
力されることはない。その後、検出部１１により発振周
波数制御信号ＶＲが所定電圧値に達したことが検出され
て検出信号ＭＯＮが反転する。その時点でＰＭＯＳトラ
ンジスタＴＰ４が導通して、所定発振周波数に安定して
発振しているリングオシレータの発振信号が発振信号Ｏ
ＳＣとして出力される。

【００６４】図６は第２実施形態のオシレータ回路であ
る。第１実施形態の制御部４１に代えて、従来技術の第
３具体例における制御部４４に備えられているスイッチ
素子Ｓ１０２をＮＭＯＳトランジスタＴＮ２で置き換え
た構成の制御部４２を備えている。また、第１実施形態
の発振部５１におけるＰＭＯＳトランジスタＴＰ４を外
し、イネーブル信号ＥＮと検出信号ＭＯＮとが入力され
るノア素子ＮＯＲ２とインバータ素子ＩＮＶ３を介し
て、発振開始信号ＯＮがノア素子ＮＯＲ１に入力されて
いる。発振信号ＯＳＣはノア素子ＮＯＲ１から出力され
る構成である。

【００６５】検出部１２は、第１実施形態の検出部１１
におけるインバータ素子ＩＮＶ２を外した構成であり、
ローアクティブの検出信号ＭＯＮを出力する構成であ
る。検出部１２の初段には、検出部１１の初段と同様な
論理反転ゲートが備えられている。制御部４２の起動に
伴い、発振周波数制御信号ＶＲは高い電圧レベルから所
定発振周波数を指示する所定電圧値まで下降していくの
で、所定電圧値に至るまでの所定の電圧値を閾値電圧と
して設定しておくことにより確実に論理反転させて検出
信号ＭＯＮを活性化させることができる。制御部４２の
構成が第１実施形態の制御部４１とは反転した極性を有
して動作するので、これに合わせて検出部１２のインバ
ータ素子の構成が第１実施形態の検出部１１に比して１
段少ない構成となっている。

【００６６】図７に発振動作波形を示す。イネーブル信
号ＥＮがロー論理レベルに遷移すると、制御部４２が起
動して発振周波数制御信号ＶＲは電源電圧ＶＤＤからＰ
ＭＯＳトランジスタの閾値電圧Ｖｔｈｐだけ降下した高
電圧レベル（ＶＤＤ−Ｖｔｈｐ）から所定電圧値にまで
徐々に下降するが、この過渡期間（図７中、Ｘ２）にお
いては所定電圧値より高電圧であるため、リングオシレ
ータへの制御電流ＩＣは安定状態に比して少ない。その
時の検出部初段は反転していないので、検出信号ＭＯＮ
はハイ論理レベルを維持しており、ノア素子ＮＯＲ２を
介して発振信号ＯＳＣをローレベルに固定している。即
ち、リングオシレータにおける発振動作を停止すると共
に発振信号ＯＳＣもローレベルに固定している。その
後、検出部１２により発振周波数制御信号ＶＲが所定電
圧値に達したことが検出されて検出信号ＭＯＮがロー論
理レベルに反転する。その時点でノア素子ＮＯＲ２の入
力信号は共にロー論理レベルとなり出力がハイ論理レベ
ルに反転して、ノア素子ＮＯＲ１を論理反転ゲートとし
て機能させリングオシレータでの発振動作を開始させ
る。この発振動作は同時に発振信号ＯＳＣからも出力さ
れる。この時点では、発振周波数制御信号ＶＲが所定電
圧値に達しているので、発振動作は所定発振周波数に安
定して行なわれることとなり、安定した発振出力が発振
信号ＯＳＣとして出力される。

【００６７】以上に説明したように、第１及び第２実施
形態によれば、検出部１１、１２の検出結果である検出
信号ＭＯＮに応じて、発振周波数制御信号ＶＲで設定さ
れる所望の発振周波数で発振動作を行なわせることがで
きる。発振許可信号であるイネーブル信号ＥＮにより動
作を開始する制御部４１、４２からの発振周波数制御信
号ＶＲが安定しない過渡期間（図５中、Ｘ１、図７中、
Ｘ２）においても、不安定な発振動作をすることがなく
安定した発振周波数で発振させることができる。

【００６８】また、検出部１１、１２の初段回路におい
て、発振周波数制御信号ＶＲの信号値を所定周波数に対
応する信号値と比較して、発振部５１、５２における発
振周波数を所定周波数とすることができる。

【００６９】アナログ電圧値である発振周波数制御信号
ＶＲを、所定発振周波数に対応する信号値を閾値電圧と
する、検出部１１、１２の初段回路の論理反転ゲートで
検出することができる。検出信号ＭＯＮをディジタル信
号として取り出すことができ、後段の発振部５１、５２
での発振開始等の処理をディジタル信号により行なうこ
とができる。これにより小規模な回路で低消費電流動作
により高速な処理を行なうことができる。

【００７０】また、発振部５１のノア素子ＮＯＲ１、発
振部５２のノア素子ＮＯＲ２が、信号合成部として機能
することにより、発振許可信号であるイネーブル信号Ｅ
Ｎと検出信号ＭＯＮとが論理合成されて出力されるの
で、両信号が共にロー論理レベルにあることを検出した
上で、作動制御手段であるリングオシレータの最終段を
構成するノア素子ＮＯＲ１を制御することができる。

【００７１】図８乃至１０に示す第３乃至第５実施形態
は、第２原理図（図２）に対する実施形態である。図８
の第３実施形態ではクランプ部２１を示している。検出
部１１又は１２に入力される発振周波数制御信号ＶＲ
と、所定電圧Ｖとの間にＮＭＯＳトランジスタＴＮ３が
備えられており、イネーブル信号ＥＮで制御されてい
る。ここでは、イネーブル信号ＥＮはローアクティブな
信号である場合を例示している。即ち、イネーブル信号
ＥＮがロー論理レベルとなり発振可能状態にあるとき
は、ＮＭＯＳトランジスタＴＮ３は非導通となり、制御
部で生成される発振周波数制御信号ＶＲが検出部１１又
は１２に入力され検出動作が行なわれる。イネーブル信
号ＥＮがハイ論理レベルとなり発振不可状態にあるとき
は、ＮＭＯＳトランジスタＴＮ３が導通して、発振周波
数制御信号ＶＲを所定電圧Ｖにクランプされる。ここで
所定電圧Ｖは、検出部１１又は１２の初段回路における
論理反転前の電圧に設定されているので、検出信号ＭＯ
Ｎが出力されることはない。具体的には、発振不可状態
で発振周波数制御信号ＶＲが接地電圧ＶＳＳになる第１
実施形態に対しては、所定電圧Ｖを接地電圧ＶＳＳに設
定し、発振不可状態で発振周波数制御信号ＶＲが（ＶＤ
Ｄ−Ｖｔｈｐ）の高い電圧になる第２実施形態に対して
は、所定電圧（ＶＤＤ−Ｖｔｈｐ）又はそれ以上の電圧
に設定すればよい。

【００７２】図９の第４実施形態ではクランプ部２２を
示している。第３実施形態のクランプ部２１に加えて、
発振不可状態において、検出部１１又は１２の入力端子
と発振周波数制御信号ＶＲを出力する制御部の出力端子
とを遮断するトランスファゲートＴ１を備えている。ト
ランスファゲートＴ１のＰＭＯＳトランジスタのゲート
端子にはローアクティブのイネーブル信号ＥＮが入力さ
れ、ＮＭＯＳトランジスタのゲート端子にはイネーブル
信号ＥＮがインバータ素子ＩＮＶ４で反転されて入力さ
れる。イネーブル信号ＥＮがロー論理レベルとなり発振
可能状態にあるときは、ＮＭＯＳトランジスタＴＮ３が
非導通となると共に、トランスファゲートＴ１が導通し
て発振周波数制御信号ＶＲが検出部１１又は１２に入力
され検出動作が行なわれる。イネーブル信号ＥＮがハイ
論理レベルとなり発振不可状態にあるときは、ＮＭＯＳ
トランジスタＴＮ３が導通すると共に、トランスファゲ
ートＴ１が非導通となって検出部１１又は１２の入力端
子が所定電圧Ｖにクランプされる。

【００７３】図１０の第５実施形態は、検出部１３を示
している。検出部１３は、イネーブル信号ＥＮに応じて
活性・非活性が切り替えられる回路構成である。第１実
施形態の検出部１１の初段回路にＮＭＯＳトランジスタ
ＴＮ４を付加した構成である。ＮＭＯＳトランジスタＴ
Ｎ４は、ＮＭＯＳトランジスタＴＮ１と初段回路の出力
端子との間に接続され、ゲート端子にはイネーブル信号
ＥＮがインバータ素子ＩＮＶ５で反転されて入力されて
いる。イネーブル信号ＥＮがロー論理レベルとなり発振
可能状態にあるときは、ＮＭＯＳトランジスタＴＮ４が
導通して初段回路が活性化されるため検出動作が行なわ
れる。イネーブル信号ＥＮがハイ論理レベルとなり発振
不可状態にあるときは、ＮＭＯＳトランジスタＴＮ４が
非導通となり、初段回路の出力端子は電源電圧ＶＤＤに
固定され検出動作は行なわれない。

【００７４】尚、第５実施形態の検出部１３では、検出部
１１に対応する回路構成を例示したが、第２実施形態の
検出部１２に対応する回路構成とすることもできる。こ
の場合には、検出部１３におけるＮＭＯＳトランジスタ
ＴＮ４に代えて、ＰＭＯＳトランジスタＴＰ２と初段回
路の出力端子との間にＰＭＯＳトランジスタを挿入し、
ゲート端子にはイネーブル信号ＥＮを入力すればよい。
イネーブル信号ＥＮがロー論理レベルとなり発振可能状
態にあるときは、新たに接続されたＰＭＯＳトランジス
タが導通して検出動作が行なわれる。イネーブル信号Ｅ
Ｎがハイ論理レベルとなり発振不可状態にあるときは、
新たに接続されたＰＭＯＳトランジスタが非導通とな
り、初段回路の出力端子は接地電圧ＶＳＳに固定され検
出動作は行なわれない。

【００７５】以上に説明したように、第３、第４実施形
態によれば、発振周波数制御信号ＶＲを所定発振周波数
に対応する信号値以外の信号値に維持しておくことがで
き、検出部１１又は１２での検出動作を停止させること
ができ、発振出力を止めておくことができる。

【００７６】また、このときの所定クランプ値は、第１
実施形態の構成の場合には接地電圧ＶＳＳとし、第２実
施形態の構成の場合には電源電圧ＶＤＤ等の（ＶＤＤ−
Ｖｔｈｐ）より高い電圧レベルとしておけば、確実に検
出部１１又は１２での検出動作を停止させることがで
き、発振出力を止めておくことができる。

【００７７】また、第５実施形態によれば、イネーブル
信号ＥＮにより、検出部１３自体の回路動作を非活性と
することができるので、発振不可状態において不要な電
流消費を低減することができる。

【００７８】図１１に示すオシレータ回路は、第３原理
図（図３）に対する第６実施形態のオシレータ回路であ
る。第２実施形態のオシレータ回路における検出部１２
に代えて遅延部３１を備えている。また、発振部５３で
は、発振部５２における２入力のノア素子ＮＯＲ２に代
えて３入力のノア素子ＮＯＲ３を備えている。ノア素子
ＮＯＲ３の各入力端子には、イネーブル信号ＥＮが直接
入力されている他、遅延部３１の第１遅延部Ｄ１からの
遅延信号、及び遅延部３１の第２遅延部Ｄ２からの遅延
信号が各々入力されている。

【００７９】第１遅延部Ｄ１は、偶数段のインバータ素
子（図１１は、４段の場合を例示。）が直列に接続され
て構成されている。第２遅延部Ｄ２は、イネーブル信号
ＥＮがロー論理レベルに遷移した後、所定遅延時間を計
時する遅延回路を構成している。イネーブル信号ＥＮは
インバータ素子で反転されてナンド素子ＮＡ１の各々の
入力端子に入力される。一方の入力端子には直接入力さ
れ、他方の入力端子には、インバータ素子やＣＲ遅延素
子等で構成される遅延ユニットτを介して所定遅延時間
の遅延を受けた信号が入力される。これにより、ナンド
素子ＮＡ１の出力端子にはイネーブル信号ＥＮの反転信
号の立ち上がりエッジに対して遅延した信号が出力され
る。この遅延信号がインバータ素子で反転されることに
より、イネーブル信号ＥＮの反転信号の立ち上がりエッ
ジから遅延ユニットτで設定されている所定遅延時間の
パルス幅を有するハイ論理レベルのパルス信号が遅延信
号Ｄとして得られる。ここで、イネーブル信号ＥＮの反
転信号の立ち上がりエッジとは、イネーブル信号ＥＮの
ロー論理レベルへの立ち下がりエッジであり発振開始の
タイミングに対応する。

【００８０】尚、イネーブル信号ＥＮがロー論理レベル
に遷移してから遅延信号Ｄがハイ論理レベルにセットさ
れるまでの間には回路上の遅延時間が存在するので、発
振部５３のインバータ素子ＩＮＶ３から出力される発振
開始信号ＯＮにロー論理レベルのハザードが発生する可
能性がある。第１遅延部Ｄ１はこの対策として備えられ
ている。即ち、第１遅延部Ｄ１による遅延信号により、イ
ネーブル信号ＥＮのロー論理レベルへの遷移からの回路
上の遅延時間の間に、ノア素子ＮＯＲ３の少なくとも１
つの入力端子にハイ論理レベルが入力されていることと
なり、ハザードを防止することができる。

【００８１】図１２に発振動作開始時の動作波形を示
す。イネーブル信号ＥＮがロー論理レベルに遷移する
と、制御部４２が起動して発振周波数制御信号ＶＲは高
電圧レベル（ＶＤＤ−Ｖｔｈｐ）から所定電圧値にまで
徐々に下降する。しかしながらこの過渡期間（図１２
中、Ｘ２）は、発振周波数制御信号ＶＲが所定電圧値よ
り高電圧であるため、リングオシレータへの制御電流Ｉ
Ｃは安定状態に比して少ない。そこでこの期間の発振動
作を止めておくために、遅延部３１において、第１遅延
部Ｄ１の遅延時間に引き続いて第２遅延部Ｄ２によりハ
イ論理レベルの遅延信号Ｄを出力する。これにより、発
振部５３のノア素子ＮＯＲ３のうち少なくとも１つの入
力端子はハイ論理レベルに維持されることとなり、発振
開始信号ＯＮはハイ論理レベルに維持される。そのた
め、発振部５３のリングオシレータが動作することはな
い。この期間は、第２遅延部Ｄ２の遅延ユニットτで設定
される所定遅延時間の間、遅延信号Ｄがハイ論理レベル
に維持されることにより継続する。所定遅延時間の後、
遅延信号Ｄがロー論理レベルに反転すると、ノア素子Ｎ
ＯＲ３の他の入力端子に入力されている信号もロー論理
レベルであるので、発振開始信号ＯＮがロー論理レベル
に反転して発振部５３における発振動作が開始され、発
振信号ＯＳＣが出力される。所定遅延時間を発振周波数
制御信号ＶＲが所定電圧値に達する時点以降に設定して
おけば、発振動作は安定した所定発振周波数で行なわれ
ることとなり、安定した発振出力として発振信号ＯＳＣ
が出力される。

【００８２】以上に説明したように、第６実施形態によ
れば、発振許可信号であるイネーブル信号ＥＮにより動
作を開始する制御部４２からの発振周波数制御信号ＶＲ
の信号値が、安定する時間を所定遅延時間として遅延部
３１の第２遅延部Ｄ２に設定することができ、発振周波
数制御信号ＶＲが安定して所定発振周波数に対応する信
号値に達した時点以後に安定した発振信号ＯＳＣを得る
ことができる。

【００８３】また、ここで、第２遅延部Ｄ２における遅
延ユニットを構成するＣＲ遅延回路等を、制御部４２に
おける制御電流ＩＣの電流系路等の抵抗成分と、ＰＭＯ
ＳトランジスタＴＰ１、ＴＰ３のゲート容量等の容量成
分とで構成されるＣＲ遅延回路構成の時定数と対応させ
ておけば、発振周波数制御信号ＶＲが安定状態に達する
までの時間と同等の時間を遅延部３１により計時するこ
とができる。遅延部３１として最適なタイミングで所定
遅延時間を計時することができる。

【００８４】また、以上に説明した第１、第２、及び第
６実施形態によれば、発振部５１乃至５３からの発振信
号ＯＳＣの出力は、作動制御手段であるノア素子ＮＯＲ
１によるリングオシレータの発振動作の作動・停止、又
は出力制御手段であるＰＭＯＳトランジスタＴＰ４によ
る発振信号ＯＳＣの出力・停止のいずれの手段によって
も制御することができ、これらの２つの手段を共に使用
して制御することもできる。

【００８５】また、第１実施形態の発振部５１のよう
に、イネーブル信号ＥＮがノア素子ＮＯＲ１を活性化し
て発振動作を開始し、検出信号ＭＯＮがＰＭＯＳトラン
ジスタＴＰ４を活性化して発振信号ＯＳＣを出力する２
段階の構成とすれば、検出信号ＭＯＮによる発振信号Ｏ
ＳＣの出力に対して、イネーブル信号ＥＮによるリング
オシレータの発振動作の開始を先行させておくことがで
き、発振信号ＯＳＣを出力する際に、発振部５１におけ
る発振動作を安定化させルことができる。また、この２
段階構成は、第２実施形態の発振部５２、第６実施形態
の発振部５３にも同様に適用することができる。

【００８６】以上に説明したオシレータ回路を、オシレ
ータ回路１００に代えて半導体装置１０００（図１３）
や半導体記憶装置２０００（図１４）に備えることによ
り、半導体装置１０００や半導体記憶装置２０００は、
電圧発生回路である昇圧／負電源回路２００においてオ
シレータ回路から出力される発振信号ＯＳＣに応じた電
圧を安定して発生することができる。また、リフレッシ
ュ制御回路３００においてオシレータ回路から出力され
る発振信号ＯＳＣに応じて安定したリフレッシュ周期で
制御することができる。

【００８７】これにより、イネーブル信号ＥＮにより動
作を開始する制御部４１、４２からの発振周波数制御信
号ＶＲが安定しない過渡期間に、不安定な発振信号ＯＳ
Ｃが昇圧／負電現回路２００やリフレッシュ制御回路３
００に出力されることはなく、安定した回路動作をさせ
ることができる。

【００８８】具体的には、不安定な高周波数の発振信号
ＯＳＣが出力されることによる、多大な消費電流やこれ
に伴う電源電圧の電圧降下による誤動作、あるいは過度
な電圧発生による半導体装置１０００や半導体記憶装置
２０００における信頼性上の問題等が生ずることはな
い。また、逆に不安定な低周波数の発振信号ＯＳＣが出
力されることによる、トランジスタ特性の変動やこれに
伴うノイズ耐性の悪化、あるいは半導体記憶装置２００
０における記憶データの消失等が生ずることはない。こ
こで、トランジスタ特性変動やノイズ耐性の悪化とは、
ＭＯＳトランジスタにおけるバックゲートバイアス電圧
の変動等が考えられる。

【００８９】尚、本発明は前記第１乃至第６実施形態に
限定されるものではなく、本発明の趣旨を逸脱しない範
囲内で種々の改良、変形が可能であることは言うまでも
ない。例えば、本実施形態では、電流駆動型のオシレー
タ回路について例示したが、本発明はこれに限定される
ものではなく、図２１に例示した電圧駆動型のオシレー
タ回路においても同様に適用することができる。 また、電流駆動型、電圧駆動型の何れの方式においても、
制御すべき駆動電流や駆動電圧は、高電源電圧側に備え
る構成とすることも、低電源電圧側に備える構成とする
こともできる。更に、高電源電圧側及び低電源電圧側の双
方に備える構成とすることもできる。この場合、駆動電流
や駆動電圧の挿入位置により制御部の回路構成を適宜変
更することは言うまでもない。 また、発振部における発振動作の作動・停止について
は、第１実施形態において、リングオシレータの動作制
御をイネーブル信号ＥＮにより行い、発振信号ＯＳＣの
出力制御を検出信号ＭＯＮにより行なう構成を示し、第
２及び第６実施形態については、リングオシレータの動
作制御を、イネーブル信号ＥＮと、検出信号ＭＯＮある
いは遅延信号Ｄとの論理合成により生成された発振開始
信号ＯＮにより行なう場合について例示した。しかしな
がら、本発明はこれに限定されるものではなく、制御信号
と発振動作の作動・停止手段との組み合わせについては
例示された組み合わせ以外にも任意に設定することがで
きる。 また、発振周波数制御信号ＶＲにより設定される発振周
波数は固定として説明したが、制御部における抵抗素子
を可変とする構成とすれば、抵抗値に応じて発振周波数
制御信号ＶＲの電圧レベルを可変とすることができ、発
振周波数を可変することができる。このとき、可変抵抗
としては、抵抗素子を切り替えることのほか、ゲート端子
へのバイアスを可変とすることによりＭＯＳトランジス
タのオン抵抗を利用することもできる。 また、発振部については、リングオシレータで構成する
場合について説明したが、本発明はこれに限定されるも
のではなく、双安定マルチバイブレータや容量成分への
充放電を繰り返す方式等、発振動作を行なう回路構成で
あれば回路方式にかかわらず適用することができる。

【００９０】（付記１） 発振許可信号に応じて発振動
作が可能となる発振部と、前記発振許可信号に応じて発
振周波数を制御する発振周波数制御信号を前記発振部に
向けて出力する制御部と、前記発振周波数制御信号を検
出し、検出結果に応じて前記発振部を制御する検出信号
を出力する検出部とを備えることを特徴とするオシレー
タ回路。 （付記２） 前記検出部は、入力される前記発振周波数
制御信号の信号値と、所定発振周波数に対応する信号値
とを比較する比較部を備えることを特徴とする付記１に
記載のオシレータ回路。 （付記３） 前記信号値は、アナログ電圧値であり、前
記比較部は、前記所定発振周波数に対応する信号値を閾
値電圧とする論理ゲート素子を含むことを特徴とする付
記２に記載のオシレータ回路。 （付記４） 前記検出部は、前記発振許可信号により制
御され、発振不可状態において非活性化されることを特
徴とする付記１に記載のオシレータ回路。 （付記５） 前記発振許可信号により制御され、発振不
可状態において前記発振周波数制御信号を所定クランプ
値にクランプするクランプ部を備えることを特徴とする
付記１に記載のオシレータ回路。 （付記６） 前記所定クランプ値は、前記発振部を、発
振停止状態又は発振信号の出力停止状態に制御する信号
値であることを特徴とする付記５に記載のオシレータ回
路。 （付記７） 発振許可信号に応じて発振動作が可能とな
る発振部と、前記発振許可信号に応じて発振周波数を制
御する発振周波数制御信号を前記発振部に向けて出力す
る制御部と、前記発振許可信号に対して所定遅延時間を
付加した遅延信号を、前記発振部に出力する遅延部とを
備えることを特徴とするオシレータ回路。 （付記８） 前記所定遅延時間は、前記発振許可信号に
応じて、前記発振周波数制御信号の信号値が所定発振周
波数に対応する信号値に達するまでの時間以上の時間で
あることを特徴とする付記７に記載のオシレータ回路。 （付記９） 前記遅延部は、前記発振周波数制御信号を
生成する回路構成と同等の回路構成を有することを特徴
とする付記７に記載のオシレータ回路。 （付記１０） 前記発振部は、前記発振動作の作動制御
手段又は発振信号の出力制御手段のうち少なくとも何れ
か一方を備え、前記検出信号又は前記遅延信号による制
御は、前記発振許可信号による発振可能状態において前
記発振周波数制御信号が所定発振周波数を指示する場合
に、前記作動制御手段の活性化による発振動作の開始、
又は前記出力制御手段の活性化による前記発振信号の出
力のうち少なくとも何れか一方を行なうことを特徴とす
る付記１又は７に記載のオシレータ回路。 （付記１１） 前記発振部は、前記発振許可信号と、前
記検出信号又は前記遅延信号との信号の合成を行なう信
号合成部を備え、前記信号合成部からの出力信号に応じ
て、前記作動制御手段又は前記出力制御手段のうち少な
くとも何れか一方の活性化を行なうことを特徴とする付
記１０に記載のオシレータ回路。 （付記１２） 前記発振部は、前記発振許可信号により
前記作動制御手段が活性化され、前記検出信号又は前記
遅延信号により前記出力制御手段が活性化されることを
特徴とする付記１０に記載のオシレータ回路。 （付記１３） 前記発振部は、駆動電源電流により発振
周波数が制御され、前記発振周波数制御信号は、前記駆
動電源電流であるか、又は、前記駆動電源電流を供給す
るための定電流源を制御する電流信号又は電圧信号であ
ることを特徴とする付記１又は７に記載のオシレータ回
路。 （付記１４） 前記発振部は、駆動電源電圧により発振
周波数が制御され、前記発振周波数制御信号は、前記駆
動電源電圧であるか、又は、前記駆動電源電圧を供給す
るための定電圧源を制御する電流信号又は電圧信号であ
ることを特徴とする付記１又は７に記載のオシレータ回
路。 （付記１５） 付記１又は７に記載のオシレータ回路
と、前記オシレータ回路から出力される発振信号に応じ
た電圧を発生する電圧発生回路とを備えることを特徴と
する半導体装置。 （付記１６） 前記電圧発生回路は、昇圧回路であり、
前記発振信号に応じた昇圧電圧を発生することを特徴と
する付記１５に記載の半導体装置。 （付記１７） 前記電圧発生回路は、負電圧発生回路で
あり、前記発振信号に応じた負電圧を発生することを特
徴とする付記１５に記載の半導体装置。 （付記１８） 付記１又は７に記載のオシレータ回路
と、前記オシレータ回路から出力される発振信号に応じ
た電圧を発生する電圧発生回路とを備えることを特徴と
する半導体記憶装置。 （付記１９） 前記電圧発生回路は、昇圧回路であり、
前記発振信号に応じた昇圧電圧を発生することを特徴と
する付記１８に記載の半導体記憶装置。 （付記２０） 前記電圧発生回路は、負電圧発生回路で
あり、前記発振信号に応じた負電圧を発生することを特
徴とする付記１８に記載の半導体記憶装置。 （付記２１） 付記１又は７に記載のオシレータ回路
と、前記オシレータ回路から出力される発振信号に応じ
てリフレッシュ周期を制御するリフレッシュ制御回路と
を備えることを特徴とする半導体記憶装置。 （付記２２） 発振許可信号に応じて発振動作が可能と
なる発振部と、前記発振許可信号に応じて発振周波数を
制御する発振周波数制御信号を前記発振部に向けて出力
する制御部とを有するオシレータ回路の制御方法であっ
て、前記発振許可信号による発振可能状態において、前
記発振周波数制御信号が所定発振周波数を指示する状態
に達した時点以後の所定タイミングで、前記発振部の発
振動作の開始、又は前記発振部からの発振信号の出力の
うち少なくとも何れか一方を行なうことを特徴とするオ
シレータ回路の制御方法。 （付記２３） 前記所定タイミングは、前記発振周波数
制御信号の信号値と所定発振周波数に対応する信号値と
の比較により検出されることを特徴とする付記２２に記
載のオシレータ回路の制御方法。 （付記２４） 前記発振許可信号による発振不可状態に
おいて、前記発振周波数制御信号の信号値と前記所定発
振周波数に対応する信号値との比較動作は、非活性化さ
れることを特徴とする付記２３に記載のオシレータ回路
の制御方法。 （付記２５） 前記発振許可信号による発振不可状態に
おいて、前記発振周波数制御信号は、前記所定発振周波
数を指示する状態に達せず非活性な信号値に維持される
ことを特徴とする付記２３に記載のオシレータ回路の制
御方法。 （付記２６） 前記所定タイミングは、前記発振許可信
号からの所定遅延時間の経過以後のタイミングとして設
定されることを特徴とする付記２２に記載のオシレータ
回路の制御方法。 （付記２７） 前記所定遅延時間は、前記発振許可信号
に応じて、前記発振周波数制御信号の信号値が所定発振
周波数に対応する信号値に達するまでの時間以上の時間
であることを特徴とする付記２６に記載のオシレータ回
路の制御方法。 （付記２８） 前記発振許可信号による発振可能状態に
おいて前記発振部の発振動作を開始し、前記所定タイミ
ングで前記発振部からの発振信号の出力を行なうことを
特徴とする付記２２に記載のオシレータ回路の制御方
法。

【００９１】ここで、付記３によれば、アナログ電圧値
である発振周波数制御信号を、所定発振周波数に対応す
る信号値を閾値電圧として調整した論理ゲート素子で検
出することができ、検出結果としてディジタル信号を得
ることができる。後段の処理をディジタル信号により行
なうことができ、小規模な回路で低消費電流動作により
高速な処理を行なうことができる。また、付記４によれ
ば、発振許可信号により検出部の活性・非活性を制御す
ることができるので、発振不可状態において検出部を非
活性として、不要な電流消費を低減することができる。
また、付記９によれば、制御部において発振許可信号に
応じて発振周波数制御信号を生成する回路構成と同等の
回路構成で所定遅延時間を計時する回路を構成しておけ
ば、最適なタイミングで所定遅延時間を構成することが
できる。また、付記１１によれば、発振許可信号と、検
出信号又は遅延信号とが信号合成部により合成されて出
力信号として出力されるので、両信号が所定の状態にあ
ることを検出した上で、作動制御手段又は出力制御手段
を制御することができる。

【００９２】

【発明の効果】本発明によれば、作動・停止の制御が可
能なオシレータ回路の発振開始時における発振周波数の
過渡的な不安定期間には、発振動作を停止させ又は発振
信号の出力をさせないことにより、その後に出力される
発振信号の発振周波数を安定した周波数とすることが可
能なオシレータ回路、オシレータ回路を備えた半導体装
置、及びオシレータ回路を備えた半導体記憶装置を提供
することが可能となる。

【図面の簡単な説明】

【図１】本発明の第１原理を示すブロック図である。

【図２】本発明の第２原理を示すブロック図である。

【図３】本発明の第３原理を示すブロック図である。

【図４】第１実施形態を示す回路図である（オシレータ
回路）。

【図５】第１実施形態の動作を示す動作波形図である。

【図６】第２実施形態を示す回路図である（オシレータ
回路）。

【図７】第２実施形態の動作を示す動作波形図である。

【図８】第３実施形態を示す回路図である（クランプ
部）。

【図９】第４実施形態を示す回路図である（クランプ
部）。

【図１０】第５実施形態を示す回路図である（検出
部）。

【図１１】第６実施形態を示す回路図である（オシレー
タ回路）。

【図１２】第６実施形態の動作を示す動作波形図であ
る。

【図１３】オシレータ回路を備える半導体装置を示す回
路ブロック図である。

【図１４】オシレータ回路を備える半導体記憶装置を示
す回路ブロック図である。

【図１５】従来技術のオシレータ回路を示す回路ブロッ
ク図である。

【図１６】従来技術のオシレータ回路の第１具体例を示
す回路図である。

【図１７】従来技術のオシレータ回路の第２具体例を示
す回路図である。

【図１８】従来技術の第１及び第２具体例の動作を示す
動作波形図である。

【図１９】従来技術のオシレータ回路の第３具体例を示
す回路図である。

【図２０】従来技術の第３具体例の動作を示す動作波形
図である。

【図２１】従来技術の電圧制御型オシレータ回路を示す
回路図である。

【符号の説明】

１、１１、１２、１３ 検出部 ２、２１、２２ クランプ部 ３、３１ 遅延部 ４、４１、４２、４３、４４、４５ 制御部 ５、５１、５２、５３、５４、５５ 発振部 １０ オシレータ回路
（第１原理） ２０ オシレータ回路
（第２原理） ３０ オシレータ回路
（第３原理） １００ オシレータ回路
（従来技術） ２００ 昇圧／負電源回
路 ３００ リフレッシュ制
御回路 ４００、４１０ 内部回路 ５００ メモリセル １０００ 半導体装置 ２０００ 半導体記憶装置 Ｄ１ 第１遅延部 Ｄ２ 第２遅延部 Ｄ 遅延信号 ＥＮ イネーブル信号 ＭＯＮ 検出信号 ＯＳＣ 発振信号 ＯＮ 発振開始信号 ＶＲ 発振周波数制御
信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 川本 悟 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 Ｆターム(参考） 5J043 AA26 EE01 LL01

Claims (10)

【特許請求の範囲】
1. 【請求項１】 発振許可信号に応じて発振動作が可能と
   なる発振部と、前記発振許可信号に応じて発振周波数を
   制御する発振周波数制御信号を前記発振部に向けて出力
   する制御部と、前記発振周波数制御信号を検出し、検出
   結果に応じて前記発振部を制御する検出信号を出力する
   検出部とを備えることを特徴とするオシレータ回路。
2. 【請求項２】 前記検出部は、入力される前記発振周波
   数制御信号の信号値と、所定発振周波数に対応する信号
   値とを比較する比較部を備えることを特徴とする請求項
   １に記載のオシレータ回路。
3. 【請求項３】 前記発振許可信号により制御され、発振
   不可状態において前記発振周波数制御信号を所定クラン
   プ値にクランプするクランプ部を備えることを特徴とす
   る請求項１に記載のオシレータ回路。
4. 【請求項４】 発振許可信号に応じて発振動作が可能と
   なる発振部と、前記発振許可信号に応じて発振周波数を
   制御する発振周波数制御信号を前記発振部に向けて出力
   する制御部と、前記発振許可信号に対して所定遅延時間
   を付加した遅延信号を、前記発振部に出力する遅延部と
   を備えることを特徴とするオシレータ回路。
5. 【請求項５】 前記所定遅延時間は、前記発振許可信号
   に応じて、前記発振周波数制御信号の信号値が所定発振
   周波数に対応する信号値に達するまでの時間以上の時間
   であることを特徴とする請求項４に記載のオシレータ回
   路。
6. 【請求項６】 前記発振部は、前記発振動作の作動制御
   手段又は発振信号の出力制御手段のうち少なくとも何れ
   か一方を備え、 前記検出信号又は前記遅延信号による制御は、前記発振
   許可信号による発振可能状態において前記発振周波数制
   御信号が所定発振周波数を指示する場合に、前記作動制
   御手段の活性化による発振動作の開始、又は前記出力制
   御手段の活性化による前記発振信号の出力のうち少なく
   とも何れか一方を行なうことを特徴とする請求項１又は
   ４に記載のオシレータ回路。
7. 【請求項７】 前記発振部は、 前記発振許可信号により前記作動制御手段が活性化さ
   れ、 前記検出信号又は前記遅延信号により前記出力制御手段
   が活性化されることを特徴とする請求項６に記載のオシ
   レータ回路。
8. 【請求項８】 請求項１又は４に記載のオシレータ回路
   と、前記オシレータ回路から出力される発振信号に応じ
   た電圧を発生する電圧発生回路とを備えることを特徴と
   する半導体装置。
9. 【請求項９】 請求項１又は４に記載のオシレータ回路
   と、前記オシレータ回路から出力される発振信号に応じ
   た電圧を発生する電圧発生回路とを備えることを特徴と
   する半導体記憶装置。
10. 【請求項１０】 請求項１又は４に記載のオシレータ回
    路と、前記オシレータ回路から出力される発振信号に応
    じてリフレッシュ周期を制御するリフレッシュ制御回路
    とを備えることを特徴とする半導体記憶装置。