KR100369362B1 - 저주파 대역 감지를 위한 주파수 디텍터 - Google Patents

Abstract

본 발명은 작은 용량의 커패시터로 충전효과를 극대화하여 저주파 감지 시 커패시터의 용량을 크게 하지 않아도 되는 주파수 디텍터를 제공하기 위한 것으로, 이를 위해 본 발명은 입력 신호가 상대적으로 낮은 제1 주파수 및 제2 주파수 사이의 주파수를 가지는 신호인지를 감지하기 위하여 커패시터에 대한 충방전 동작으로 상기 입력 신호가 상기 제1 주파수 이상의 주파수인지를 감지하는 제1 감지 수단, 커패시터에 대한 충방전 동작으로 상기 입력 신호가 상기 제2 주파수 이하의 주파수인지를 감지하는 제2 감지 수단, 상기 제1 및 제2 감지 수단의 감지 결과에 응답하여 상기 입력 신호가 상기 제1 주파수 및 제2 주파수 사이의 주파수를 가지는 신호임을 알리는 최종 출력 신호를 출력하는 출력 수단을 포함하는 주파수 디텍터에 있어서, 상기 제1 및 제2 감지 수단 각각은, 자신의 커패시터 전단에 상기 커패시터의 충방전 시간을 줄일 수 있는 충방전 전류량 제어 수단을 포함한다.

Description

저주파 대역 감지를 위한 주파수 디텍터{FREQUENCY DETECTOR FOR DETECTING LOW FREQUENCY}

본 발명은 일정한 주파수 대역만을 감지하는 주파수 디텍터에 관한 것으로, 특히 저주파 대역을 감지하기 위한 저주파 주파수 디텍터에 관한 것이다.

일반적으로, 주파수 디텍터는 주파수를 감지하여 원하는 주파수 대역 내에서만 칩이 동작하도록 제어하는 회로로서, 통상 커패시터의 충방전 시간을 이용하여커패시터에 충방전된 값이 원하는 전압 레벨 보다 큰 값인지, 작은 값인 지를 검출하는 방식으로 주파수를 감지한다.

구체적으로, 주파수 디텍터로 입력되는 주파수에 의해 클럭의 주기가 정해지고, 그 클럭 주기에 따라 커패시터가 충전 또는 방전된다. 여기서, 높은 주파수에 의해 클럭의 주기가 짧아지면 그에 따라 커패시터를 충방전하는 시간도 짧아지고, 이렇게 충방전된 전하량 역시 작아 전압 레벨도 작게 된다. 반면, 낮은 주파수에 의해 클럭의 주기가 충분히 길어지면 커패시터를 충방전하는 시간이 길어져 그에 따라 전압 레벨도 커지게 된다.

이후, 이와 같이 주파수에 따라 변화하는 전압을 주파수 디텍터의 출력단에서 입력받아 이 전압이 임의의 전압레벨보다 크거나 작은 경우에 출력값을 변화시켜 출력함으로써 기준 주파수보다 낮은 주파수 대역의 입력인지 또는 높은 주파수 대역의 입력인지를 감지하게 된다.

그러나, 상기한 바와 같이 저주파 대역을 감지하는 주파수 디텍터를 구성할 경우, 저주파에 따라 커패시터의 충방전 시간을 크게 하기 위해 커패시터의 용량을 크게 해야 함으로써, 칩 구현 비용 및 전력 소모가 커지는 문제가 있다.

본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로서, 작은 용량의 커패시터로 충전효과를 극대화하여 저주파 감지시 커패시터의 용량을 크게 하지 않아도 되는 주파수 디텍터를 제공하는데 그 목적이 있다.

도 1은 본 발명의 일실시예에 따른 저주파 감지를 위한 주파수 디텍터의 내부 회로도.

* 도면의 주요 부분에 대한 설명

100 : 제1 감지부 120 : 제2 감지부

140 : 출력부

상기 목적을 달성하기 위한 본 발명은 입력 신호가 상대적으로 낮은 제1 주파수 및 제2 주파수 사이의 주파수를 가지는 신호인지를 감지하기 위하여 커패시터에 대한 충방전 동작으로 상기 입력 신호가 상기 제1 주파수 이상의 주파수인지를 감지하는 제1 감지 수단, 커패시터에 대한 충방전 동작으로 상기 입력 신호가 상기 제2 주파수 이하의 주파수인지를 감지하는 제2 감지 수단, 상기 제1 및 제2 감지 수단의 감지 결과에 응답하여 상기 입력 신호가 상기 제1 주파수 및 제2 주파수 사이의 주파수를 가지는 신호임을 알리는 최종 출력 신호를 출력하는 출력 수단을 포함하는 주파수 디텍터에 있어서, 상기 제1 및 제2 감지 수단 각각은, 자신의 커패시터 전단에 상기 커패시터의 충방전 시간을 줄일 수 있는 충방전 전류량 제어 수단을 포함하여 이루어진다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

먼저, 본 발명의 주파수 디텍터를 구성하는 원리를 간략히 설명하면, 전압의 증폭에 대한 식(Vout/Vin = 1/(1+RC jw))에서 입력 저주파수에 대하여 출력되는 값을 확장시키기 위해서는 기본적으로 C값인 커패시터의 용량(커패시턴스)을 크게 하면 되지만, 본 발명에서는 커패시터의 앞단에 드레인과 게이트를 다이오드로 접속한 NMOS 트랜지스터를 구비하고, 이 NMOS 트랜지스터의 길이(length)를 상대적으로 크게 하여 전류량을 조절함으로써 전체적으로 충방전되는 전류량을 작게 하여 작은용량의 커패시터를 사용하여 충전 효과를 극대화한다.

도 1은 본 발명의 일실시예에 따른 저주파 감지를 위한 주파수 디텍터의 내부 회로도이다.

도 1을 참조하면, 본 발명의 주파수 디텍터는 클럭 신호(CLOCK)가 저주파 대역 중 하한 주파수 이상의 주파수인지를 감지하는 제1 감지부(100)와, 클럭 신호(CLOCK)가 저주파 대역 중 상한 주파수 이하의 주파수인지를 감지하는 제2 감지부(120)와, 상기 제1 및 제2 감지부(100, 120)의 감지 결과에 응답하여 클럭 신호(CLOCK)가 하한 주파수와 상한 주파수 사이의 주파수임을 알리는 최종 출력 신호(OUT)를 출력하는 출력부(140)로 이루어진다.

먼저, 제1 감지부(100)는 소정 용량의 커패시터(C1)와, 소정 주파수의 클럭 신호(CLOCK)에 응답하여 커패시터(C1)를 충전하기 위한 충전용 PMOS 트랜지스터(PM1)와, PMOS 트랜지스터(PM1)에 연결되며 커패시터(C1)를 방전하기 위한 방전용 NMOS 트랜지스터(NM1)와, PMOS 트랜지스터(PM1) 및 NMOS 트랜지스터(NM1)의 공통 연결단과 커패시터(C1)의 일측 사이에 각각 다이오드 연결되어 충방전되는 전류량을 줄이기 위한 NMOS 트랜지스터(NM2) 및 PMOS 트랜지스터(PM2)와, 커패시터(C1)에 충방전된 값에 따라 감지 결과를 출력하는 PMOS 트랜지스터(PM3) 및 NMOS 트랜지스터(NM3)로 이루어지되, 상기 NMOS 트랜지스터(NM2)의 길이(Length)는 다른 NMOS 트랜지스터의 길이보다 크다.

이러한 구성의 제1 감지부(100)는 NMOS 트랜지스터(NM2)와 PMOS 트랜지스터(PM2)를 포함하는 충방전 전류량 제어부(102)를 제외하고는 종래의 주파수 디텍터와 동일하다. 따라서, 본 발명에서는 충방전 전류량 제어부(102)에 대해 한정하여 설명하고, 나머지 구성요소에 대한 설명은 공지된 종래 기술이므로 생략한다.

다음으로, 제2 감지부(120)는 상기 제1 감지부(100)와 동일한 구성을 갖되, 클럭 신호(CLOCK)가 저주파 대역 중 상한 주파수 이하의 주파수인지를 감지하므로 커패시터(C2)에 충방전된 값에 따라 감지 결과가 클럭킹되어 출력된다. 따라서, 제2 감지부(120)는 클럭 신호(CLOCK)에 응답하여 감지 결과를 데이터 출력단으로 내보내는 D 플립플롭(122)과, D 플립플롭(122)의 데이터 출력단 신호와 클럭 신호(CLOCK)를 입력받아 부정논리곱하는 부정논리곱 게이트(124)를 더 구비한다.

다음으로, 출력부(140)는 상기 제1 및 제2 감지부(100, 120)의 감지 결과를 입력받아 부정논리곱하는 부정논리곱 게이트를 포함하며, 클럭 신호(CLOCK)가 하한 주파수와 상한 주파수 사이의 주파수일 때 '로우' 레벨의 신호를 출력한다. 즉, 제1 감지부(100)에서 클럭 신호(CLOCK)가 하한 주파수 이상으로 감지되어 인버터(I1)를 거쳐 '하이' 레벨의 신호를 출력하고, 제2 감지부(120)에서 클럭 신호(CLOCK)가 상한 주파수 이하로 감지되어 부정논리곱 게이트(124)를 통해 '하이' 레벨의 신호를 출력하면, 출력부(140)는 '로우' 레벨 신호를 출력하여 현재 입력되는 클럭 신호(CLOCK)의 주파수가 소정의 저주파 대역 내에 존재하는 정상적인 신호임을 알리게 된다.

도 1을 참조하여, 본 발명의 충방전 전류량 제어부(102)에 대해 구체적으로 설명하되, 여기서는 제1 감지부(100)의 충방전 전류량 제어부(102)를 중심으로 설명한다.

앞서 설명한 바와 같이, 충방전 전류량 제어부(102)를 구성하는 NMOS 트랜지스터(NM2)의 길이가 다른 NMOS 트랜지스터의 길이보다 크게 구성되는데, 그 이유는 커패시터(C1)에 대한 충전시, 즉 클럭 신호(CLOCK)의 '하이' 레벨 구간 동안에 충전용 PMOS 트랜지스터(PM1)가 턴-온되고, 그에 따라 충방전 전류량 제어부(102)의 NMOS 트랜지스터(NM2)가 턴-온되어 커패시터(C1)로의 충전이 이루어지는데, 이때 비교적 길이가 긴 NMOS 트랜지스터(NM2)를 거치는 동안에 충전 시간이 소모되어 실제 커패시터(C1)를 충전하는 시간이 줄어들고, 그에 따라 충전되는 전류량을 줄일 수 있기 때문이다. 따라서, 종래와 같이 저주파 대역 감지시 저주파로 인한 클럭 신호의 주기 증가에 따라 충방전되는 시간이 길어져 커패시터의 용량을 크게 할 필요가 없다. 실제, 실험을 통해 1MHz와 10MHz 사이의 저주파 대역을 감지하는 주파수 디텍터를 구성할 때, 종래에는 7000ff의 커패시터를 사용하여 구성할 수 있으나, 본 발명에서와 같이 충방전 전류량 제어부(102)를 사용할 경우 300 내지 400ff 정도의 커패시터를 사용하여 구현이 가능하다.

한편, 클럭 신호(CLOCK)의 '로우' 레벨 구간 동안에는 충전용 PMOS 트랜지스터(PM1)가 턴-오프되어 커패시터(C1)에 충전된 전하가 PMOS 트랜지스터(PM2)와 NMOS 트랜지스터(NM1)를 통해 방전되고, 이로 인해 감지 결과를 출력하는 NMOS 트랜지스터(NM3)의 게이트단에 전압 변화를 일으킨다. 이러한 전압 변화는, 클럭 신호(CLOCK)가 하한 주파수 이상의 주파수를 가질 경우 NMOS 트랜지스터(NM3)의 문턱 전압 레벨 정도로 떨어져 NMOS 트랜지스터(NM3)의 턴-온 상태를 유지할 수 있을 정도이다. 반면, 클럭 신호(CLOCK)가 하한 주파수 이하의 주파수를 가질 경우에는 NMOS 트랜지스터(NM3)의 문턱 전압보다 더 떨어지게 되어 NMOS 트랜지스터(NM3)가 턴-오프되어 클럭 신호(CLOCK)의 주파수가 소정의 저주파 대역 내에 존재하지 않는 비정상적인 신호임을 알리게 된다.

상술한 바와 같이 이루어지는 제1 감지부(100)의 동작과 유사하게 제2 감지부(120)도 동작하여 클럭 신호(CLOCK)가 저대역 구간 내의 주파수를 가지는 신호인지를 감지할 수 있다.

또한, 본 발명의 다른 일실시예로서, 충방전 전류량 제어부(102)를 도 1과 같이 PMOS 트랜지스터와 NMOS 트랜지스터로 구성하지 않고, NMOS 트랜지스터만으로도 구성할 수 있으며, 이러한 경우에는 커패시터의 용량이 도 1의 구성에 비해 커야 한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 이루어지는 본 발명은, 충방전되는 커패시터의 앞단에 충방전 시간을 줄여 충방전 전류량을 제어하는 충방전 전류량 제어부를 구비함으로써 저주파 대역 감지시 보다 작은 용량의 커패시터를 사용하여 주파수 디텍터를 구성할 수 있다. 따라서, 주파수 디텍터를 구현하기 위한 면적 및 소비 전력을 줄일 수 있는 탁월한 효과가 있다.

Claims (5)

1. 입력 신호가 상대적으로 낮은 제1 주파수 및 제2 주파수 사이의 주파수를 가지는 신호인지를 감지하기 위하여 커패시터에 대한 충방전 동작으로 상기 입력 신호가 상기 제1 주파수 이상의 주파수인지를 감지하는 제1 감지 수단, 커패시터에 대한 충방전 동작으로 상기 입력 신호가 상기 제2 주파수 이하의 주파수인지를 감지하는 제2 감지 수단, 상기 제1 및 제2 감지 수단의 감지 결과에 응답하여 상기 입력 신호가 상기 제1 주파수 및 제2 주파수 사이의 주파수를 가지는 신호임을 알리는 최종 출력 신호를 출력하는 출력 수단을 포함하는 주파수 디텍터에 있어서,

   상기 제1 및 제2 감지 수단 각각은,

   자신의 커패시터 전단에 상기 커패시터의 충방전 시간을 줄일 수 있는 충방전 전류량 제어 수단

   을 포함하는 것을 특징으로 하는 주파수 디텍터.
2. 제 1 항에 있어서, 상기 제1 감지 수단은,

   소정 용량의 커패시터;

   상기 입력 신호에 응답하여 상기 커패시터를 충전하기 위한 제1 PMOS 트랜지스터;

   상기 제1 PMOS 트랜지스터에 연결되며 상기 커패시터를 방전하기 위한 제1NMOS 트랜지스터;

   상기 제1 PMOS 트랜지스터 및 상기 제1 NMOS 트랜지스터의 공통 연결단과 상기 커패시터의 일측 사이에 다이오드 연결되어 충방전되는 전류량을 줄이기 위한 제2 NMOS 트랜지스터;

   상기 커패시터에 충방전된 값에 따라 감지 결과를 출력하는 제2 PMOS 트랜지스터 및 제3 NMOS 트랜지스터를 포함하여 이루어지되,

   상기 제2 NMOS 트랜지스터의 길이(Length)는 다른 NMOS 트랜지스터의 길이 보다 상대적으로 긴 것을 특징으로 하는 주파수 디텍터.
3. 제 2 항에 있어서, 상기 제1 감지 수단은,

   상기 제1 PMOS 트랜지스터 및 상기 제1 NMOS 트랜지스터의 공통 연결단과 상기 커패시터의 일측 사이에 다이오드 연결되어 충방전되는 전류량을 줄이기 위한 제3 PMOS 트랜지스터

   를 더 포함하는 것을 특징으로 하는 주파수 디텍터.
4. 제 1 항에 있어서, 상기 제2 감지 수단은,

   소정 용량의 커패시터;

   상기 입력 신호에 응답하여 상기 커패시터를 충전하기 위한 제1 PMOS 트랜지스터;

   상기 제1 PMOS 트랜지스터에 연결되며 상기 커패시터를 방전하기 위한 제1 NMOS 트랜지스터;

   상기 제1 PMOS 트랜지스터 및 상기 제1 NMOS 트랜지스터의 공통 연결단과 상기 커패시터의 일측 사이에 다이오드 연결되어 충방전되는 전류량을 줄이기 위한 제2 NMOS 트랜지스터;

   상기 커패시터에 충방전된 값에 따라 감지 결과를 출력하는 제2 PMOS 트랜지스터 및 제3 NMOS 트랜지스터;

   상기 입력 신호에 응답하여 상기 제2 PMOS 트랜지스터 및 상기 제3 NMOS 트랜지스터의 공통 출력단 신호를 데이터 출력단으로 내보내는 플립플롭; 및

   상기 플립플롭의 데이터 출력단 신호와 상기 입력 신호를 입력받아 논리 조합하는 논리 조합 수단을 포함하여 이루어지되, 상기 제2 NMOS 트랜지스터의 길이(Length)는 다른 NMOS 트랜지스터의 길이 보다 상대적으로 긴 것을 특징으로 하는 주파수 디텍터.
5. 제 4 항에 있어서, 상기 제2 감지 수단은,

   상기 제1 PMOS 트랜지스터 및 상기 제1 NMOS 트랜지스터의 공통 연결단과 상기 커패시터의 일측 사이에 다이오드 연결되어 충방전되는 전류량을 줄이기 위한 제3 PMOS 트랜지스터

   를 더 포함하는 것을 특징으로 하는 주파수 디텍터.