TWI754596B - 電源控制電路 - Google Patents

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Abstract

本發明提供一種即使外部電源被瞬間切斷的情況下也能夠確實對內部電源放電的電源控制電路。電源控制電路包括：電壓檢出部，檢出外部電源的電壓；內部電源生成部，根據外部電源產生內部電源；以及控制部，在被檢出的外部電源的電壓下降到既定值以下的情況下，根據具有外部電源的電壓之第1控制訊號以及具有內部電源的電壓之第2控制訊號當中的至少該第2控制訊號，來控制對內部電源放電。

Description

電源控制電路
本發明係有關於電源控制電路。
習知的電源控制電路，有一種開機重設(power-on reset)電路(例如專利文獻1~3)。開機重設電路設計成，例如為了避免施加外部電源後無法確保電源電壓的狀態造成其他的電路的動作變得不穩定，會將這些其他的電路的動作保持於重置狀態，在確保動作電源後解除重置狀態。
又，在驅動這樣的其他的電路用的內部電源是從外部電源產生的情況下，為了執行對這些其他的電路的開機重設，必須在外部電源切斷(power off)時停止這些其他的電路的動作。因此，現有的電源控制電路會設計成在外部電源切斷的情況下對內部電源放電。
這種電源控制電路設計成例如外部電源切斷使得外部電源的電壓緩慢降到接地位準(0V)的情況下，使會以外部電源驅動的電路來對內部電源放電。
先前技術文獻
專利文獻1：中國專利公開公報第102377416號
專利文獻2：美國專利公報第7816957號
專利文獻3：台灣專利公報第I543527號
然而，例如，切斷外部電源使得外部電源的電壓瞬間降到接地位準的情況下，因為用來對內部電源放電的電路的動作瞬間停止，而變得難以對內部電源放電。在這個情況下，會有一種電路，不只在切斷外部電源的期間，在再次提供外部電源時也透過內部電源的供給而繼續動作，藉此不在再次提供外部電源時進行開機重設。這樣一來，因為再次提供外部電源時進行開機重設的電路、以及不進行開機重設的電路有可能混合在一起，而產生了這些電路之間的動作不正常，甚至是設置了這些電路的裝置發生故障的可能性。
有鑑於上述的問題點，本發明的目的是提供一種電源控制電路，即使在外部電源被瞬間切斷的情況下也能夠確實地對內部電源放電。
為了解決上述問題，本發明提供一種電源控制電路，包括：一電壓檢出部，檢出一外部電源的電壓；一內部電源生成部，根據該外部電源產生一內部電源；以及控制部，在被檢出的該外部電源的電壓下降到既定值以下的情況下，根據具有該外部電源的電壓之一第1控制訊號以及具有該內部電源的電壓之一第2控 制訊號當中的至少該第2控制訊號，來控制對該內部電源放電。
根據此發明，因為內部電源根據具有內部電源的電壓之第2控制訊號而放電，所以例如即使外部電源被瞬間切斷的情況下，也能夠在內部電源殘存的期間，根據第2控制訊號對內部電源放電。藉此，即使是外部電源被瞬間切斷的情況下，也能夠確實對內部電源放電。
根據本發明的電源控制電路，即使在外部電源被瞬間切斷的情況下也能夠確實地對內部電源放電。
10:電壓檢出部
20:第1內部電源生成部
21:第1內部電源生成電路
22:開關部
22a、22b、22c:MOSFET
30:第2內部電源生成部
31:第2內部電源生成電路
32:第1位準移位電路
32a:反相器
32b、32c、32d、32e:MOSFET
33:第2位準移位電路
33a:反相器
33b、33c、33d、33e:MOSFET
35:開關部
35a、35b:MOSFET
40:控制部
41:第1反相器
42:第2反相器
43:第3反相器
S:檢出電壓訊號
S1、S1’:第1控制訊號
S2’、S2’:第2控制訊號
VDD:外部電源的電壓
V1:第1內部電源的電壓
V2:第2內部電源的電壓
第1圖係顯示本發明第1實施型態的電源控制電路的架構例的方塊圖。
第2圖係顯示本發明的第1實施型態的電源控制電路的第1內部電源生成部及控制部的架構例的示意圖。
第3圖(a)係顯示外部電源的電壓逐漸下降的情況下的第1內部電源的電壓的變化的時序圖。
第3圖(b)係顯示外部電源的電壓逐漸下降的情況下的第1控制訊號及第2控制訊號的各個的電壓的變化的時序圖。
第4圖(a)係顯示外部電源的電壓瞬間下降的情況下的第1內部電源的電壓的變化的時序圖。
第4圖(b)係顯示外部電源的電壓瞬間下降的情況下的第1控制訊 號及第2控制訊號的各個的電壓的變化的時序圖。
第5圖係顯示本發明第2實施型態的電源控制電路的第2內部電源生成部及控制部的架構例的示意圖。
第6圖(a)係顯示外部電源的電壓逐漸下降的情況下的第1內部電源及第2內部電源的各個的電壓的變化的時序圖。
第6圖(b)係顯示外部電源的電壓逐漸下降的情況下的第1控制訊號及第2控制訊號的各個的電壓的變化的時序圖。
第7圖(a)係顯示外部電源的電壓瞬間下降的情況下的第1內部電源及第2內部電源的各個的電壓的變化的時序圖。
第7圖(b)係顯示外部電源的電壓瞬間下降的情況下的第1控制訊號及第2控制訊號的各個的電壓的變化的時序圖。
第8圖係顯示本發明第3實施型態的電源控制電路的第1內部生成電路、第2內部電源生成部及控制部的架構例的示意圖。
第9圖(a)係顯示外部電源的電壓瞬間下降的情況下的第1內部電源及第2內部電源的各個的電壓的變化的時序圖。
第9圖(b)係顯示外部電源的電壓瞬間下降的情況下的第1控制訊號及第2控制訊號的各個的電壓的變化的時序圖。
以下，參照圖式詳細說明本發明實施型態的電源控制電路。要注意的是，這些實施型態只是例示，本發明並未限定於此。
又，本說明書等當中的「第1」、「第2」、「第3」等的記載是為了要區別某個構成要素與其他的構成要素而使用，並非用來限定該構成要素的數目、順序或優先度等。例如，「第1要素」及「第2要素」這樣的記載存在的情況下，並非表示只能採用「第1要素」及「第2要素」這兩個要素，也不是表示「第1要素」必須比「第2要素」優先。
第1圖係顯示本發明第1實施型態的電源控制電路的架構例的方塊圖。電源控制電路具備電壓檢出部10、第1內部電源生成部20、第2內部電源生成部30、控制部40。又，電壓檢出部10、第1內部電源生成部20、第2內部電源生成部30及控制部40各自被供應外部電源的電壓VDD。而第1內部電源生成部20及第2內部電源生成部30各自是本發明中的「內部電源生成部」的一例。
在此，本實施型態中，將對第1內部電源放電的情況做為一例來說明。
這個電源控制電路可以設置在任意的電子裝置上，例如可以設置在DRAM(Dynamic Random Access Memory)等的記憶體裝置。這種記憶體裝置為了將消耗電力及速度性能最佳化，會具有電壓不同的數個內部電源。又，使用於最近的IoT(Internet of Things)邊緣裝置(例如智慧型手機等)的記憶體裝置會週期性地短時間動作。在此，考慮到非動作時的待機時間較長，在該待機時間切斷電源就減低記憶體裝置的消耗電力這點來說相當有效。
另外，這種記憶體裝置中，如果耦合電容變大，電源投入電流或待機漏電流會變大，因此較為不佳。另一方面，如果耦合電容變小，供給的電力訊號的迴轉率(slew rate)會變快(也就是，外部電源的開關會瞬間進行)。在這個情況下，為了對記憶體裝置內的電路進行開機重設，需要在即使瞬間切斷外部電源的情況下也能確實對內部電源放電。
因此，將本實施型態的電源控制電路設置於記憶體裝置的情況下，即使瞬間切斷外部電源的情況下也能確實對內部電源放電，因為能夠對記憶體裝置內的電路確實地進行開機重設，所以更為合適。
電壓檢出部10檢出外部電源的電壓VDD。又，電壓檢出部10判別檢出的外部電源的電壓VDD是否比既定的閾值電壓Vth(如第3圖所示)更高。又，電壓檢出部10判別檢出的外部電源的電壓VDD在閾值電壓Vth以下的情況下，將具有電壓VDD(具有與電壓VDD的電位相等的電位)的檢出電壓訊號S輸出到控制部40。另外，電壓檢出部10可以由周知的電壓檢出電路構成。
第1內部電源生成部20根據外部電源而產生第1內部電源。因此，第1內部電源具有電壓V1(例如V1<VDD)。又，第1內部電源生成部20將生成的第1內部電源供給到第1內部電源所驅動的其他的電路(圖示省略)。更進一步，第1內部電源生成部20也可以具備因應供給第1內部電源的電路來變換電壓V1的位準的位準轉換器或控制電路等。
第2內部電源生成部30根據外部電源而產生第2內部電源。在此，第2內部電源也可以具有例如比第1內部電源的電壓V1更高的電壓V2(例如V2>VDD)。又，第2內部電源生成部30將產生的第2內部電源供給至第2內部電源驅動的其他的電路(圖示省略)。更進一步，第2內部電源生成部30也可以具備因應供給第2內部電源的電路來變換電壓V2的位準的位準轉換器或控制電路等。
控制部40在檢出的外部電源的電壓VDD下降到閾值電壓Vth以下的情況下，根據具有外部電源的電壓VDD的第1控制訊號S1及具有第1內部電源(內部電源)的電壓的第2控制訊號S2之中的至少第2控制訊號S2而控制第1內部電源放電。另外，閾值電壓Vth是本發明中的「既定值」的一例。
第2圖係顯示本實施型態的電源控制電路的第1內部電源生成部20及控制部40的架構例的示意圖。第1內部電源生成部20可以具備根據外部電源產生第1內部電源的第1內部電源生成電路21、連接於第1內部電源(內部電源)及接地之間的開關部22。另外，開關部22是本發明中的「第1開關部」的一例。
第1內部電源生成電路21例如也可以將使用穩壓器等將電壓VDD降壓至電壓V1等而產生的第1內部電源，供給(輸出)到其他的電路。又，第1內部電源生成電路21也可以由周知的內部電源生成電路構成。
開關部22可以具備連接於第1內部電源(內部電源)與接地之間的N型MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)22a，也就是外部電源的電壓VDD下降到閾值電壓Vth(既定值)以下的情況下，藉由第1控制訊號S1的輸入而導通的MOSFET22a。藉此，當外部電源的電壓VDD下降到閾值電壓Vth以下的情況下，藉由第1控制訊號S1的輸入，能夠形成從第1內部電源透過MOSFET22a到達接地的電流路徑。另外，MOSFET22a是本發明中的「第2電晶體」的一例。
本實施型態中，MOSFET22a的汲極連接到第1內部電源生成電路21的輸出電壓V1。又，MOSFET22a的源極接地。更進一步，MOSFET22a的閘極會被施加控制部40輸出的第1控制訊號S1。
又，開關部22可以具備連接於第1內部電源(內部電源)與接地之間的N型MOSFET22b，也就是外部電源的電壓VDD下降到閾值電壓Vth(既定值)以下的情況下，藉由第2控制訊號S2的輸入而導通的MOSFET22b。藉此，當外部電源的電壓VDD下降到閾值電壓Vth以下的情況下，藉由第2控制訊號S2的輸入，能夠形成從第1內部電源透過MOSFET22b到達接地的電流路徑。另外，MOSFET22b是本發明中的「第1電晶體」的一例。
本實施型態中，MOSFET22b的汲極連接到第1內部電源生成電路21的輸出電壓V1。又，MOSFET22b的源極接地。更進一步，MOSFET22b的閘極會被施加控制部40輸出的第2控制訊號S2。
控制部40也可以具備將使用外部電源將檢出電壓訊 號S(具有與外部電源的電壓之訊號)邏輯反轉後的訊號做為反轉訊號輸出的第1反相器41、將使用第1內部電源(內部電源)將反轉訊號邏輯反轉後的訊號做為第2控制訊號S2輸出的第2反相器42。藉此，控制部40例如能夠在檢出電壓訊號S為高位準時，輸出高位準的第2控制訊號S2。又，外部電源的電壓VDD是接地位準的情況下，低位準的訊號輸入第2反相器，高位準的第2控制訊號S2從第2反相器42輸出。因此，控制部40即使例如在外部電源的電壓VDD在接地位準的情況下，也能夠輸出高位準的第2控制訊號S2。
又，控制部40也可以具備將使用外部電源將反轉訊號邏輯反轉後的訊號做為第1控制訊號S1輸出的第3反相器43。藉此，控制部40例如能夠在檢出電壓訊號S為高位準時，輸出高位準的第1控制訊號S1。又，控制部40在檢出電壓訊號S為低位準的情況下，輸出低位準的第1控制訊號S1。
本實施型態中，第1反相器41被供給外部電源的電壓VDD。又，第1反相器41的輸入端子連接到檢出電壓訊號S。
本實施型態中，第2反相器42被供給第1內部電源的電壓V1。更進一步，第2反相器42的輸入端子連接到第1反相器41的輸出端子。又更進一步，第2反相器42的輸出端子連接到MOSFET22b的閘極。
本實施型態中，第3反相器43被供給外部電源的電壓VDD。又，第3反相器43的輸入端子連接到第1反相器41的輸出端子。又更進一步，第3反相器43的輸出端子連接到MOSFET22a的 閘極。
又，控制部40也可以根據第1控制訊號S1及/或第2控制訊號S2而導通連接於第1內部電源(內部電源)與接地之間的開關部22(第1開關部)，藉此控制對第1內部電源放電。在這個情況下，根據第1控制訊號S1及/或第2控制訊號S2來導通開關部22，藉此形成第1內部電源至接地的電流路徑，因此能夠對第1內部電源放電。
本實施型態中，控制部40將高位準的第1控制訊號S1輸出到MOSFET22a的閘極而導通MOSFET22a，藉此控制對第1內部電源放電。又，本實施型態中，控制部40將高位準的第2控制訊號S2輸出到MOSFET22b的閘極而導通MOSFET22b，藉此控制對第1內部電源放電。
接著，參照第3圖說明本實施型態的電源控制電路的動作。第3圖(a)係顯示外部電源的電壓VDD逐漸下降的情況下的第1內部電源的電壓V1的變化的時序圖。第3圖(b)係顯示外部電源的電壓VDD逐漸下降的情況下的第1控制訊號S1及第2控制訊號S2的各個的電壓的變化的時序圖。
如第3圖(a)所示，從外部電源供給一定的電壓VDD(>Vth)期間，第1內部電源生成部20產生電路驅動用的一定的電壓V1。在這個期間中，電壓VDD比閾值電壓Vth高，因此電壓檢出部10將低位準的檢出電壓訊號S輸出到控制部40。
在這個情況下，第1內部電源生成部20的 MOSFET22a因為控制部40輸出的低位準的第1控制訊號S1施加到閘極而轉為截止狀態。又，當低位準的檢出電壓訊號S輸入後，控制部40的第1反相器41輸出從低位準邏輯反轉為高位準的反轉訊號。更進一步，當高位準的反轉訊號輸入後，控制部40的第2反相器42將高位準邏輯反轉為低位準的訊號做為第2控制訊號S2輸出。在這個情況下，第1內部電源生成部20的MOSFET22b因為低位準的第2控制訊號S2施加到閘極而轉為截止狀態。藉此，因為不會形成第1內部電源的電壓V1至接地的電流路徑，所以第1內部電源被供給到其他的電路。
接著，當在時間t1開始切斷外部電源，使得外部電源的電壓VDD逐漸下降，在時間t2外部電源的電壓VDD到達閾值電壓Vth以下，電壓檢出部10輸出高位準的檢出電壓訊號S。在此，控制部40的第1反相器41在當高位準的檢出電壓訊號S輸入時，將從高位準邏輯反轉到低位準的反轉訊號輸出。又，控制部40的第2反相器42在當低位準的反轉訊號輸入時，將從低位準邏輯反轉到高位準的訊號做為第2控制訊號S2輸出。另外，第2控制訊號S2的電壓如第3圖(b)所示，等於第1內部電源的電壓V1。更進一步，控制部40的第3反相器43在當低位準的反轉訊號輸入時，將從低位準邏輯反轉到高位準的訊號做為第1控制訊號S1輸出。另外，第1控制訊號S1的電壓如第3圖(b)所示，等於外部電源的電壓VDD。
在這個情況下，第1內部電源生成部20的MOSFET22a因為高位準的第1控制訊號S1施加到閘極而轉為導通 狀態。藉此，形成第1內部電源透過MOSFET22a到達接地的電流路徑，第1內部電源放電。又，第1內部電源生成部20的MOSFET22b因為高位準的第2控制訊號S2施加到閘極而轉為導通狀態。藉此，形成第1內部電源透過MOSFET22b到達接地的電流路徑，第1內部電源放電。
接著，參照第4圖來說明外部電源的電壓VDD瞬間下降時的本實施型態的電源控制電路的動作。第4圖(a)係顯示外部電源的電壓VDD瞬間下降的情況下的第1內部電源的電壓V1的變化的時序圖。第4圖(b)係顯示外部電源的電壓VDD瞬間下降的情況下的第1控制訊號S1及第2控制訊號S2的各個的電壓的變化的時序圖。
與參照第3圖說明的情況相同，從外部電源供給一定的電壓VDD(>Vth)期間，電壓檢出部10輸出低位準的檢出電壓訊號S。又，控制部40輸出低位準的第1控制訊號S1、低位準的第2控制訊號S2。因此，第1內部電源不放電而供給到其他的電路。
接著，當在時間t3切斷外部電源時，外部電源的電壓VDD瞬間下降到接地位準。此時，電壓檢出部10在時間t3輸出高位準的檢出電壓訊號S，但這個檢出電壓訊號S例從高位準變化為低位準，並維持低位準的狀態。
另一方面，控制部40的第1反相器41將低位準的檢出電壓訊號S邏輯反轉，並做為高位準的反轉訊號輸出。在此，反轉訊號的電壓等於外部電源的電壓VDD(接地位準)，因此低位準的 訊號輸入第2反相器42。然後，第2反相器42將低位準的反轉訊號邏輯反轉，並做為高位準的第2控制訊號S2輸出。在此，第2控制訊號S2的電壓如第4圖(b)所示，等於第1內部電源的電壓V1。另外，從第3反相器43輸出的第1控制訊號S1如第4圖(b)所示，在時間t3轉為高位準，但與檢出電壓訊號S一樣，立刻變化為低位準，並維持低位準的狀態。
第1內部電源生成部20的MOSFET22b因為高位準的第2控制訊號S2施加到閘極而轉為導通狀態。藉此，在第2控制訊號S2為高位準的期間(第1內部電源殘存期間)，形成第1內部電源透過MOSFET22b到達接地的電流路徑，第1內部電源放電。
如上所述，根據本實施型態的電源控制電路，根據具有第1內部電源(內部電源)的電壓V1之第2控制訊號S2來對第1內部電源放電，因此例如即使外部電源被瞬間切斷的情況下，也能夠在第1內部電源殘存期間，根據第2控制訊號S2對第1內部電源放電。藉此，即使外部電源被瞬間切斷的情況下，也能夠確實對第1內部電源放電。
以下說明本發明的第2實施型態。本實施型態的電源控制電路在對第2內部電源放電這點與第1實施型態不同。以下，說明與第1實施型態不同的架構。
第5圖係顯示本發明實施型態的電源控制電路的第2內部電源生成部30及控制部40的架構例的示意圖。第2內部電源生成部30也可以具備根據外部電源產生第2內部電源之第2內部電源 生成電路31、第1位準移位電路32、第2位準移位電路33、NOR電路34、連接於第2內部電源(內部電源)與外部電源之間的開關部35。另外，開關部35是本發明中的「第2開關部」的一例。
第2內部電源生成電路31也可以例如將使用電荷泵等將電壓VDD升壓到電壓V2而產生的第2內部電源，供給(輸出)到其他的電路。又，第2內部電源生成電路31也可以由周知的內部電源生成電路構成。
第1位準移位電路32包括被供給外部電源的電壓VDD的反相器32a、2個N型MOSFET32b、32c、2個P型MOSFET32d、32e。
MOSFET32b的汲極透過MOSFET32d的汲極-源極，連接到第2內部電源的輸出電壓V2，也連接到MOSFET32e的閘極。又，MOSFET32b的閘極連接到反相器32a的輸入端子，也連接到控制部40的第3反相器43的輸出端子。藉此，MOSFET32b的閘極及反相器32a的輸入端子各自被施加控制部40所輸出的第1控制訊號S1’。其中，第1控制訊號S1’的電壓等於外部電源的電壓VDD。更進一步，MOSFET32b的源極接地。
MOSFET32c的汲極透過MOSFET32e的汲極-源極，連接到第2內部電源的輸出電壓V2，也分別連接到MOSFET32d的閘極及NOR電路34的一個的輸入端子。又，MOSFET32c的閘極分別連接到反相器32a的輸出端子及開關部35的MOSFET35b(後述)的閘極。更進一步，MOSFET32c的源極接地。
第2位準移位電路33包括被供給第1內部電源的電壓V1之反相器33a、2個N型MOSFET33b、33c、2個P型MOSFET33d、33e。
MOSFET33b的汲極透過MOSFET33d的汲極-源極，連接到第2內部電源的輸出電壓V2，也連接到MOSFET33e的閘極。又，MOSFET33b的閘極連接到反相器33a的輸入端子，也連接到控制部40的第2反相器42的輸出端子。藉此，MOSFET33b的閘極及反相器33a的輸入端子各自被施加控制部40所輸出的第2控制訊號S2’。其中，第2控制訊號S2’的電壓等於第1內部電源的電壓V1。更進一步，MOSFET33b的源極接地。
MOSFET33c的汲極透過MOSFET33e的汲極-源極，連接到第2內部電源的輸出電壓V2，也分別連接到MOSFET33d的閘極及NOR電路34的一個的輸入端子。又，MOSFET33c的閘極分別連接到反相器33a的輸出端子。更進一步，MOSFET33c的源極接地。
NOR電路34被供給第2內部電源的電壓V2。又，NOR電路34的輸出端子連接到開關部35的MOSFET35a(後述)的閘極。
開關部35也可以具備外部電源的電壓VDD下降到閾值電壓Vth(既定值)以下的情況下，藉由第1控制訊號S1’及/或第2控制訊號S2’的輸入而導通的P型MOSFET35a。藉此，當外部電源的電壓VDD下降到閾值電壓Vth以下的情況下，藉由第1控制訊 號S1’及/或第2控制訊號S2’的輸入，能夠形成從第2內部電源透過MOSFET35a到達外部電源的電流路徑。另外，MOSFET35a是本發明中的「第3電晶體」的一例。
又，開關部35也可以具備外部電源的電壓VDD下降到閾值電壓Vth(既定值)以下的情況下或是外部電源切斷的情況下(外部電源的電壓VDD為接地位準的情況)導通的P型MOSFET35b。更進一步地，MOSFET35a及MOSFET35b也可以串聯連接到第2內部電源(內部電源)及外部電源之間。藉此，當外部電源的電壓VDD下降到閾值電壓Vth以下的情況下或是外部電源切斷的情況下，能夠形成從第2內部電源透過MOSFET35a及MOSFET35b到達外部電源的電流路徑。另外，MOSFET35b是本發明中的「第4電晶體」的一例。
本實施型態中，MOSFET35a的源極連接到第2內部電源生成電路31的輸出電壓V2。又，MOSFET35a的汲極透過MOSFET35b的汲極-源極連接到外部電源的輸出電壓VDD。另外，MOSFET35a及MOSFET35b的位置也可以交換。
控制部40也可以根據第1控制訊號S1’及/或第2控制訊號S2’，將連接於第2內部電源(內部電源)及外部電源之間的開關部35(第2開關部)導通，控制對第2內部電源放電。在這個情況下，能夠根據第1控制訊號S1’及/或第2控制訊號S2’導通開關部35，來形成第2內部電源至外部電源的電源路徑，因此能夠對第2內部電源放電。
本實施型態中，控制部40將高位準的第1控制訊號S1’輸出到第1位準移位電路32，分別導通開關部35的MOSFET35a及MOSFET35b，藉此控制對第2內部電源放電。又，本實施型態，控制部40將高位準的第2控制訊號S2’輸出到第2位準移位電路33，分別導通開關部35的MOSFET35a，藉此控制對第2內部電源放電。
接著，參照第6圖來說明本實施型態的電源控制電路的動作。第6圖(a)係顯示外部電源的電壓VDD逐漸下降的情況下的第1內部電源及第2內部電源的各個電壓V1、V2的變化的時序圖。第6圖(b)係顯示外部電源的電壓VDD逐漸下降的情況下的第1控制訊號S1’及第2控制訊號S2’的各個的電壓的變化的時序圖。
另外，關於第1內部電源的電壓V1的變化，因為與上述第1實施型態相同，所以在此說明第2內部電源的電壓V2的變化。
如第6圖(a)所示，從外部電源供給一定的電壓VDD(>Vth)期間，第2內部電源生成部30產生電路驅動用的一定的電壓V2。在這個期間，因為電壓VDD比閾值電壓Vth高，所以電壓檢出部10將低位準的檢出電壓訊號S輸出到控制部40。
在這個情況下，控制部40與上述第1實施型態相同地，輸出低位準的第1控制訊號S1’及低位準的第2控制訊號S2’。此時，第2內部電源生成部30的第1位準移位電路32的反相器32a會在第1控制訊號S1’輸入後，輸出將第1控制訊號S1’邏輯反轉的反轉訊號。因此，第2內部電源生成部30的開關部35的MOSFET35b，因 為反相器32a將低位準邏輯反轉到高位準的訊號施加到閘極，而轉為截止狀態。
又，第2內部電源生成部30的第1位準移位電路32中，第1控制訊號S1’為低位準的情況下，MOSFET32b轉為截止狀態，MOSFET32c轉為導通的狀態。在這個情況下，第1位準移位電路32將低位準的訊號輸出到NOR電路34。另外，第1位準移位電路32的詳細的動作也可以與周知的位準移位電路相同。
另一方面，第2內部電源生成部30的第2位準移位電路33中，第2控制訊號S2’在低位準的情況下，MOSFET33b成為截止狀態，MOSFET33c成為導通狀態。在這個情況下，第2位準移位電路33將低位準的訊號輸出到NOR電路34。另外，第2位準移位電路33的詳細動作也可以與周知的位準移位電路相同。然後，第2內部電源生成部30的開關部35的MOSFET35a，因為NOR電路34的邏輯計算的結果為高位準的訊號施加到閘極，而轉為截止狀態。
因此，因為沒有形成從第2內部電源的電壓V2透過MOSFET35a、35b往外部電源的電壓VDD的電流路徑，因此第2內部電源會供給到其他的電路。
接著，當在時間t4開始切斷外部電源，外部電源的電壓VDD逐漸下降，在時間t5外部電源的電壓VDD到達閾值電壓Vth以下時，電壓檢出部10輸出高位準的檢出電壓訊號S。又，控制部40與上述的第1實施型態相同地，輸出高位準的第1控制訊號S1’及高位準的第2控制訊號S2’。在此，第1控制訊號S1’的電壓如第6 圖(b)所示，與外部電源的電壓VDD相同。又，第2控制訊號S2’的電壓如第6圖(b)所示，與第1內部電源的電壓V1相同。
在這個情況下，第2內部電源生成部30的第1位準移位電路32的反相器32a，當第1控制訊號S1’輸入後，會輸出將第1邏輯訊號S1’邏輯反轉的反轉訊號。因此，第2內部電源生成部30的開關部35的MOSFET35b，因為反相器32a從高位準邏輯反轉成低位準的訊號施加到閘極，而轉為導通狀態。
又，第2內部電源生成部30的第1位準移位電路32中，第1控制訊號S1’為高位準的情況下，MOSFET32b轉為導通狀態，MOSFET32c轉為截止狀態。在這個情況下，第1位準移位電路32將高位準訊號輸出到NOR電路34。另一方面，第2內部電源生成部30的第2位準移位電路33中，第2控制訊號S2’為高位準的情況下，MOSFET33b轉為導通狀態，MOSFET33c轉為截止狀態。在這個情況下，第2位準移位電路33將高位準訊號輸出到NOR電路34。然後，第2內部電源生成部30的開關部35的MOSFET35a，因為NOR電路34的邏輯計算的結果為低位準的訊號施加到閘極，而轉為導通狀態。
因此，形成第2內部電源的電壓V2透過MOSFET35a、35b到達外部電源的電壓VDD的電流路徑，第2內部電源放電(第2內部電源的電壓V2會與外部電源的電壓VDD一起下降到接地位準)。
接著，參照第7圖來說明外部電源的電壓VDD瞬間下 降的情況下的本實施型態的電源控制電路的動作。第7圖(a)係顯示外部電源的電壓VDD瞬間下降的情況下的第1內部電源及第2內部電源的各個電壓V1、V2的變化的時序圖。第7圖(b)係顯示外部電源的電壓VDD瞬間下降的情況下的第1控制訊號S1’及第2控制訊號S2’的各個的電壓的變化的時序圖。
另外，在此，將第1內部電源及第2內部電源中只對第2內部電源放電的情況下做為一例來說明。
與參照第6圖說明的情況相同，外部電源供給一定的電壓VDD(>Vth)的期間，電壓檢出部10輸出低位準的檢出電壓訊號S。又，控制部40輸出低位準的第1控制訊號S1’及低位準的第2控制訊號S2’。因此，第2內部電源不放電而供給到其他的電路。
接著，當在時間t6切斷外部電源，外部電源的電壓VDD會瞬間降低至接地位準。此時，電壓檢出部10在時間t6輸出高位準的檢出電壓訊號S，但這個檢出電壓訊號S從高位準立刻變化為低位準，並且維持低位準的狀態。
在這個情況下，控制部40與上述第1實施型態相同地，輸出高位準的第2控制訊號S2’。在此，第2控制訊號S2’與第1內部電源的電壓V1相同。又，控制部40輸出低位準的第1控制訊號S1’。
第2內部電源生成部30的第1位準移位電路32的反相器32a，當低位準的第1控制訊號S1’輸入時，將第1控制訊號S1’邏輯反轉的高位準的反轉訊號輸出。在此，這個反轉訊號的電壓等 於外部電源的電壓VDD(接地位準)，因此低位準的訊號施加到開關部35的MOSFET35b的閘極。藉此，MOSFET35b成為導通狀態。
又，第2內部電源生成部30的第1位準移位電路32中，第1控制訊號S1’為低位準的情況下，MOSFET32b轉為截止狀態，MOSFET32c轉為導通狀態。在這個情況下，第1位準移位電路32將低位準訊號輸出到NOR電路34。另一方面，第2內部電源生成部30的第2位準移位電路33中，第2控制訊號S2’為高位準的情況下，MOSFET33b轉為導通狀態，MOSFET33c轉為截止狀態。在這個情況下，第2位準移位電路33將高位準訊號輸出到NOR電路34。然後，第2內部電源生成部30的開關部35的MOSFET35a，因為NOR電路34的邏輯計算的結果為低位準的訊號施加到閘極，而轉為導通狀態。
因此，形成第2內部電源的電壓V2透過MOSFET35a、35b到達外部電源的電壓VDD的電流路徑，第2內部電源放電(第2內部電源的電壓V2會與外部電源的電壓VDD一起下降到接地位準)。
如上述，根據本實施型態的電源控制電路，因為根據具有第1內部電源(內部電源)的電壓V1之第2控制訊號S2’而使第2內部電源放電，因此，即使例如外部電源被瞬間切斷的情況下，在第1內部電源殘存期間，也能夠根據第2控制訊號S2’對第2內部電源放電。藉此，即使外部電源被瞬間切斷的情況下，也能夠確實地對第2內部電源放電。
以下說明本發明的第3實施型態。本實施型態的電源控制電路在對第1內部電源及第2內部電源各自放電這點與上述各實施型態不同。以下，說明與上述各實施型態不同的架構。
第8圖係顯示本發明實施型態的電源控制電路的第1內部生成電路20、第2內部電源生成部30及控制部40的架構例的示意圖。
本實施型態中，控制部40可以在檢出的外部電源的電壓VDD下降到閾值電壓Vth(既定值)以下的情況下，根據第1控制訊號S1、S1’及第2控制訊號S2、S2’當中的至少第2控制訊號S2、S2’，控制對第1內部電源及第2內部電源放電。
又，本實施型態中，第2內部電源也可以具有比第1內部電源的電壓V1更高的電壓V2。在這個情況下，即使第1內部電源及第2內部電源的各個電壓V1、V2不同，能夠根據第2控制訊號S2、S2’分別對第1內部電源及第2內部電源放電。
然而，例如，第2控制訊號S2、S2’的電壓與第1內部電源的電壓V1相同的情況下，因為在第2內部電源的放電結束之前第1內部電源放電結束(例如，在第2內部電源的電壓V2下降到接地位準之前第2控制訊號S2、S2’變化成低位準)，而有第2內部電源的放電停止(殘存第2內部電源)的可能性。因此，控制部40也可以控制在第2內部電源放電結束後第1內部電源的放電結束。藉此，即使是第2控制訊號S2、S2’的電壓等於第1內部電源的電壓V1的情況下，也能夠根據第2控制訊號S2、S2’分別對第1內部電源及 第2內部電源放電。
本實施型態中，第1內部電源生成部20的開關部22也可以具備在第2內部電源的電壓V2比第1內部電源的電壓V1低的情況下轉為導通的P型MOSFET22c、在外部電源的電壓VDD下降到閾值電壓Vth(既定值)的情況下因為第2控制訊號S2、S2’的輸入而轉為導通的N型的MOSFET22b。又，MOSFET22c以及MOSFET22b也可以串聯於第1內部電源及外部電源之間。藉此，外部電源的電壓VDD下降到閾值電壓Vth以下的情況，第2內部電源的電壓V2變得比第1內部電源的電壓V1更低的情況下，因為第2控制訊號S2、S2’的輸入而形成從第1內部電源透過MOSFET22c及MOSFET22b至接地的電流路徑，所以能夠使第1內部電源的放電待機，讓第2內部電源的電壓V2降低到比第1內部電源的電壓V1更低為止。因此，能夠在第2內部電源的放電完成後使第1內部電源的放電結束。另外，MOSFET22c是本發明中的「第5電晶體」的一例，MOSFET22b是本發明的「第6電晶體」的一例。
本實施型態中，MOSFET22b的汲極透過MOSFET22c的汲極-源極而連接到第1內部電源生成電路21的輸出電壓V1。又，MOSFET22b的源極接地。更進一步地，MOSFET22b的閘極被施加第2控制訊號S2。又，MOSFET22c的閘極會連接到第2內部電源生成部30的輸出電壓V2。另外，MOSFET22b及MOSFET22c的位置可以交換。
接著，參照第9圖來說明本實施型態的電源控制電路 的動作。第9圖(a)係顯示外部電源的電壓VDD瞬間下降的情況下的第1內部電源及第2內部電源的各個的電壓V1、V2的變化的時序圖。第9圖(b)係顯示外部電源的電壓VDD瞬間下降的情況下的第1控制訊號S1、S1’及第2控制訊號S2、S2’的各個的電壓的變化的時序圖。
另外，關於外部電源的電壓VDD逐漸下降的情況下的第1內部電源及第2內部電源的各個電壓V1、V2的變化，與上述的各實施型態相同。
與上述的各實施型態相同，從外部電源供給一定的電壓VDD(>Vth)期間，電壓檢出部10輸出低位準的檢出電壓訊號S。又，控制部40輸出低位準的第1控制訊號S1、S1’及低位準的第2控制訊號S2、S2’。因此，第1內部電源及第2內部電源不會被放電而供給到其他的電路。
接著，當在時間t7切斷外部電源，外部電源的電壓VDD瞬間下降至接地位準。此時，電壓檢出部10在時間t7輸出高位準的檢出電壓訊號S，但這個檢出電壓訊號S立刻從高位準變化為低位準，維持低位準狀態。
在這個情況下，控制部40與上述各實施型態同樣地，輸出高位準的第2控制訊號S2、S2’。在此，第2控制訊號S2、S2’的電壓與第1內部電源的電壓V1相同。又，控制部40輸出低位準的第1控制訊號S1、S1’。
第1內部電源生成部20中，開關部22的MOSFET22a 因為低位準的第1控制訊號S1施加到閘極而轉為截止狀態。又，MOSFET22b因為高位準的第2控制訊號S2施加於閘極而轉為導通狀態。另一方面，MOSFET22c因為第2內部電源的電壓V2比第1內部電源的電壓V1高，所以高位準的訊號施加至閘極。藉此，MOSFET22c轉為截止狀態。如此一來，因為不形成第1內部電源的電壓V1至接地的電流路徑，所以第1內部電源會供給到其他的電路。
第2內部電源生成部30中，與上述第2實施型態同樣地，形成第2內部電源的電壓V2透過MOSFET35a、35b到達外部電源的電壓VDD的電流路徑。藉此，第2內部電源放電。
然後，因為第2內部電源放電使得第2內部電源的電壓V2變得比第1內部電源的電壓V1更低的情況下，第1內部電源生成部20的開關部22的MOSFET22c會因為低位準的訊號施加到閘極而轉為導通狀態。藉此，因為形成從第1內部電源的電壓V1透過MOSFET22b及MOSFET22c至接地的電流路徑，而對第1內部電源進行放電。
像這樣，第2內部電源的電壓V2比第1內部電源的電壓V1低的情況下進行第1內部電源的放電，因此能夠在第2內部電源的放電結束後結束第1內部電源的放電。
如上所述，根據本實施型態的電源控制電路，根據第2控制訊號S2、S2’，第1內部電源及第2內部電源各自放電，因此即使是例如外部電源被瞬間切斷的情況下，也能夠在第1內部電 源及第2內部電源各自殘存期間，根據第2控制訊號S2、S2’分別對第1內部電源及第2內部電源放電。
以上說明的各實施型態係用以使本發明容易理解而記載，記載的內容並未限定本發明。因此，上述各實施型態所揭露的各要素包含屬於本發明的技術範圍的全部的設計變更或均等物在內。
例如，上述的各實施型態中，將第2控制訊號S2、S2’具有第1內部電源的電壓V1的情況下做為一例來說明，但本發明並不限定於這個情況。例如，第2控制訊號S2、S2’也可以具有第2內部電源的電壓V2。
又，上述的各實施型態中，將具備第1內部電源生成部20及第2內部電源生成部30的情況做為一例來說明，但本發明並不限定於這個情況。例如，電源控制電路也可以具備第1內部電源生成部20及第2內部電源生成部30當中的任何一者。
更進一步，上述的第3實施型態中，將控制部40控制在第2內部電源放電結束後才結束第1內部電源的放電的情況做為一例來說明，但本發明並不限定於這個情況。例如，控制部40也可以控制在第1內部電源放電結束後才結束第2內部電源的放電，也可以控制使第1內部電源及第2內部電源各自獨立放電。
更進一步，上述的各實施型態中，將從外部電源直接產生第1內部電源及第2內部電源的情況做為一例來說明，但本發明並不限定於這個情況。例如，電源控制電路也可以具備基準電源 生成部，來產生具有既定的基準電壓的基準電源。在這個情況下，第1內部電源生成部20也可以根據基準電源來產生第1內部電源。又，第2內部電源生成部30也可以根據基準電源來產生第2內部電源。
又，上述的各實施型態中，將根據電壓檢出部10所輸出的檢出電壓訊號S之第1控制訊號S1、S1’從控制部40輸出到第1內部電源生成部20及第2內部電源生成部30的情況做為一例來說明，但本發明並不限定於這個情況。例如，第1控制訊號S1、S1’也可以從電壓檢出部10分別直接輸出到第1內部電源生成部20、第2內部電源生成部30及控制部40。
又，上述的實施型態中，將控制部40的單一的第2反相器42輸出第2控制訊號S2、S2’的情況做為一例來說明，但本發明並不限定於這個情況。例如，控制部40也可以針對每個第2控制訊號S2、S2’具備個別的第2反相器42。
更進一步，上述的各實施型態中，MOSFET22a、22b、22c、35a、35b為本發明中的「第1電晶體」~「第6電晶體」的情況做為一例來說明，但本發明並不限定於這個情況。例如，也可以使用其他的電晶體來取代MOSFET，也可以使用其他的開關元件。
更進一步，上述的各實施型態中，將第1內部電源生成部20及第2內部電源生成部30產生正電壓(比接地位準高的電壓)的情況，也就是第1控制訊號S1、S1’及第2控制訊號S2、S2’具有 正電壓的情況做為一例來說明，但本發明並不限定於這個情況。例如，第1內部電源生成部20及第2內部電源生成部30當中的至少一者也可以產生負電壓(比接地位準更低的電壓)。在此，控制部40即使在第1控制訊號S1、S1’及第2控制訊號S2、S2’當中的至少一者具有負電壓的情況下，根據至少第2控制訊號S2、S2’控制對內部電源(第1內部電源及/或第2內部電源)放電。
更進一步，上述各實施型態中，將第2內部電源具有比第1內部電源的電壓V1更高的電壓V2的情況為一例來說明，但本發明並不限定於這個情況。例如，第2內部電源的電壓V2也可以與第1內部電源的電壓V1相同。
10:電壓檢出部 20: 第1內部電源生成部 30:第2內部電源生成部 40:控制部 S:檢出電壓訊號 S1、S1’ :第1控制訊號 S2’、S2’ :第2控制訊號 VDD:外部電源的電壓 V1:第1內部電源的電壓 V2:第2內部電源的電壓

Claims (11)

  1. 一種電源控制電路，包括：一電壓檢出部，檢出一外部電源的電壓；一內部電源生成部，根據該外部電源產生一內部電源；以及控制部，在被檢出的該外部電源的電壓下降到既定值以下的情況下，根據具有該外部電源的電壓之一第1控制訊號以及具有該內部電源的電壓之一第2控制訊號當中的至少該第2控制訊號，來控制對該內部電源放電；其中該控制部包括：一第1反相器，使用該外部電源，將具有該外部電源的電壓之訊號邏輯反轉後的訊號做為一反轉訊號輸出；以及一第2反相器，使用該內部電源，將該反轉訊號邏輯反轉後的訊號做為該第2控制訊號輸出。
  2. 如請求項1之電源控制電路，其中該控制部根據該第1控制訊號及/或該第2控制訊號，使連接於該內部電源及一接地之間的一第1開關部導通，藉此控制對該內部電源放電。
  3. 如請求項2之電源控制電路，其中該第1開關部具備連接於該內部電源及該接地之間的一第1電晶體，該第1電晶體在該外部電源的電壓下降到既定值以下的情況下，因為該第2控制訊號的輸入而導通。
  4. 如請求項3之電源控制電路，其中該第1開關部具備連接於該內部電源及該接地之間的一第2電晶體，該第2電晶體在 該外部電源的電壓下降到既定值以下的情況下，因為該第1控制訊號的輸入而導通。
  5. 如請求項1之電源控制電路，其中該控制部根據該第1控制訊號及/或該第2控制訊號，使連接於該內部電源及該外部電源之間的一第2開關部導通，藉此控制對該內部電源放電。
  6. 如請求項5之電源控制電路，其中該第2開關部具備一第3電晶體，該第3電晶體在該外部電源的電壓下降到既定值以下的情況下，因為該第1控制訊號及/或該第2控制訊號的輸入而導通。
  7. 如請求項6之電源控制電路，其中該第2開關部具備一第4電晶體，該第4電晶體在該外部電源的電壓下降到既定值以下的情況或該外部電源切斷的情況下導通，其中該第3電晶體及該第4電晶體串聯連接於該內部電源及該外部電源之間。
  8. 如請求項1~7任一項之電源控制電路，其中該內部電源生成部具備：一第1內部電源生成部，根據該外部電源產生一第1內部電源；一第2內部電源生成部，根據該外部電源產生一第2內部電源，其中該控制部在檢出的該外部電源的電壓下降到既定值以下的情況下，根據該第1控制訊號及該第2控制訊號當中的至少該第2控制訊號，控制對該第1內部電源及該第2內部電源放電。
  9. 如請求項8之電源控制電路，其中該第2內部電源具 有比該第1內部電源的電壓高的電壓。
  10. 如請求項8之電源控制電路，其中該控制部控制在該第2內部電源放電結束後該第1內部電源的放電才結束。
  11. 如請求項10之電源控制電路，其中該控制部根據該第2控制訊號，使連接於該第1內部電源及一接地之間的一第3開關部導通，控制對該第1內部電源放電，該第3開關部具備：一第5電晶體，在該第2內部電源的電壓比該第1內部電源的電壓低的情況下導通；以及一第6電晶體，在該外部電源的電壓下降到既定值以下的情況下，因為該第2控制訊號的輸入而導通，其中該第5電晶體及該第6電晶體串聯連接於該第1內部電源及該接地之間。
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