JP6261304B2 - 放電装置及び情報処理装置 - Google Patents

Description

本発明は、放電装置及び該放電装置を備える情報処理装置に関するものである。

従来、電源とグラウンドの間にコンデンサを接続することで、電源電圧を安定化する安定化回路が広く知られている。例えば、ＡＣ−ＤＣ電源回路やＤＣ−ＤＣ電源回路の終段で、電源とグラウンドの間に平滑コンデンサを接続して、電源電圧の非直流成分をグラウンドに流すことで、電源電圧を安定化する回路が知られている。

また、例えば、コネクタの電源とグラウンドの間にコンデンサを接続して、電源ラインの特性インピーダンスを下げて、外乱ノイズなどによる電源電圧の変動を吸収して、電源電圧を安定化する回路が知られている。

また、例えば、トランジスタや半導体素子など消費電流が変動する半導体素子の近傍にデカップリングコンデンサを配置して、消費電流の変動時に電流を供給し、かつ、半導体素子のスイッチングノイズを吸収して、電源電圧を安定化する回路が知られている。

さらに、特許文献１には、電源とグラウンドの間に大容量コンデンサを接続して、電源の瞬断時に電源の代わりにコンデンサが電流を供給する構成が提案されている。特許文献１において、電源とグラウンドの間に接続するコンデンサと並列に、スイッチング素子と抵抗を直列に接続する放電回路が提案されている。特許文献１において、電源通電時、スイッチング素子がＯＦＦ状態になり、前記コンデンサが充電される。コンデンサ ユニットが取り外された時に、スイッチング素子がＯＮ状態になり、スイッチング素子、および、抵抗を経て、グラウンドに、前記コンデンサに充電された電荷を放電する。（特許文献１）

特許文献１をコンデンサ ユニットを取り外せない、ＭＦＰなどの機器に応用する場合、電源回路のＯＮ／ＯＦＦ制御と連動して、放電回路をＯＦＦ／ＯＮ制御することが望ましい。また、特許文献１では、放電回路が１つとして説明されているが、複数の回路を持つ機器において、回路の電源毎に放電回路を接続することが望ましい。例えば、従来、一つの半導体素子にコア電源やＩＯ電源など複数の電源を入力するものが知られている。
近年、半導体プロセスの微細化により、半導体素子の電源投入および遮断のタイミング条件が厳しくなっている。さらに、ＭＦＰの高機能化によって、回路が複雑化しており、回路間の電源投入および遮断のタイミング条件が難しくなっている。そのため、電源毎の放電回路での電源遮断タイミング制御が重要である。

特開平８−２０５３９８号公報

しかしながら、上記の先行技術では、電源装置に設けられる放電回路を制御する回路または放電回路への電源電圧または電流供給能力が低下すると、放電回路が動作しないという課題があった。

図６は、従来の電源遮断タイミングを説明するためのタイミングチャートである。
図６において、横軸は時間であり、縦軸は電圧である。２０００は放電回路で放電される電源の波形である。２００１は放電回路をＯＦＦ／ＯＮ制御する回路の電源の波形である。説明のため、後述のようにＭＦＰ（Ｍｕｌｔｉ Ｆｕｎｃｔｉｏｎ Ｐｒｉｎｔｅｒ）の例を用いて、２００１は通常よりも消費電力が少ない低電力モードで通電する電源であるとして説明する。２００２は放電回路の状態である。

〔時間２０１０以前〕
電源ライン２０００および電源ライン２００１が給電され続けている定常状態である。電源ライン２０００および電源ライン２００１とグラウンドの間に接続された、それぞれのコンデンサが充電済である。
〔時間２０１０以降〜時間２０１１まで〕
時間２０１０で電源遮断を開始すると、電源ライン２０００は、後述のコンデンサが放電回路によって放電され、電圧が低下し始める。電源ライン２００１は、後述のコンデンサが後述の負荷（半導体素子など）の消費電流によって放電され、電圧が低下する。
〔時間２０１１以降〕
後述のＡＣ−ＤＣ電源が全て遮断され続ける。放電回路を制御する回路の電源が低下し、放電回路が動作しなくなる。電源ライン２００１が低下すると、２００２に示すように放電回路が動作出来なくなる。

電源ライン２０００に大容量のコンデンサが接続されている場合、電源ライン２０００の電圧低下に時間がかかる。例えば、電源安定性のため、ＭＦＰのヒータやモータやレーザなどを消費電流の多い機構や、画像処理回路など消費電流の変動が大きい半導体素子が接続される電源に、容量が大きいコンデンサが接続されている。この際、消費電流の多い機構や半導体素子などは電源遮断時に通電されないので、大容量のコンデンサの放電に時間がかかる。

次に、放電回路が動作出来なくなる状態（時間２０１１以降）の詳細を説明する。
例えば、特許文献１のスイッチング素子がＦＥＴで構成される場合、ＦＥＴのゲート電圧ＶＧＳがしきい値Ｖｔｈを下回ると、ドレイン電流が流れなくなり、放電回路が動作しない。つまり、複数の放電回路による電源遮断タイミングの制御が出来なくなる。

電源とグラウンドの間のコンデンサの電荷が充分抜けきらないと、電源遮断時に電源の電圧が充分に下がらない。電源の電圧が充分に下がらないうちに、再度、電源を入れると、電源遮断タイミングの途中から電源投入タイミングの途中に移行するため、パワーオンリセット回路が働かず、回路が誤動作する。

また、電源遮断の際、電源が通電されていない回路に対して、電源が通電されている回路から信号が入力されると、寄生素子を介して、信号線から疑似的に電源が供給され、半導体素子が劣化する。最悪の場合、半導体素子のドライブ能力を大幅に超える過電流、または、ラッチアップによって、半導体素子が破壊されてしまう場合があった。

本発明は、上記の課題を解決するためになされたもので、本発明の目的は、電源ラインとグランドとの間に接続されるコンデンサを充電している電源が遮断された場合でも、簡単な回路構成で、コンデンサに充電された電荷を放電する動作を実行させることができる仕組みを提供することである。

上記目的を達成する本発明の放電装置は以下に示す構成を備える。
第１電源供給部から電力が供給される負荷のデカップリングコンデンサの放電装置であって、前記デカップリングコンデンサとグランドとの間に配置される第１スイッチと、前記第１電源供給部とは異なる第２電源供給部から電力が供給され、前記第１スイッチを制御する信号を出力する放電制御回路と、前記第２電源供給部が充電し、前記放電制御回路に放電する第１コンデンサと、を備えることを特徴とする。

本発明によれば、電源ラインとグランドとの間に接続されるコンデンサを充電している電源が遮断された場合でも、簡単な回路構成で、コンデンサに充電された電荷を放電する動作を実行させることができる。

放電回路を適用する画像処理装置の構成を説明するブロック図の例である。 本実施形態を示す放電回路の一例を示すブロック図の例である。 放電回路の動作を説明するタイミングチャートである。 放電回路の構成を説明する回路図である。 放電回路の構成を説明する回路図である。 従来の放電回路の動作を説明するタイミングチャートである。

次に本発明を実施するための最良の形態について図面を参照して説明する。
＜システム構成の説明＞
〔第１実施形態〕
本実施形態に示す放電回路を適用する装置例として、複数の電源を持つ機器、例えばＭＦＰ（Ｍｕｌｔｉ Ｆｕｎｃｔｉｏｎ Ｐｅｒｉｐｈｅｒａｌ）を例に説明する。

図１は、本実施形態を示す放電回路を適用する画像処理装置の構成を説明するブロック図の例である。
図１において、１００はＭＦＰで、コピー、プリンタ、スキャン等の各機能処理を行うためのデバイスとしてスキャナエンジン６００，プリントエンジン５００を備えている。
７００は情報処理装置（パソコン）で、ネットワーク７１０などを介してＭＦＰ１００と通信可能に接続される。なお、ネットワーク７１０は、ＭＦＰ１００とパソコン７００を接続するＬＡＮ，ＵＳＢ、無線ＬＡＮなどの通信経路である。

次にＭＦＰ１００の内部を説明する。
２００はコントローラ部で、ネットワークとの画像の送受信、レーザを描画するプリント画像の生成や、スキャナセンサからのスキャン画像の生成、ＭＦＰ全体を制御する。
３００はエンジン制御部で、プリントエンジン５００、スキャンエンジン６００を制御する。
４００はＡＣ−ＤＣ電源回路で、商用電源などのＡＣ電源からＤＣ電源に変換する。５００はプリントエンジンで、シートなどの印刷媒体に印刷する。６００はスキャンエンジンで、シートなどの印刷媒体を読み取って電子データ（画像データ）にする。
８００は後述の低電力モード時に遮断する電源ラインであり、説明のため、コントローラ部２００、エンジン制御部３００、プリントエンジン５００、スキャンエンジン６００に給電する例を示す。１２００は後述の低電力モード時に給電する電源ラインであり、説明のため、後述する電源制御回路２２０およびＤＣ−ＤＣ電源回路２３０に給電する例を示す。

次に、コントローラ部２００の内部を説明する。
２１０は画像処理回路で、プリント処理時やスキャン処理時に画像処理を行う。２２０は電源制御回路で、ＡＣ−ＤＣ電源および後述のＤＣ−ＤＣ電源回路を制御する。２３０はＤＣ−ＤＣ電源回路で、ＡＣ−ＤＣ電源で作られた直流電圧を昇圧または降圧して、別の直流電圧に変換する。ここで、２３０はＡＣ−ＤＣ電源またはＤＣ−ＤＣ電源回路で作られた直流電圧を供給または遮断するスイッチング素子でも良い。
８１０はＤＣ−ＤＣ電源回路２３０が生成した電源であり、説明のため、画像処理回路２１０に給電する。１０５０は放電回路で、電源８００または電源８１０を放電する。

次に、エンジン制御部３００の内部を説明する。
３１０はモータ制御回路で、プリントエンジン５００またはスキャンエンジン６００などのモータを制御する。３２０はレーザ制御回路で、プリントエンジン５００の非図示のレーザを制御する。３３０はセンサ制御回路で、スキャンエンジン６００などの非図示のセンサを制御する。
３４０はＤＣ−ＤＣ電源回路で、ＡＣ−ＤＣ電源で作られた直流電圧を昇圧または降圧して、別の直流電圧に変換する。ここで、３４０はＡＣ−ＤＣ電源またはＤＣ−ＤＣ電源回路で作られた直流電圧を供給または遮断するスイッチング素子でも良い。８２０〜８２２は電源で、ＤＣ−ＤＣ電源回路３４０が生成する。１０５０'は放電回路で、電源８００または電源８２０〜８２２を放電する。

近年のＭＦＰには、ユーザが長時間使用しない時に、エンジン制御部３００、プリントエンジン５００、スキャンエンジン６００、画像処理回路２１０など、一部回路の電源を遮断して消費電力を削減する低電力モードが搭載されている。
電源制御回路２２０は、低電力モードで通電する電源で動作させる。電源制御回路２２０がＡＣ−ＤＣ電源４００、および、ＤＣ−ＤＣまたはスイッチング素子２３０、３４０の遮断または通電の切り替え、および、放電回路１０５０、１０５０'の放電制御を行う。
一般的に、電源の安定化の観点で、消費電力が少ない回路には静電容量が小さいコンデンサを接続し、消費電力が多い回路には静電容量が大きいコンデンサを接続する。

低電力モードで通電する電源は、消費電流が非常に少ない。従来、図６で説明したように、低電力モードで通電する電源に、容量が比較的小さいコンデンサを接続すると、電源遮断のスピードが速くなってしまう。

ＭＦＰのエンジン制御回路は、ヒータやモータやレーザなどを消費電流の多い機構を制御するため、消費電流が多い。エンジン処理回路の電源の安定化のため、電源とグラウンド間に容量が比較的大きいコンデンサを接続するので、電源遮断に時間がかかる。
同様に、画像処理回路は、半導体素子内のトランジスタ数が多く、また、動作周波数が速いので、消費電流が多い。そのため、画像処理回路の電源の安定化のため、電源とグラウンド間に容量が比較的大きいコンデンサを接続するので、概して、電源遮断に時間がかかる。

エンジン制御部３００またはコントローラ部２００などの回路の電源が遮断される前に、電源制御回路の低電力モードで通電する電源が遮断されると、エンジン制御部３００またはコントローラ部２００の電源を放電する放電回路が働かなくなってしまう。そのため、電源遮断タイミング規定を守れず、回路の劣化、破壊の懸念があった。

ＭＦＰの電源回路およびヒータやモータやレーザおよび画像処理回路などの回路の消費電力は、機種個別である。さらに、ＭＦＰには、ＦＡＸ、無線通信など、様々な機能拡張ユニットを接続する構成、接続しない構成がある。これら機能拡張ユニットの無数の組み合わせでも電源遮断タイミングを満足しなければならない。

従来、様々な機種および様々な機能拡張ユニットにおいて、電源遮断タイミングを満足するためには、機種ごとに、電源のタイミングを制御する必要があった。そのため、電源制御回路および放電回路の共通化が非常に難しかった。

本実施形態では、放電回路１０５０の電源をコンデンサから供給することで、様々な機種および様々な機能拡張ユニットに依存せず、ＡＣ−ＤＣ電源４００および低電力モードで通電する電源など電源制御回路２２０の電源が遮断された後も、放電回路１０５０が放電を続ける。その詳細を後述する。

図２は、本実施形態を示す放電回路の一例を示すブロック図の例である。
図２において、１０００は通常電力状態において電源供給を行う電源供給部で、商用電源を直流に変換するＡＣ−ＤＣ電源、または、ＡＣ−ＤＣ電源で作られた直流電圧を昇圧または降圧して別の直流電圧に変換するＤＣ−ＤＣ電源などの電源回路、または、直流電圧を切り替えるためのリレー、ダイオード、バイポーラトランジスタ、ＦＥＴなどのスイッチング素子等で構成される。電源供給部１０００は低電力モードで遮断される。
１０１０は第１のコンデンサで、電源供給部１０００の電源電圧を安定化するための平滑コンデンサなど、電源とグラウンド間に接続される。１０２０は直流電源ラインで、電源供給部１０００が出力し、第１のコンデンサ１０１０で安定化されており、図１に示した電源ライン８００、８１０、８２０、８２１、８２２に対応する。
１０３０は負荷で、電源ライン１０２０に接続され、動作時に電源ライン１０２０から負荷１０３０を経由してグラウンドに電流が流れる。本実施形態では説明のため、負荷１０３０は、プリントエンジン５００、スキャンエンジン６００、画像処理回路２１０、モータ制御回路３１０、レーザ制御回路３２０、センサ制御回路３３０として説明する。

１０４０は第２のコンデンサで、負荷１０３０のデカップリングコンデンサなど、電源とグラウンド間に接続される。例えば、負荷１０３０がプリントエンジン５００の場合、プリントエンジン５００に大電流が流れるので、電源１０２０の安定化のため、コンデンサ１０４０は静電容量の大きいコンデンサとなる。

一般的に、電流が同じならば、コンデンサの静電容量が大きいほど、放電に時間がかかる。プリントエンジン５００の電源遮断よりも、モータ制御回路３１０およびレーザ制御回路３２０の電源遮断を遅くして、モータ制御回路３１０およびレーザ制御回路３２０が、プリントエンジン５００を制御する非図示の信号からモータ制御回路３１０およびレーザ制御回路３２０に疑似的に電源が供給されることを防ぎ、モータ制御回路３１０およびレーザ制御回路３２０の誤動作および破壊を防止する。

ここで、本実施形態は、所定の負荷１０３０がプリントエンジン５００に限定されるものではなく、負荷１０３０がエンジン制御部３００であっても良い。負荷１０３０がエンジン制御部３００の場合、画像処理回路２１０との間の信号線からの疑似的な電源供給を防ぎ、エンジン制御部３００および画像処理回路２１０の誤動作および破壊を防止する。この誤動作および破壊を防止するために、本発明では、放電回路を用いて、電源遮断タイミングを制御する。

１０５０は放電回路で、コンデンサ１０１０およびコンデンサ１０４０に充電された電荷を放電する。ここで、説明のため、負荷１０３０およびコンデンサ１０４０がそれぞれ１つとして説明するが、負荷１０３０が複数でも構わないことは言うまでもない。負荷１０３０が複数の場合、負荷１０３０ごとにコンデンサ１０４０を接続し、基板において負荷１０３０の近傍にコンデンサ１０４０を配置する。

以下、図２の放電回路１０５０の構成の例を説明する。
１１００は第３のコンデンサである。１１１０は第１のスイッチング素子で、電源ライン１１５１に接続され、第１のスイッチング素子１１０の他方端とグランドとの間に接続される第３のコンデンサ１１００を充電する。１１２０は放電制御回路で、第３のコンデンサ１１００で駆動され、後述の第２のスイッチング素子１１４０を駆動するため内部に第３のスイッチング素子を備える。
１１３０は遅延回路で、第１のコンデンサ１０１０および第２のコンデンサ１０４０の放電を遅延させる。１１４０は第２のスイッチング素子で、第１のコンデンサ１０１０および第２のコンデンサ１０４０を放電させるリレー、ダイオード、バイポーラトランジスタ、ＦＥＴなどで構成される。１２００は、低電力モードで通電する電源である。なお、第２のコンデサ１０４０の容量は負荷１０３０と第１のコンデンサ１０１０の容量により決定される。

１３００は低電力状態において電源供給を行う電源供給部で、商用電源を直流に変換するＡＣ−ＤＣ電源、または、ＡＣ−ＤＣ電源で作られた直流電圧を昇圧または降圧して別の直流電圧に変換するＤＣ−ＤＣ電源などの電源回路、または、直流電圧を切り替えるためのリレー、ダイオード、バイポーラトランジスタ、ＦＥＴなどのスイッチング素子を備えて、低電力モードで通電する電源ライン１２００を供給する。
１３１０はコンデンサで、低電力状態において電源供給を行う電源供給部１３００の電源電圧を安定化するための平滑コンデンサとして動作し、電源ライン１２００とグラウンド間に接続される。

１１５０は制御信号で、電源制御回路２２０で制御される第１のスイッチング素子１１１０のＯＮ−ＯＦＦ状態を制御する。説明のため、本実施形態では、制御信号１１５０がＨｉレベルで第１のスイッチング素子１１１０がＯＮし、制御信号１１５０がＬｏレベルで第１のスイッチング素子１１１０がＯＦＦするとして説明する。
電源制御回路２２０は、第２の電源で動作するので、第２の電源の電圧が低下すると、制御信号１１５０は、電源制御回路２２０から制御されない。ここで、第１のスイッチング素子１１１０がダイオードなど二端子素子の場合、制御信号１１５０は不要である。

１１５１は電源ラインで、一方端にコンデンサ１１００が接続され、電源１３００からスイッチング素子１１１０を介してコンデンサ１１００を充電し、電源供給部１０００の遮断時に放電制御回路１１２０を駆動する。

１１５２は制御信号で、電源制御回路２２０で制御される放電制御回路１１２０の制御信号である。説明のため、本実施形態では制御信号１１５２は負論理信号であり、Ｈｉレベルで放電制御回路１１２０がコンデンサ１０４０を放電させず、Ｌｏレベルで放電制御回路１１２０がコンデンサ１０４０を放電させる場合を例として説明する。

放電回路１０５０において、第２のスイッチング素子１１４０を駆動する制御回路を第２のコンデンサ１１００で駆動することで、通常状態で通電する電源（電源供給部１０００）が遮断された後も、放電制御回路１１２０および第２のスイッチング素子１１４０を駆動し続ける。

まず、第２のコンデンサ１１００の充電動作を説明する。
放電回路１０５０の第２のコンデンサ１１００は、電源の通電時、例えば、ＭＦＰのプリント中〜スタンバイ中に充電される。次に、第２のコンデンサ１１００の放電動作を説明する。
第２のコンデンサ１１００は、第２のスイッチング素子１１４０に電圧および電流を供給する。これにより、コンデンサ１０１０およびコンデンサ１０４０の電荷を放電することで、電源ライン１０２０の電圧を充分下げることが出来る。

ここで、説明のため、電源ライン１０２０に遅延回路１１３０が接続されるとして説明してきたが、この構成に限定する必要はなく、電源ライン１０２０に第２のスイッチング素子１１４０を接続し、第２のスイッチング素子１１４０とグラウンドの間に遅延回路１１３０を接続しても構わないことは言うまでもない。

図３は、本実施形態を示す放電回路の駆動制御動作を説明するタイミングチャートである。本例は、電源遮断タイミング時における放電回路内の動作状態を示す。横軸は時間である。
図３において、１０２０は電源電圧を示し、コンデンサ１０１０およびコンデンサ１０４０が接続された電源ライン１０２０の電圧に対応する。１２００は電源電圧を示し、スイッチング素子１１１０が接続された電源ライン１２００の電圧に対応する。２０５１は制御回路の信号線１１５１の電圧に対応する。

２０５２は、前記放電制御回路１１２０の充放電状態で、放電制御回路１１２０が制御する充放電状態を模式的に示したものである。２０５３は、前記第２のスイッチング素子１１４０のＯＮ−ＯＦＦ状態であり、ＯＮ−ＯＦＦ状態を模式的に示したものである。２０５４は、放電制御回路１１２０の内部に備える第３のスイッチング素子のＯＮ−ＯＦＦ状態であり、ＯＮ−ＯＦＦ状態を模式的に示したものである。放電制御回路１１２０の内部の第３のスイッチング素子の詳細は別途、後述する。２０５５は、放電回路１０５０内のコンデンサ１１００を充電する第１のスイッチング素子１１１０のＯＮ−ＯＦＦ状態で。ＯＮ−ＯＦＦ状態を模式的に示したものである。
〔時間２０１０以前〕
電源ライン１０２０は、電源供給部１０００から電源が供給されるので、電源ライン１０２０は定常状態の電圧となる。電源ライン１２００は、電源供給部１３００から電源が供給されるので、電源ライン１２００は定常状態の電圧となる。制御回路の信号線１１５１は、電源供給部１３００からスイッチング素子１１１０を解して電源が供給されるので、制御回路の信号線１１５１は定常状態の電圧となる。
放電制御回路１１２０の充放電状態２０５２は、コンデンサ１０１０およびコンデンサ１０４０を充電する状態とする。この際、第２のスイッチング素子１１４０のＯＮ−ＯＦＦ状態２０５３はＯＦＦ状態であり、コンデンサ１０１０およびコンデンサ１０４０を放電させない。また、放電制御回路１１２０の内部に備える第３のスイッチング素子のＯＮ−ＯＦＦ状態２０５４はＯＮ状態である。さらに、第１のスイッチング素子１１１０のＯＮ−ＯＦＦ状態２０５５はＯＮ状態になり、コンデンサ１１００を充電する。

〔時間２０１０以降〜時間２０１１まで〕
時間２０１０で電源遮断を開始すると、電源ライン１０２０の電圧は、コンデンサ１０１０およびコンデンサ１０４０が第２のスイッチング素子１１４０により放電される。また、電源ライン１２００は、コンデンサ１３１０およびコンデンサ１３４０が負荷１３３０の消費電流によって放電され、電圧が低下し始める。制御回路の信号線１１５１は、スイッチング素子１１１０が遮断されるので、電源供給されない。制御回路の信号線１１５１は、放電制御回路１１２０に電源を供給し、電源を供給した分、緩やかに電圧が降下する。
この際、放電制御回路１１２０による充放電状態２０５２は、コンデンサ１０１０およびコンデンサ１０４０を放電する状態となる。第２のスイッチング素子１１４０のＯＮ−ＯＦＦ状態２０５３は、第２のスイッチング素子１１４０がＯＮ状態であり、コンデンサ１０４０を放電する。第３のスイッチング素子のＯＮ−ＯＦＦ状態２０５４は、第３のスイッチング素子がＯＦＦ状態である。第１のスイッチング素子１１１０のＯＮ−ＯＦＦ状態２０５５は、第１のスイッチング素子がＯＦＦ状態であり、コンデンサ１１００を充電しない。

〔時間２０１１以降〕
放電制御回路１１２０はコンデンサ１１００から駆動され、コンデンサ１０１０およびコンデンサ１０４０を放電し続ける。第２のスイッチング素子１１４０のＯＮ−ＯＦＦ状態２０５３に示すように、第２のスイッチング素子１１４０は、ＯＮ状態を続ける。電源ライン１２００の電圧が低下しても、コンデンサ１１００が接続される電源ライン１１５１の電荷を放電し続けるため、当該電源ライン１０５１の電圧は徐々に低下する。
この際、放電制御回路１１２０が内部に備える第３のスイッチング素子のＯＮ−ＯＦＦ状態２０５４はＯＦＦ状態である。また、放電回路１１５０の第１のスイッチング素子１１１０のＯＮ−ＯＦＦ状態２０５５はＯＦＦ状態を続け、コンデンサ１１００を充電しない。

図４は、本実施形態を示す放電回路の構成を説明する図である。本例は、図４に示したスイッチ素子１１４０をｎＭＯＳ ＦＥＴで構成した例である。
図４において、１１００は第２のコンデンサである。１１１０は第１のスイッチング素子として機能するダイオードであり、制御信号１１５１を制御しなくても抵抗器で構成される遅延回路１１３０が通電されている間、第２のコンデンサ１１００を充電する。
１１２０は放電制御回路であり、第３のスイッチング素子３０００、例えばＮＰＮバイポーラトランジスタ３０００および抵抗器３０１０および抵抗器３０２０で構成される。制御信号１１５２は、図３に示した時間２０１０以前、電源制御回路２２０でＨｉレベルに駆動され、電源遮断時つまり図３の時間２０１０以降、抵抗器３０２０を介して、Ｌｏレベルに駆動される。
電源ライン１２００の遮断時つまり図３の時間２０１０以降、ＯＮ−ＯＦＦ状態２０５４で示したように、ＮＰＮトランジスタ３０００がＯＦＦ状態になる。１１３０は遅延回路であり、抵抗器で構成され、コンデンサ１０４０と抵抗器の抵抗値による時定数を持つ。１１４０は第２のスイッチング素子であり、ｎＭＯＳ ＦＥＴ（ｎ型電界効果トランジスタ）で構成される。

電源ライン１２００の遮断時、つまり、図３の時間２０１０以降、ｎＭＯＳ ＦＥＴ１１４０のゲートは、抵抗器３０１０を介して、制御信号１１５１のレベルで駆動され、図３の第２のスイッチング素子１１４０に対応するＯＮ−ＯＦＦ状態２０５３に示すように、ｎＭＯＳ ＦＥＴ１１４０がＯＮ状態になる。ここで、ダイオード１１１０、および、ＯＦＦ状態のＮＰＮトランジスタ３０００、および、ｎＭＯＳ ＦＥＴ１１４０のゲートには、定常的に電流が流れないため、図３の時間２０１０以降、制御信号１１５１に対応する電源ライン２０５１の電圧は、徐々に低下する。

ここで、第２のスイッチング素子１１４０はｎＭＯＳ ＦＥＴで構成されるとして説明したが、これに限定する必要は無く、リレー、ＮＰＮトランジスタ、ＰＮＰトランジスタ、ＦＥＴ、ダイオードなど、スイッチング素子であれば何でも構わない。

ここで、電源制御回路２２０は、制御信号１０５２をＬｏレベルにし続ける必要はなく、抵抗器３０２０によりプルダウンされるので、低電力状態にある電源ライン１２００が遮断された後も、コンデンサ１０４０を放電し続けることが出来る。

ここで、放電制御回路１１２０はＮＰＮトランジスタ３０００で構成される場合を説明したが、これに限定する必要は無く、リレー、ＰＮＰトランジスタ、ＦＥＴ、ダイオードなど、スイッチング素子であれば何でも構わない。
本実施形態によれば、電源ラインとグランドとの間に接続されるコンデンサを充電している電源が遮断されて低電力状態に移行した場合でも、簡単な回路構成で、コンデンサに充電された電荷を放電する動作を実行させることができる。

〔第２実施形態〕
図５は、本実施形態を示す放電回路の一例を示す回路図である。なお、図４に示した放電回路と同一のものには同一の符号を付している。本例は、制御回路１１２０をｐＭＯＳ ＦＥＴで構成した例である。
図５において、抵抗器１１２０とｎＭＯＳＦＥＴ１１４０のゲート容量による時定数により、コンデンサ１０４０の放電の開始をゆるやかに遅延させる。本例では、放電制御回路１１２０では、抵抗器３０１０ではなくｐＭＯＳ ＦＥＴ４０００を用いることで、コンデンサ１０４０の放電開始を素早くする。

４０００は、第３のスイッチング素子のｐＭＯＳ ＦＥＴで、ゲートに入力される制御信号４０１０で動作が制御される。４０２０は抵抗器である。ここで、放電制御回路１１２０はｐＭＯＳ ＦＥＴ４０００および抵抗器３０２０で構成される。以下、本実施形態に対応する図５に示す放電回路１０５０の動作を説明する。

制御信号４０１０がＨｉレベルの時、ｐＭＯＳ ＦＥＴ４０００がＯＦＦ状態となり、抵抗器４０２０によってｎＭＯＳ ＦＥＴ１１４０がＯＦＦ状態となり、コンデンサ１０４０が放電されない。そして、制御信号４０１０がＬｏレベルの時、ｐＭＯＳ ＦＥＴ４０００がＯＮ状態となり、コンデンサ１１００に充電された電圧がｎＭＯＳ ＦＥＴ１１４０のゲートに加わり、ｎＭＯＳ ＦＥＴ１１４０がＯＮ状態となり、コンデンサ１０４０が放電される。

ここで、制御信号４０１０にＬｏレベルを印加し続ける必要はなく、抵抗器３０２０によりプルダウンされるので、電源ライン１２００が遮断された後も、コンデンサ１０４０を放電し続けることが出来る。

以上、説明したように、本実施形態に示した放電回路によって、電源ライン１２００の電源が遮断した時、つまり、図３の時間２０１０以降、コンデンサ１０１０およびコンデンサ１０４０の電荷を放電し続けることが可能となり、誤動作および破壊の無い、信頼性の高い回路とすることが出来る。

また、ＭＦＰのヒータやモータやレーザなど、および、画像処理回路の消費電流が機種ごとに異なったとしても、コンデンサ１０１０およびコンデンサ１０４０を放電するまで第２のスイッチング素子が動作し続けるため、電源または電源制御回路または放電回路の定数をチューニングする必要が無く、機種依存性の無い構成と出来る。
ここで、説明のため、放電回路を適用する装置例として、ＭＦＰ（Ｍｕｌｔｉ Ｆｕｎｃｔｉｏｎ Ｐｒｉｎｔｅｒ）を例に説明してきたが、本発明はＭＦＰに限定される必要はなく、コンデンサに貯められた電源遮断時に放電する回路および装置であれば、何でも良い。

また、各実施形態において、説明のため、電源ライン１０２０と、電源ライン１２００が別の電源ラインとして説明したが、それに限定されるものではなく、電源ライン１０２０と電源ライン１２００が同一の電源ラインでも構わない。
同様に、各実施形態ではスイッチ１１００をコンデンサで構成する場合について説明してきたが、本発明はそれに限定されるものではなく、スイッチ１１００は電池で構成されていても構わない。

本発明は上記実施形態に限定されるものではなく、本発明の趣旨に基づき種々の変形（各実施形態の有機的な組合せを含む）が可能であり、それらを本発明の範囲から除外するものではない。

１０００、１３００ 電源供給部
１０１０、１０４０ 第１のコンデンサ
１１００ 第２のコンデンサ
１１１０ 第１のスイッチ手段
１１４０ 第２のスイッチ手段

Claims (16)

1. 第１電源供給部から電力が供給される負荷のデカップリングコンデンサの放電装置であって、
   前記デカップリングコンデンサとグランドとの間に配置される第１スイッチと、
   前記第１電源供給部とは異なる第２電源供給部から電力が供給され、前記第１スイッチを制御する信号を出力する放電制御回路と、
   前記第２電源供給部が充電し、前記放電制御回路に放電する第１コンデンサと、を備えることを特徴とする放電装置。
2. 前記放電制御回路から出力された前記信号にしたがって前記第１スイッチがオンされて、前記デカップリングコンデンサが放電する、ことを特徴とする請求項１に記載の放電装置。
3. 前記デカップリングコンデンサと前記第１スイッチとの間に配置される遅延回路をさらに備える、ことを特徴とする請求項１又は２に記載の放電装置。
4. 前記放電制御回路は、ＦＥＴと、前記第１コンデンサとグランドとの間に配置される抵抗と、を含み、
   前記信号を伝える信号線の一方端は、前記ＦＥＴと前記抵抗との間に接続され、前記信号線の他方端は、前記第１スイッチに接続される、ことを特徴とする請求項１乃至３の何れか１項に記載の放電装置。
5. 前記第２電源供給部と前記第１コンデンサとの間に配置されるダイオードをさらに備えることを特徴とする請求項１乃至４の何れか１項に記載の放電装置。
6. 前記放電制御回路は、電源制御回路から出力される制御信号にしたがって前記第１スイッチを制御する前記信号を出力する、ことを特徴とする請求項４に記載の放電装置。
7. 前記第１スイッチは、ＦＥＴである、ことを特徴とする請求項１乃至６の何れか１項に記載の放電装置。
8. 第１電源供給部と、
   前記第１電源供給部から電力が供給される第１負荷及び前記第１負荷のデカップリングコンデンサと、
   前記第１電源供給部とは異なる第２電源供給部と、
   前記第２電源供給部から電力が供給される第２負荷と、 前記デカップリングコンデンサの放電装置と、を備え、
   前記放電装置は、
   前記デカップリングコンデンサとグランドとの間に配置される第１スイッチと、
   前記第２電源供給部から電力が供給され、前記第１スイッチを制御する信号を出力する放電制御回路と、
   前記第２電源供給部が充電し、前記放電制御回路に放電する第１コンデンサと、を有する、ことを特徴とする情報処理装置。
9. 前記放電制御回路から出力された前記信号にしたがって前記第１スイッチがオンされて、前記デカップリングコンデンサが放電する、ことを特徴とする請求項８に記載の情報処理装置。
10. 前記放電装置は、前記デカップリングコンデンサと前記第１スイッチとの間に配置される遅延回路をさらに有する、ことを特徴とする請求項８又は９に記載の情報処理装置。
11. 前記放電制御回路は、ＦＥＴと、前記第１コンデンサとグランドとの間に配置される抵抗と、を含み、
    前記信号を伝える信号線の一方端は、前記ＦＥＴと前記抵抗との間に接続され、前記信号線の他方端は、前記第１スイッチに接続される、ことを特徴とする請求項８乃至１０の何れか１項に記載の情報処理装置。
12. 前記放電装置は、前記第２電源供給部と前記第１コンデンサとの間に配置されるダイオードをさらに有する、ことを特徴とする請求項８乃至１１の何れか１項に記載の情報処理装置。
13. 前記放電制御回路に制御信号を出力する電源制御回路をさらに備え、
    前記放電制御回路は、前記電源制御回路から出力される前記制御信号にしたがって前記第１スイッチを制御する前記信号を出力する、ことを特徴とする請求項１１に記載の情報処理装置。
14. 用紙に画像を印刷する印刷部をさらに備えることを特徴とする請求項８乃至１３の何れか１項に記載の情報処理装置。
15. 前記第１スイッチは、ＦＥＴである、ことを特徴とする請求項８乃至１４の何れか１項に記載の情報処理装置。
16. 前記情報処理装置は、第１電力モードと前記第１電力モードより省電力の第２電力モードとを有し、
    前記第１電力モードでは、前記第１電源供給部及び前記第２電源供給部から電力が供給され、
    前記第２電力モードでは、前記第２電源供給部から電力が供給され、且つ、前記第１電源供給部から電力の供給が停止される、ことを特徴とする請求項８乃至１５の何れか１項に記載の情報処理装置。

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