JP2013207455A - 半導体装置 - Google Patents

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Abstract

【課題】半導体装置の補償容量による電源スタンバイにともなう遅延を抑制する。
【解決手段】容量素子Ｃ２は、第１の電源線ＶＬ１と第１のスイッチ素子ＳＷ１を介して接続され、かつ、第２の電源線ＶＬ２と第２のスイッチ素子ＳＷ２を介して接続される。第２電源制御回路１２８は、スイッチ素子ＳＷ１，ＳＷ２を制御する。第２電源制御回路１２８は、第１の電源線ＶＬ１のみに電圧が供給される第１の期間においては第１のスイッチ素子ＳＷ１をオンにして第１の電源線ＶＬ１と容量素子Ｃ２を接続し、第１および第２の電源線ＶＬ１，ＶＬ２の双方に電圧が供給される第２の期間においては第２のスイッチ素子ＳＷ２をオンにして第２の電源線ＶＬ２と容量素子Ｃ２を接続する。
【選択図】図２

Description

本発明は、半導体装置に関し、特に、電源電圧を安定させるための容量素子（補償容量）を備えた半導体装置に関する。
半導体装置においては、電源電圧を安定させるための容量素子を設けることがある。特許文献１には、パワーゲーティング機能を有する半導体装置の電源線１０３に容量素子１１１を接続した例が示されている。電源線１０３はスイッチ部１１２を介して電源線１０１に接続されており、回路１１０に電源電位を供給する必要のある期間において電源線１０１に接続される。回路１１０の動作時においては、トランジスタのスイッチングにより電源ノイズが発生する。電源ノイズは電源線１０３，１０１を介して伝搬し、動作マージンを低下させることがある。
容量素子１１１の役割は、電源線１０３上の電源ノイズを抑制することである。このような容量素子１１１を「補償容量」とよぶ。
特開２００９−１２４４７０号公報
上述の通り、電源線１０３はスイッチ部１１２を介して電源線１０１に接続されているため、スイッチ部１１２がオンしている場合には容量素子１１１が充電される。しかしながら、スイッチ部１１２がオフしている期間においては容量素子１１１への充電が行われないため、スイッチ部１１２がオフからオンに変化すると、電源線１０３への電圧供給と同時に容量素子１１１への充電が開始されることになる。このため、スイッチ部１１２がオフからオンに変化した後、電源線１０３の電位が所望の電位まで上昇するのに時間がかかってしまう。このように、容量素子１１１には電源線１０３の電位を安定させるというメリットがある一方、電源線１０３が所望電位に到達するまでの時間（以下、「スタンバイ時間」とよぶ）を遅延させてしまうというデメリットもある。このため、実際には補償容量を採用できないケースもある。
本発明に係る半導体装置は、第１及び第２の電源線と、第１及び第２の電源線との間に設けられた第１のスイッチ素子と、容量素子と、第２の電源線と容量素子との間に設けられた第２のスイッチ素子と、第１及び第２のスイッチ素子が少なくともオフ状態の時に容量素子を第１の電源線に電気的に接続する回路手段と、を備える。
本発明に係る別の半導体装置は、第１の電源線と第１のスイッチ素子を介して接続され、かつ、第２の電源線と第２のスイッチ素子を介して接続される容量素子と、第１および第２のスイッチ素子を制御する制御回路と、を備える。制御回路は、第１の電源線に電圧が供給され第２の電源線に電圧が供給されない第１の期間においては第１のスイッチ素子をオンにして第１の電源線と容量素子を接続し、第１および第２の電源線の双方に電圧が供給される第２の期間においては第２のスイッチ素子をオンにして第２の電源線と容量素子を接続する。
本発明に係る別の半導体装置は、第１の電源線と抵抗素子を介して常時接続され、かつ、第２の電源線と第２のスイッチ素子を介して接続される容量素子と、第２のスイッチ素子を制御する制御回路と、を備える。制御回路は、第１の電源線に電圧が供給され第２の電源線に電圧が供給されない第１の期間においては第２のスイッチ素子をオフにして第２の電源線と容量素子を非接続とし、第１および第２の電源線の双方に電圧が供給される第２の期間においては第２のスイッチ素子をオンにして第２の電源線と容量素子を接続する。
本発明によれば、補償容量を設けることによるスタンバイ時間の遅延を抑制できる。
半導体装置の機能ブロック図である。 第１実施形態における容量制御回路とその周辺回路図である。 半導体装置のチップレイアウト図である。 容量制御回路周辺のレイアウト図である。 スイッチＳＷ１，ＳＷ２の制御過程を示すシーケンス図である。 容量素子の第１構成例を示す略平面図である。 容量素子の第２構成例を示す略平面図である。 容量素子の第３構成例を示す略平面図である。 図６に示す構造を有する容量素子とスイッチ素子ＳＷ１，ＳＷ２との第１接続例を示す略平面図である。 図６に示す構造を有する容量素子とスイッチ素子ＳＷ１，ＳＷ２との第２接続例を示す略平面図である。 図６に示す構造を有する容量素子とスイッチ素子ＳＷ１，ＳＷ２との第３接続例を示す略平面図である。 第２実施形態における容量制御回路とその周辺回路図である。 図６に示す構造を有する容量素子とスイッチ素子ＳＷ１，ＳＷ２，ＳＷ３との接続例を示す略平面図である。 第３実施形態における容量制御回路１３０とその周辺回路図である。 変形例における半導体装置の機能ブロック図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。本実施形態においては、半導体装置としてＤＲＡＭ（Dynamic Random Access Memory）を対象として説明するが、本発明はＤＲＡＭに限定されるものではない。
図１は、半導体装置１００の機能ブロック図である。半導体装置１００において、メモリ領域１２１に含まれるメモリセルアレイ１２２には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、それらの交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプを介して読み出しアンプ１１８および書き込みアンプ１２０に接続される。読み出しアンプ１１８と書き込みアンプ１２０は、入出力回路１１４を介して入出力バッファ１１６に接続される。入出力回路１１４と入出力バッファ１１６は、データ端子ＤＱを介してデータの入出力を行う。入出力バッファ１１６には、外部電圧ＶＤＤＱ、ＶＳＳＱが供給される。
半導体装置１００にはクロック信号ＣＫ，／ＣＫ、クロックイネーブル信号ＣＫＥ、アドレス信号ＡＤなどの各種信号が供給されるとともに外部電圧ＶＤＤ１，ＶＤＤ２，ＶＳＳ等も供給される。たとえば、ＶＤＤ１は１．８（Ｖ）、ＶＤＤ２は１．２（Ｖ）、ＶＳＳは０（Ｖ）であるとする。
外部クロック信号ＣＫ，／ＣＫは、クロック発生回路１１２に供給される。本明細書において信号名の末尾に「／」が付されている信号は、ローアクティブな信号又は対応する信号の反転信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック発生回路１１２は、クロックイネーブル信号ＣＫＥに基づいて活性化され、内部クロック信号ＩＣＬＫを生成する。内部クロック信号ＩＣＬＫは、コマンドデコーダ１０２や入出力バッファ１１６等の各種内部回路のタイミング信号として用いられる。
アドレス信号ＡＤは、ロウアドレスバッファ１０４、カラムアドレスバッファ１０６を経由してロウデコーダ１２、カラムデコーダ１３に供給される。ロウアドレスバッファ１０４は、ロウアドレスをロウデコーダ１２に供給する回路であり、ロウデコーダ１２はロウアドレスに基づいてワード線ＷＬを選択する。また、カラムアドレスバッファ１０６は、カラムアドレスをカラムデコーダ１３に供給する回路であり、カラムデコーダ１３はカラムアドレスに基づいてビット線ＢＬを選択する。
コマンド端子１６は、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥなどが供給される端子である。これらのコマンド信号はコマンドデコーダ１０２に供給され、コマンドデコーダ１０２はこれらコマンド信号に基づいて内部コマンド信号を生成し、内部コマンド信号はコントロールロジック１０８に供給される。コントロールロジック１０８は、内部コマンド信号に基づいて、ロウアドレスバッファ１０４、カラムアドレスバッファ１０６などの動作を制御する。
外部電圧ＶＤＤ１，ＶＤＤ２，ＶＳＳは、内部電圧発生回路１１０に供給される。内部電圧発生回路１１０は、電源電位ＶＤＤ１，ＶＤＤ２，ＶＳＳに基づき、各種内部電位を生成する。内部電圧発生回路１１０によって生成される内部電位としては、昇圧電位ＶＰＰ、アレイ電位ＶＡＲＹなどが含まれる。なお、外部電位ＶＳＳは、ロウアドレスバッファ１０４やメモリセルアレイ１２２等の各種内部回路にも供給される。
外部電圧ＶＤＤ２は電位ＶＰＥＲＩとして、スイッチ素子Ｔｒ１を介して内部電圧発生回路１１０、テスト回路１０１、電源線ＶＬ１に供給される。すなわち、電源線ＶＬ１の電位はＶＰＥＲＩとなる。テスト回路１０１は、テストモード時において、内部コマンド信号に含まれるテストコマンド信号に応じてテスト制御信号を各内部回路に出力する。電圧モニタ１２４は、外部電圧ＶＤＤ１，ＶＤＤ２を監視することによりパワーオン（電源投入）を検出し、パワーオン信号ＰＯＮ（ハイアクティブ信号）を活性化する。第１電源制御回路１２６は、パワーオン信号ＰＯＮに応じて選択信号ＳＥＬ１を活性化し、スイッチ素子Ｔｒ１をオンする。スイッチ素子Ｔｒ１がオンとなると、電位ＶＰＥＲＩが電源線ＶＬ１から第２電源制御回路１２８、容量制御回路１３０に供給される。
第２電源制御回路１２８は、選択信号ＳＥＬ１とクロックイネーブル信号ＣＫＥの両方が活性化したとき、選択信号ＳＥＬ２を活性化し、スイッチ素子Ｔｒ２をオンする。スイッチ素子Ｔｒ２がオンとなると、電源線ＶＬ１と電源線ＶＬ２が接続され、電源線ＶＬ２にも電位ＶＰＥＲＩが供給される。電源線ＶＬ２から、更に、ロウアドレスバッファ１０４やロウデコーダ１２等にも電位ＶＰＥＲＩが供給される。
このように、第１電源制御回路１２６はパワーオン信号ＰＯＮにより制御され、第２電源制御回路１２８はクロックイネーブル信号ＣＫＥによって制御される。いうまでもなく、クロック信号ＣＫの有効化を指示するクロックイネーブル信号ＣＫＥは、パワーオン信号が活性化していることを前提として活性化する信号である。電源が投入されていてもクロックイネーブル信号ＣＫＥが不活性化されている期間は、いいかえれば半導体装置１００がパワーダウン状態にあるときには、ロウデコーダ１２等の内部回路には電位ＶＰＥＲＩが供給されないため、電源投入後の消費電力を抑制できる。
容量制御回路１３０は、電源線ＶＬ２の補償容量として機能する容量素子Ｃ２を有する。詳細については後述する。
［第１実施形態］
図２は、第１実施形態における容量制御回路１３０とその周辺回路図である。容量素子Ｃ１は電源線ＶＬ１の補償容量であり、容量制御回路１３０に含まれる容量素子Ｃ２は電源線ＶＬ２の補償容量である。外部電圧ＶＤＤ２は、スイッチ素子Ｔｒ１を介して電位ＶＰＥＲＩとして電源線ＶＬ１に供給される。第１電源制御回路１２６はパワーオン信号ＰＯＮ及び選択信号ＳＥＬ１の活性化に対応してスイッチ素子Ｔｒ１をオンする。第２電源制御回路１２８は、クロックイネーブル信号ＣＫＥの活性化に対応してスイッチ素子Ｔｒ２をオンする。これによって、電源線ＶＬ１の電位ＶＰＥＲＩが電源線ＶＬ２にも供給される。電源線ＶＬ２には、コントロールロジック１０８、ロウアドレスバッファ１０４、カラムアドレスバッファ１０６等の各種内部回路が接続される。
容量素子Ｃ２は、スイッチ素子ＳＷ１を介して電源線ＶＬ１と接続され、スイッチ素子ＳＷ２を介して電源線ＶＬ２と接続される。ここで、電源投入によりパワーオン信号ＰＯＮが活性化すると、スイッチ素子Ｔｒ１を介して電位ＶＰＥＲＩが電源線ＶＬ１に供給される。このとき、まだクロックイネーブル信号ＣＫＥが不活性、すなわち、選択信号ＳＥＬ２が不活性であるため、スイッチ素子ＳＷ１がオン、スイッチ素子ＳＷ２はオフとなる。
その後、クロックイネーブル信号ＣＫＥが活性化すると、スイッチ素子Ｔｒ２はオン、スイッチ素子ＳＷ１はオフ、スイッチ素子ＳＷ２はオンとなる。容量素子Ｃ２は電源線ＶＬ１から切り離され、電源線ＶＬ２と接続される。電源線ＶＬ２には電位ＶＰＥＲＩが電源線ＶＬ１から供給されるが、すでに容量素子Ｃ２は充電済みであるため、容量素子Ｃ２がスタンバイ時間を遅延させることはない。また、充電済みの容量素子Ｃ２は、補償容量として電源線ＶＬ２の電位変動を抑制する。このような構成によれば、電源線ＶＬ２の電位変動を抑制するという補償容量のメリットを維持しつつ、スタンバイ時間の遅延というデメリットも解消される。また、電源線ＶＬ１による容量素子Ｃ２の充電は、電源投入直後のみではなく、クロックイネーブル信号ＣＫＥが不活性化されるパワーダウン状態でも行われるため、パワーダウン状態から、ＣＫＥが活性化されるアクティブ状態に変わった時のスタンバイ時間も遅延させることがない。
図３は、半導体装置１００のチップレイアウト図である。図３に示すように、本実施形態による半導体装置１００は、ｙ方向における一方の端部１０ａに沿って設けられた第１の周辺回路領域ＰＥ１と、ｙ方向における他方の端部１０ｂに沿って設けられた第２の周辺回路領域ＰＥ２と、ｘ方向の中央部においてｙ方向に延在する第３の周辺回路領域ＰＥ３と、ｙ方向の中央部においてｘ方向に延在する第４の周辺回路領域ＰＥ４とを有している。第１の周辺回路領域ＰＥ１は、バンクアドレス端子、アドレス端子及びコマンド端子などの外部端子と、コマンドデコーダ１０２などのコマンドアドレス系の周辺回路がレイアウトされる。一方、第２の周辺回路領域ＰＥ２は、データ端子などの外部端子と、入出力回路１１４、入出力バッファ１１６などのデータ系の周辺回路がレイアウトされる。第３の周辺回路領域ＰＥ３にはその他の各種周辺回路がレイアウトされる。第４の周辺回路領域ＰＥ４には、コマンドアドレス系の周辺回路からデータ系の周辺回路へ供給される各種信号のバッファ回路などが配置される他、容量制御回路１３０も配置される。
一方、メモリバンクは、周辺回路領域ＰＥ１と周辺回路領域ＰＥ２に挟まれた領域にレイアウトされている。図３に示すように、各メモリバンクに含まれるメモリセルアレイはｘ方向に２分割されており、これらメモリセルアレイに挟まれた領域にロウデコーダ１２（ＸＤＥＣ）が配置される。また、ｙ方向に隣接するメモリセルアレイ間には、カラムデコーダ１３（ＹＤＥＣ）、センス回路１４（ＡＭＰ）が配置される。
周辺回路領域ＰＥ１，ＰＥ２には外部電位ＶＤＤ２が供給される電源端子が設けられている。また、周辺回路領域ＰＥ１，ＰＥ２にはスイッチ素子Ｔｒ１が設置される。外部電位ＶＤＤ２は、スイッチ素子Ｔｒ１を経由して電源線ＶＬ１に供給される。電源線ＶＬ１は、ｙ方向に延伸し、周辺回路領域ＰＥ３に形成される各内部回路に接続される。
図４は、容量制御回路１３０周辺のレイアウト図である。図２に関連して説明したように、容量制御回路１３０はスイッチ素子ＳＷ１を介して電源線ＶＬ１、スイッチ素子ＳＷ２を介して電源線ＶＬ２と接続される。スイッチ素子ＳＷ１、スイッチ素子ＳＷ２およびスイッチ素子Ｔｒ２はいずれも第２電源制御回路１２８により制御される。スイッチ素子Ｔｒ２や容量制御回路１３０は、周辺回路領域ＰＥ４に形成される。第２電源制御回路１２８も周辺回路領域ＰＥ４に形成されてもよい。電源線ＶＬ１は、スイッチ素子Ｔｒ２を介して網目状の電源線ＶＬ２と接続される。電源線ＶＬ２の近辺には各種の周辺回路ＣＥ１〜ＣＥ３が形成される。
図５は、スイッチＳＷ１，ＳＷ２の制御過程を示すシーケンス図である。まず、電源投入後、外部電圧ＶＤＤ２が上昇すると、電圧モニタ１２４はパワーオン信号ＰＯＮを活性化させる。第１電源制御回路１２６は、パワーオン信号ＰＯＮの活性化を検出すると、選択信号ＳＥＬ１を活性化させる（ローアクティブ）。選択信号ＳＥＬ１の活性化によりスイッチ素子Ｔｒ１がオンとなり、電源線ＶＬ１に電位ＶＰＥＲＩが供給される。選択信号ＳＥＬ２は不活性であるため、スイッチ素子ＳＷ２はオンとなっている。電源投入直後から容量素子Ｃ２の充電が開始される。ここで、パワーオン信号ＰＯＮは、外部電圧ＶＤＤ２が所望の電位に達するとローレベルに変化するワンショットパルス信号でも構わない。
電源投入後、クロックイネーブル信号ＣＫＥが活性化されると、第２電源制御回路１２８は選択信号ＳＥＬ２を活性化させる（ローアクティブ）。選択信号ＳＥＬ２の活性化によりスイッチ素子Ｔｒ２がオンとなり、電源線ＶＬ２に電位ＶＰＥＲＩが供給される。また、選択信号ＳＥＬ２の活性化により、スイッチ素子ＳＷ１はオフ、スイッチ素子ＳＷ２はオンとなる。すでに充電差済みの容量素子Ｃ２は、以後、電源線ＶＬ２のノイズによる電位変動を抑制する。また、スイッチ素子ＳＷ１がオフしていることから、電源線ＶＬ２のノイズは電源線ＶＬ１に伝搬しにくくなる。
電源投入後、パワーダウンモード（省電力モード）に移行すると、クロックイネーブル信号ＣＫＥは不活性となる。これに応じて、選択信号ＳＥＬ２は不活性となり、電源線ＶＬ１から電源線ＶＬ２は遮断される。これにより、電源線ＶＬ２に接続されるコントロールロジック１０８等の各種回路への電圧供給が停止され、消費電力が抑制される。一方、スイッチ素子ＳＷ１はオンとなるため、容量素子Ｃ２の充電状態は維持される。
図６は、容量素子Ｃ２の第１構成例を示す略平面図である。第１構成例による容量素子Ｃ２は、下層の導電膜Ｍ１と上層の導電膜Ｍ２が平面視で重なる構造を有している。この場合、導電膜Ｍ１とＭ２との間に介在する層間絶縁膜が容量絶縁膜として機能する。本例によれば、配線層の空きスペースに容量素子Ｃ２を形成することが可能となる。
図７は、容量素子Ｃ２の第２構成例を示す略平面図である。第２構成例による容量素子Ｃ２は、ゲート電極Ｇと拡散層ＳＤが平面視で重なる構造を有している。ゲート電極Ｇはスルーホール導体ＴＨを介して導電膜Ｍ１ａに接続され、拡散層ＳＤはコンタクトホール導体ＣＨを介して導電膜Ｍ１ｂに接続されている。この場合、ゲート電極Ｇと拡散層ＳＤとの間に介在するゲート絶縁膜が容量絶縁膜として機能する。本例によれば、半導体基板の空きスペースに容量素子Ｃ２を形成することが可能となる。
図８は、容量素子Ｃ２の第３構成例を示す略平面図である。第２構成例との違いは、拡散層ＳＤとゲート電極Ｇが分割され、ｘ方向に配列されている点にある。構造はやや複雑になるが、第３構成例においては、複数の容量素子Ｃ２が並列接続された回路構成となるため高周波ノイズへの追従性がよくなるというメリットがある。
図９は、図６に示す構造を有する容量素子Ｃ２とスイッチ素子ＳＷ１，ＳＷ２との第１接続例を示す略平面図である。図９に示す例では、スイッチ素子ＳＷ１，ＳＷ２がそれぞれ並列接続された複数のトランジスタによって構成されている。
スイッチ素子ＳＷ１は、交互に配置された複数のソース／ドレイン拡散層ＳＤ１と、これらソース／ドレイン拡散層ＳＤ１間における半導体基板上にそれぞれ配置された複数のゲート電極Ｇ１によって構成される。ソース／ドレイン拡散層ＳＤ１のうち、ソースとして機能する拡散層は、コンタクトホールＣＨ２を介して導電膜Ｍ１ｃに接続されている。導電膜Ｍ１ｃは電源線ＶＬ１として機能する。また、ソース／ドレイン拡散層ＳＤ１のうち、ドレインとして機能する拡散層はコンタクトホールＣＨ４を介して導電膜Ｍ１ｅに接続されている。
同様に、スイッチ素子ＳＷ２は、交互に配置された複数のソース／ドレイン拡散層ＳＤ２と、これらソース／ドレイン拡散層ＳＤ２間における半導体基板上にそれぞれ配置された複数のゲート電極Ｇ２によって構成される。ソース／ドレイン拡散層ＳＤ２のうち、ソースとして機能する拡散層は、コンタクトホールＣＨ３を介して導電膜Ｍ１ｄに接続されている。導電膜Ｍ１ｄは電源線ＶＬ２として機能する。また、ソース／ドレイン拡散層ＳＤ２のうち、ドレインとして機能する拡散層はコンタクトホールＣＨ５を介して導電膜Ｍ１ｅに接続されている。
そして、導電膜Ｍ１ｅの上層には、平面視で重なる位置に導電膜Ｍ２ａが配置されており、これによって容量素子Ｃ２が形成される。スイッチ素子ＳＷ１，ＳＷ２と部分的に重なるように容量素子Ｃ２を形成できるため、半導体装置１００のサイズを抑制しやすい構造となっている。
図１０は、図６に示す構造を有する容量素子Ｃ２とスイッチ素子ＳＷ１，ＳＷ２との第２接続例を示す略平面図である。図１０に示す例では、スイッチ素子ＳＷ１，ＳＷ２がそれぞれチャネル幅の大きい一つのトランジスタによって構成されている。
スイッチ素子ＳＷ１は、ソース／ドレイン拡散層ＳＤ３と、ゲート電極Ｇ３によって構成される。ソース拡散層はコンタクトホールＣＨ６を介して導電膜Ｍ１ｆに接続され、ドレイン拡散層はコンタクトホールＣＨ８を介して導電膜Ｍ１ｈに接続されている。
同様に、スイッチ素子ＳＷ２は、ソース／ドレイン拡散層ＳＤ４と、ゲート電極Ｇ４によって構成される。ソース拡散層はコンタクトホールＣＨ７を介して導電膜Ｍ１ｇに接続されている。ドレイン拡散層はコンタクトホールＣＨ９を介して導電膜Ｍ１ｈに接続されている。導電膜Ｍ１ｈの上層には、平面視で重なる位置に導電膜Ｍ２ｂが配置されており、これによって容量素子Ｃ２が形成される。
図１１は、図６に示す構造を有する容量素子Ｃ２とスイッチ素子ＳＷ１，ＳＷ２との第３接続例を示す略平面図である。図１１に示す例では、スイッチＳＷ２が容量素子Ｃ２を３方向から取り囲む形状のトランジスタによって構成されている。
スイッチ素子ＳＷ１は、ソース／ドレイン拡散層ＳＤ５と、ゲート電極Ｇ５によって構成される。ソース拡散層はコンタクトホールＣＨ１０を介して導電膜Ｍ１ｉに接続されている。ドレイン拡散層はコンタクトホールＣＨ１２を介して導電膜Ｍ１ｋに接続されている。
スイッチ素子ＳＷ２は、容量素子Ｃ２の３辺それぞれに対応する３つのソース／ドレイン拡散層ＳＤ６と３つのゲート電極Ｇ６によって構成される。ソース拡散層はコンタクトホールＣＨ１１を介して導電膜Ｍ１ｊに接続されている。ドレイン拡散層はコンタクトホールＣＨ１３を介して導電膜Ｍ１ｋに接続されている。
［第２実施形態］
図１２は、第２実施形態における容量制御回路１３０とその周辺回路図である。第２実施形態においては、容量素子Ｃ２は、スイッチ素子ＳＷ１だけでなくスイッチ素子ＳＷ３からも電源線ＶＬ１と接続される。容量素子Ｃ２は、スイッチ素子ＳＷ２を介して電源線ＶＬ２と接続される。選択信号ＳＥＬ２が不活性のとき、すなわち、クロックイネーブル信号ＣＫＥが不活性のときには、スイッチ素子ＳＷ１がオン、スイッチ素子ＳＷ２，ＳＷ３はオフとなる。電源投入によりパワーオン信号ＰＯＮが活性化したとき、電源線ＶＬ１から供給される電圧により容量素子Ｃ２は充電される。ここまでは第１実施形態とほぼ同様である。
クロックイネーブル信号ＣＫＥが活性化すると、スイッチ素子Ｔｒ２はオン、スイッチ素子ＳＷ１はオフ、スイッチＳＷ２，ＳＷ３はオンとなる。容量素子Ｃ２はスイッチ素子ＳＷ１の代わりにスイッチ素子ＳＷ３を介して電源線ＶＬ１と接続される。
電源線ＶＬ２に電位ＶＰＥＲＩが供給されたあとも、容量素子Ｃ２は電源ノイズを吸収することによる充放電が行われる。通常、充放電は微量であるが、場合によっては一時的に容量素子Ｃ２の電位が低下することがある。第２実施形態では、容量素子Ｃ２はスイッチ素子ＳＷ３により電源線ＶＬ１と接続されているため、スイッチ素子ＳＷ１がオフした後も電源線ＶＬ１から適宜充電される。
ここで、スイッチ素子ＳＷ３のトランジスタサイズ、つまりチャネル幅はスイッチ素子ＳＷ１のトランジスタサイズよりも小さい。すなわち、電源投入時においてはトランジスタサイズの大きいスイッチ素子ＳＷ１を介して電源線ＶＬ１から容量素子Ｃ２を速やかに充電し、いったん充電したあとは容量素子Ｃ２の放電にともなう電位低下分を補うためトランジスタサイズの小さいスイッチ素子ＳＷ３を介して容量素子Ｃ２を適宜充電している。このように、スイッチ素子ＳＷ３はトランジスタサイズが小さく設計されていることから、電源線ＶＬ２のノイズは電源線ＶＬ１に伝搬しにくい。
図１３は、図６に示す構造を有する容量素子Ｃ２とスイッチ素子ＳＷ１，ＳＷ２，ＳＷ３との接続例を示す略平面図である。図１３に示す例では、スイッチ素子ＳＷ１とスイッチ素子ＳＷ３がソース／ドレイン拡散層ＳＤ７の一部を共用する。
スイッチ素子ＳＷ１は、ソース／ドレイン拡散層ＳＤ７とゲート電極Ｇ７によって構成される。ソース拡散層は、コンタクトホールＣＨ１４を介して導電膜Ｍ１ｌに接続されている。ドレイン拡散層はコンタクトホールＣＨ１５を介して導電膜Ｍ１ｎに接続されている。
スイッチ素子ＳＷ３は、ソース／ドレイン拡散層ＳＤ７とゲート電極Ｇ９によって構成される。ソース拡散層はコンタクトホールＣＨ１８を介して導電膜Ｍ１ｌに接続され、ドレイン拡散層はコンタクトホールＣＨ１９を介して導電膜Ｍ１ｎに接続されている。上述の構成により、スイッチ素子ＳＷ３の電流供給能力は、実質的にスイッチ素子ＳＷ１の電流供給能力よりも小さくなる。これは、スイッチ素子ＳＷ１では櫛歯状のゲート電極Ｇ７によって複数箇所にソース・ドレイン電流が流れるのに対し、スイッチ素子ＳＷ３では１つのゲート電極Ｇ９によって１箇所にしかソース・ドレイン電流が流れないように構成されているためである。
スイッチ素子ＳＷ２は、ソース／ドレイン拡散層ＳＤ８とゲート電極Ｇ８によって構成される。ソース拡散層は、コンタクトホールＣＨ１６を介して導電膜Ｍ１ｍに接続されている。ドレイン拡散層はコンタクトホールＣＨ１７を介して導電膜Ｍ１ｎに接続されている。
［第３実施形態］
図１４は、第３実施形態における容量制御回路１３０とその周辺回路図である。第３実施形態においては、容量素子Ｃ２は、スイッチ素子ＳＷ１ではなく抵抗素子Ｒを介して電源線ＶＬ１と接続される。容量素子Ｃ２は、スイッチ素子ＳＷ２を介して電源線ＶＬ２とも接続される。選択信号ＳＥＬ２の活性・不活性に関わらず、電源線ＶＬ１から供給される電圧により容量素子Ｃ２は充電される。
クロックイネーブル信号ＣＫＥが活性化すると、スイッチ素子Ｔｒ２はオン、スイッチ素子ＳＷ２もオンとなる。電源線ＶＬ２の電位変動にともなって容量素子Ｃ２からの放電が生じても、容量素子Ｃ２は抵抗素子Ｒにより電源線ＶＬ１と常時接続されているため、適宜充電される。第３実施形態においては、スイッチ素子数が第１および第２実施形態よりも少なくて済むというメリットがある。
図１５は、変形例における半導体装置１００の機能ブロック図である。図１では、複数の内部回路を単一の電源線ＶＬ２に接続し、電源線ＶＬ２と電源線ＶＬ１の接続を単一のスイッチ素子Ｔｒ２で制御し、電源線ＶＬ２の補償容量として単一の容量制御回路１３０が割り当てられていた。図１５では、電源線ＶＬ１に、容量制御回路１３０とスイッチ素子Ｔｒ２を含む接続回路１３２を複数設けている。そして、コントロールロジック１０８、ロウアドレスバッファ１０４、カラムアドレスバッファ１０６等の内部回路それぞれが別々の接続回路１３２を介して電源線ＶＬ１に接続される。よりきめ細かいパワーゲーティングを行うことができるため、効果的に消費電力を削減することが可能となる。
以上、実施形態に基づいて半導体装置１００を説明した。本実施形態における半導体装置１００によれば、クロックイネーブル信号ＣＫＥによって電位制御される電源線ＶＬ２に補償容量を接続し、かつ、電源線ＶＬ２のスタンバイ時間の遅延を抑制できる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
１２ ロウデコーダ、１３ カラムデコーダ、１４ センス回路、１６ コマンド端子、１００ 半導体装置、１０１ テスト回路、１０２ コマンドデコーダ、１０４ ロウアドレスバッファ、１０６ カラムアドレスバッファ、１０８ コントロールロジック、１１０ 内部電圧発生回路、１１２ クロック発生回路、１１４ 入出力回路、１１６ 入出力バッファ、１１８ 読み出しアンプ、１２０ 書き込みアンプ、１２２ メモリセルアレイ、１２４ 電圧モニタ、１２６ 第１電源制御回路、１２８ 第２電源制御回路、１３０ 容量制御回路、１３２ 接続回路、ＶＬ１，ＶＬ２ 電源線、ＳＥＬ１，ＳＥＬ２ 選択信号、ＳＷ１，ＳＷ２ スイッチ素子。

Claims (12)

  1. 第１及び第２の電源線と、
    前記第１及び第２の電源線との間に設けられた第１のスイッチ素子と、
    容量素子と、
    前記第２の電源線と前記容量素子との間に設けられた第２のスイッチ素子と、
    前記第１及び第２のスイッチ素子が少なくともオフ状態の時に前記容量素子を前記第１の電源線に電気的に接続する回路手段と、を備える半導体装置。
  2. 前記回路手段は、前記第１の電源線と前記容量素子との間に設けられ、前記第１及び第２のスイッチ素子がいずれもオフ状態である場合にオンする第３のスイッチ素子を含むことを特徴とする請求項１に記載の半導体装置。
  3. 前記回路手段は、前記第１の電源線と前記容量素子との間に設けられ、前記第１及び第２のスイッチ素子がいずれもオン状態である場合にオンする第４のスイッチ素子さらにを含むことを特徴とする請求項２に記載の半導体装置。
  4. 前記第４のスイッチ素子の電流供給能力は、前記第３のスイッチ素子の電流供給能力よりも小さいことを特徴とする請求項３に記載の半導体装置。
  5. 前記回路手段は、前記第１の電源線と前記容量素子との間に設けられた抵抗素子を含むことを特徴とする請求項１に記載の半導体装置。
  6. 第１の電源線と第１のスイッチ素子を介して接続され、かつ、第２の電源線と第２のスイッチ素子を介して接続される容量素子と、
    前記第１および第２のスイッチ素子を制御する制御回路と、を備え、
    前記制御回路は、前記第１の電源線に電圧が供給され前記第２の電源線に電圧が供給されない第１の期間においては前記第１のスイッチ素子をオンにして前記第１の電源線と前記容量素子を接続し、前記第１および第２の電源線の双方に電圧が供給される第２の期間においては前記第２のスイッチ素子をオンにして前記第２の電源線と前記容量素子を接続することを特徴とする半導体装置。
  7. 外部から外部電圧が供給される外部端子と、
    前記外部端子に接続され、前記外部端子の電圧に応じてはパワーオン信号を活性化する電圧モニタ回路と、
    前記外部端子及び前記第１の電源線の間に設けられ、前記パワーオン信号の活性化に応じてオンされて前記外部電圧を前記第１の電源線に供給する第４のスイッチ素子を更に備えることを特徴とする請求項６に記載の半導体装置。
  8. 外部からクロックイネーブル信号を受ける他の外部端子と、
    前記第１及び第２の電源線との間に設けられ、前記外部クロックイネーブル信号の活性化に応じてされて前記外部電圧を前記第１の電源線から前記第２の電源線に供給する第５のスイッチ素子と、を更に備える請求項７に記載の半導体装置。
  9. 前記制御回路は、前記第１期間においては前記第１のスイッチ素子をオン、前記第２のスイッチ素子をオフにし、前記第２期間においては前記第１のスイッチ素子をオフ、前記第２のスイッチ素子をオンにすることを特徴とする請求項６から８のいずれかに記載の半導体装置。
  10. 前記容量素子は、更に、第３のスイッチ素子を介して前記第１の電源線と接続され、
    前記制御回路は、前記第１の期間においては前記第１のスイッチ素子をオンにして前記第１の電源線と前記容量素子を接続し、前記第２の期間においては前記第１のスイッチ素子をオフ、前記第３のスイッチ素子をオンとすることにより前記第１の電源線と前記容量素子を接続することを特徴とする請求項６から９のいずれかに記載の半導体装置。
  11. 前記第３のスイッチ素子のオン抵抗は、前記第１のスイッチ素子のオン抵抗よりも高いことを特徴とする請求項６から１０のいずれかに記載の半導体装置。
  12. 第１の電源線と抵抗素子を介して常時接続され、かつ、第２の電源線と第２のスイッチ素子を介して接続される容量素子と、
    前記第２のスイッチ素子を制御する制御回路と、を備え、
    前記制御回路は、前記第１の電源線に電圧が供給され前記第２の電源線に電圧が供給されない第１の期間においては前記第２のスイッチ素子をオフにして前記第２の電源線と前記容量素子を非接続とし、前記第１および第２の電源線の双方に電圧が供給される第２の期間においては前記第２のスイッチ素子をオンにして前記第２の電源線と前記容量素子を接続することを特徴とする半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9318174B1 (en) * 2013-03-15 2016-04-19 Gsi Technology, Inc. Memory systems and methods involving high speed local address circuitry
JP6261304B2 (ja) * 2013-11-29 2018-01-17 キヤノン株式会社 放電装置及び情報処理装置
TWI792719B (zh) * 2021-11-25 2023-02-11 瑞昱半導體股份有限公司 具有電源雜訊抑制的電路晶片

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6542427B2 (en) * 2001-03-08 2003-04-01 Micron Technology, Inc. Power validation for memory devices on power up
JP4614238B2 (ja) * 2006-07-14 2011-01-19 ルネサスエレクトロニクス株式会社 Ｒｆ電力増幅装置
US8264211B2 (en) * 2007-06-28 2012-09-11 Texas Instruments Incorporated Programmable power limiting for power transistor system
JP5169085B2 (ja) * 2007-09-05 2013-03-27 富士通株式会社 半導体装置および電源補償方法
JP2010119226A (ja) * 2008-11-13 2010-05-27 Elpida Memory Inc チャージポンプ回路
EP2221706B1 (en) * 2009-02-12 2012-04-18 Austriamicrosystems AG Circuit charge pump arrangement and method for providing a regulated current

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