TWI792719B - 具有電源雜訊抑制的電路晶片 - Google Patents

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Abstract

一種具有電源雜訊抑制的電路晶片包含開關單元、儲能單元與運作電路。開關單元具有第一連接端與第二連接端。第一連接端適於接收電源電壓。開關單元用以根據時脈訊號選擇性地導通第一連接端與第二連接端之間的第一連結路徑。儲能單元耦接於第二連接端。於開關單元導通第一連結路徑時，儲能單元用以根據電源電壓產生於第二連接端產生儲存電壓。運作電路耦接於第二連接端。運作電路用以根據儲存電壓進行運作。

Description

具有電源雜訊抑制的電路晶片
本案是關於雜訊抑制技術，特別是一種具有電源雜訊抑制的電路晶片。
傳統上，為了抑制電源電壓上的電源雜訊，會透過由電阻與電容所構成的低通濾波器將其濾除。然而，電阻之設置在晶片之佈局中通常佔據了很大的面積。特別是在需要很低頻的電路設計中，更需要電阻值較大的電阻而致使其所需的佈局面積更大。此外，電阻之設置也會致使電源電壓所需的安定時間（settling time）過長。
本案提供一種具有電源雜訊抑制的電路晶片。在一實施例中，具有電源雜訊抑制的電路晶片包含開關單元、儲能單元以及運作電路。開關單元具有第一連接端與第二連接端。開關單元的第一連接端適於接收電源電壓。開關單元用以根據時脈訊號選擇性導通第一連接端與第二連接端之間的第一連結路徑。儲存單元耦接於開關單元之第二連接端。於開關單元導通第一連結路徑時，儲能單元用以根據電源電壓於第二連接端產生儲存電壓。運作電路耦接於第二連接端，並用以根據儲存電壓進行運作。
以下在實施方式中詳細敘述本案之詳細特徵以及優點，其內容足以使任何熟習相關技藝者瞭解本案之技術內容並據以實施，且根據本說明書所揭露之內容、申請專利範圍及圖式，任何熟習相關技藝者可輕易地理解本案相關之目的及優點。
為使本案之實施例之上述目的、特徵和優點能更明顯易懂，下文配合所附圖式，作詳細說明如下。
圖1為具有電源雜訊抑制的電路晶片100的示意圖。請參閱圖1，具有電源雜訊抑制的電路晶片100包含開關單元110、儲能單元120以及運作電路130。開關單元110具有第一連接端、第二連接端以及時脈控制端。開關單元110的第一連接端適於接收一電源電壓VDD。開關單元110的時脈控制端適於接收一時脈訊號CLK。儲能單元120耦接於開關單元110之第二連接端與接地電壓GND之間。並且，運作電路130耦接於開關單元110之第二連接端。
開關單元110用以根據時脈控制端所接收的時脈訊號CLK選擇性地導通第一連接端至第二連接端的第一連結路徑。儲能單元120用以於第一連結路徑導通時進行儲能，以及於第一連結路徑不導通時根據本身所儲之電能作為一電壓源。並且，運作電路130可運用儲能單元120所提供之電壓進行運作。
在一些實施例中，開關單元110可根據時脈訊號CLK導通第一連結路徑。例如，開關單元110可在時脈訊號CLK之邏輯值為“1”時導通第一連結路徑。於第一連結路徑導通時，開關單元110之第一連接端可電性連接至第二連接端，且第一連接端上的電源電壓VDD會傳遞至第二連接端，以致儲能單元120可根據電源電壓VDD產生一儲存電能，且此儲存電能會於第二連接端上產生一儲存電壓VS。
此外，開關單元110可根據時脈訊號CLK斷開（即不導通）第一連結路徑。例如，開關單元110可在時脈訊號CLK之邏輯值為“0”時斷開第一連結路徑。於第一連結路徑斷開時，開關單元110之第一連接端未電性連接至第二連接端，且第一連接端上的電源電壓VDD不會傳遞至第二連接端。此時，儲能單元120可根據其自身所儲之儲存電能作為運作電路130的電壓源，且運作電路130可運用儲能單元120於第二連接端上提供的儲存電壓VS進行運作。
需注意的是，開關單元110如何根據時脈訊號CLK選擇性地導通第一連結路徑可視設計需求而定，並不限於前述實施例。例如，開關單元110亦可在時脈訊號CLK之邏輯值為“1”時斷開第一連結路徑，並在時脈訊號CLK之邏輯值為“0”時導通第一連結路徑。
在一些實施例中，電源電壓VDD上存有電源雜訊。本案的電路晶片100可透過時脈訊號CLK控制開關單元110暫時地導通第一連結路徑，使有電源雜訊之電源電壓VDD暫時地傳遞到第二連接端來供給儲能單元120去產生儲存電能，且電路晶片100會再透過時脈訊號CLK控制開關單元110斷開第一連結路徑，使帶有電源雜訊之電源電壓VDD無法傳遞到第二連接端。如此一來，電源電壓VDD上的電源雜訊僅可在第一連結路徑導通時傳遞到第二連接端，使得儲能單元120於第二連接端上之儲存電壓VS的電源雜訊可大幅減少而達到電源雜訊抑制效果。此外，根據儲能單元120之儲存電壓VS進行運作的運作電路130可因儲存電壓VS的電源雜訊較小而具有良好的電源電壓抑制比（Power Supply Rejection Ratio，PSRR）。再者，相比於採用由電阻與電容所構成的傳統低通濾波器來濾除電源雜訊之設計，本案之電路晶片100更因不需設置電阻而省下大幅佈局面積，並且亦可以避免大電阻所造成的安定時間（settling time）過長。
在一些實施例中，電路晶片100對電源雜訊的抑制量相關於時脈訊號CLK的工作週期（duty cycle）。具體而言，當時脈訊號CLK的工作週期越小，電路晶片100對電源雜訊的抑制量越高。舉例而言，當時脈訊號CLK的工作週期為10%時，儲存電壓VS之電源雜訊可為電源電壓VDD之電源雜訊的10%。
在一些實施例中，開關單元110可包含至少一電晶體。此外，儲能單元120可包含至少一電容。在一些實施態樣中，所述的電晶體可利用但不限於金屬氧化物半導體場效電晶體（Metal-Oxide-Semiconductor Field-Effect Transistor， MOSFET）、雙極性接面型電晶體（Bipolar Junction Transistor，BJT）、氮化鎵場效電晶體（GaN FET）或絕緣閘極雙極性電晶體（Insulated Gate Bipolar Transistor，IGBT）來實現。
圖2為具有電源雜訊抑制的電路晶片100之一實施例的示意圖。請參閱圖2，在一些實施例中，時脈訊號CLK可由電路晶片100之內部元件所產生。於此，電路晶片100更可包含時脈產生單元140。時脈產生單元140耦接於開關單元110之時脈控制端，且時脈產生單元140用以產生時脈訊號CLK給開關單元110。在一些實施態樣中，時脈產生單元140可為但不限於振盪器、時脈產生器等。
請參閱圖1，在另一些實施例中，時脈訊號CLK亦可由電路晶片100之外部元件所產生並且輸入至電路晶片100。於此，電路晶片100更可包含時脈輸入接腳P1。時脈輸入接腳P1耦接於開關單元110之時脈控制端，且時脈輸入接腳P1用以接收自電路晶片100之外部輸入至開關單元110的時脈訊號CLK。在一些實施態樣中，產生時脈訊號CLK的外部元件可為但不限於訊號產生器。
圖3與圖4為具有電源雜訊抑制的電路晶片100之一實施例的示意圖。請參閱圖3與圖4，在一些實施例中，電路晶片100更可包含時脈調整單元150。如圖3所示，時脈調整單元150可耦接於時脈輸入接腳P1與開關單元110的時脈控制端之間。又或者，如圖4所示，時脈調整單元150可耦接於時脈產生單元140與開關單元110的時脈控制端之間。時脈調整單元150可用以調整時脈訊號CLK，並且開關單元110是根據經由時脈調整單元150調整後的時脈訊號CLK來選擇性地導通第一連結路徑。在一些實施態樣中，所述調整可包含但不限於時間上的校正、工作週期調整、頻率調整等。
請參閱圖1至圖4，在一些實施例中，電路晶片100更可包含電源輸入接腳P2，且電源輸入接腳P2耦接於開關單元110的第一連接端。在一些實施例中，電源輸入接腳P2可用以接收從外部輸入至電路晶片100的電源電壓VDD。但本案並非以此為限。
請參閱圖5至圖8，在另一些實施例中，電源輸入接腳P2是用以接收從外部輸入至電路晶片100的輸入電壓VIN。並且，電路晶片100更可包含電壓轉換單元160。電壓轉換單元160耦接於電源輸入接腳P2與開關單元110的第一連接端之間，且電壓轉換單元160用以將輸入電壓VIN轉換成電源電壓VDD後，再輸出電源電壓VDD至開關單元110的第一連接端。與前述實施例相同之元件及操作就不再贅述。
在一些實施態樣中，電壓轉換單元160可利用但不限於低壓差線性穩壓器（Low Dropout Linear Regulator，LDO）、降壓轉換器（Buck Converter）、升壓轉換器（Boost Converter）或其組合來實現。
在一些實施例中，運作電路130可為任何需要運用較乾淨之電壓（即，雜訊少）來操作以獲取良好的電源電壓抑制比的各式電路。圖9為運作電路之一實施例的示意圖。請參閱圖1至圖9，以下，以運作電路130為一種具有旁通模式的單增益緩衝器（Unit Gain Buffer）為例來進行說明。
在一些實施例中，運作電路130可包含緩衝單元131、運算放大器132以及旁路單元133。緩衝單元131可具有緩衝輸入端、緩衝輸出端以及電源連接端，且緩衝單元131的電源連接端耦接於開關單元110之第二連接端。運算放大器132具有正輸入端+、負輸入端-以及運算輸出端，且運算放大器132之負輸入端-耦接於運算輸出端。旁路單元133具有控制端、第三連接端以及第四連接端。旁路單元133的控制端耦接於緩衝單元131的緩衝輸出端。旁路單元133的第三連接端耦接於運算放大器132的正輸入端+，且旁路單元133的第四連接端耦接於運算放大器132的運算輸出端。
緩衝單元131可運用電源連接端所接收到的儲存電壓VS進行運作。於此，緩衝單元131用以將緩衝輸入端所接收的旁路訊號B1緩衝以產生緩衝訊號B2，並且經由緩衝輸出端輸出緩衝訊號B2至旁路單元133的控制端。旁路單元133用以根據控制端所接收的緩衝訊號B2選擇性地導通第三連接端至第四連接端的第二連結路徑。
在一些實施例中，旁路單元133可在緩衝訊號B2之邏輯值為“1”時導通第二連結路徑。於第二連結路徑導通時，運算放大器132之正輸入端+（或旁路單元133的第三連接端）上的第一電壓V1可經由旁路單元133的第二連結路徑旁通至運算放大器132之運算輸出端（或旁路單元133的第四連接端）。此外，旁路單元133可在緩衝訊號B2之邏輯值為“0”時斷開第二連結路徑。於第二連結路徑斷開時，運算放大器132於此時即操作為傳統的單增益緩衝器。
需注意的是，旁路單元133如何根據緩衝訊號B2選擇性地導通第二連結路徑可視設計需求而定。例如，旁路單元133亦可在緩衝訊號B2之邏輯值為“1”時斷開第二連結路徑，並在緩衝訊號B2之邏輯值為“0”時導通第二連結路徑。
在一些實施例中，旁路單元133之控制端與第三連接端之間以及控制端與第四連接端之間雖存有寄生電容，但因儲能單元120於第二連接端上之儲存電壓VS的電源雜訊已大幅減少，故經由旁路單元133之寄生電容傳遞至運算放大器132之運算輸出端的雜訊亦大幅降低，進而使得運作電路130具有良好的電源電壓抑制比。
在一些實施例中，緩衝單元131可包含一或多個級聯的反相器。於此，雖僅繪示出兩級，但其數量並非以此為限，而可視所需之推動力及/或邏輯值而定。此外，旁路單元133可包含至少一電晶體。在一些實施態樣中，所述的電晶體可利用但不限於金屬氧化物半導體場效電晶體（Metal-Oxide-Semiconductor Field-Effect Transistor， MOSFET）、雙極性接面型電晶體（Bipolar Junction Transistor，BJT）、氮化鎵場效電晶體（GaN FET）或絕緣閘極雙極性電晶體（Insulated Gate Bipolar Transistor，IGBT）來實現。
在一些實施例中，時脈訊號CLK之工作週期、頻率以及儲能單元120之電容大小可視運作電路130之所需抽載來進行相應調整。舉例而言，在運作電路130為一種具有旁通模式的單增益緩衝器之例示中，假設運作電路130之緩衝單元131的抽載頻率為3兆赫（MHz）且抽載量很小，則時脈訊號CLK之工作週期可為8.3%、時脈訊號CLK之頻率可為3兆赫，且儲能單元120之電容值可為1皮法拉（pF），但本案並非以此為限。
圖10為具有電源雜訊抑制的電路晶片100之一實施例的示意圖。請參閱圖10，在一些實施例中，電路晶片100更可包含運作檢測單元170。運作檢測單元170耦接於運作電路130與開關單元110。運作檢測單元170用以檢測運作電路130是否正常運作，並且可於判定運作不正常時致使開關單元110導通第一連結路徑，使得儲能單元120可重新根據傳遞至第二連接端的電源電壓VDD進行儲能。
在一些實施例中，運作檢測單元170可耦接於緩衝單元131之緩衝輸入端與緩衝輸出端，以根據旁路訊號B1與緩衝訊號B2之邏輯值判斷運作電路130是否正常運作。當判定運作不正常時，運作檢測單元170可產生一導通訊號S1給開關單元110以致使開關單元110導通第一連結路徑。
在一些實施態樣中，運作檢測單元170可透過數位邏輯閘來實現。舉例而言，在緩衝單元131是由兩級反相器組成時，運作檢測單元170可透過互斥或閘（XOR Gate）來實現，但本案並非以此為限。
圖11為具有電源雜訊抑制的電路晶片100之一實施例的示意圖。請參閱圖11，在一些實施例中，電路晶片100更可包含電壓檢測單元180。電壓檢測單元180耦接於開關單元110之時脈控制端與第二連接端。電壓檢測單元180用以檢測儲能單元120於第二連接端上產生的儲存電壓VS，並判斷儲存電壓VS是否超過一電壓閾值。當判定儲存電壓VS不超過電壓閾值時，電壓檢測單元180可產生一導通訊號S2給開關單元110以致開關單元110導通第一連結路徑，從而使得儲能單元120可重新根據傳遞至第二連接端的電源電壓VDD進行儲能。
在一些實施態樣中，電壓檢測單元180可透過例如但不限於比較器來實現。此外，電壓閾值可為但不限於二分之一的電源電壓VDD。
綜上所述，本案實施例之具電源雜訊抑制的電路晶片，其透過暫時導通開關單元的第一連結路徑，以致儲能單元在導通期間根據電源電壓於第二連接端上產生儲存電壓後，再斷開開關單元的第一連結路徑以致電源電壓上的電源雜訊無法再傳遞至第二連接端。如此一來，儲存電壓的電源雜訊可大幅減少而達到電源雜訊抑制效果。並且，根據儲存電壓進行運作的運作電路可因儲存電壓的電源雜訊較小而具有良好的電源電壓抑制比。再者，相比於採用由電阻與電容所構成的傳統低通濾波器來濾除電源雜訊之設計，本案實施例之具電源雜訊抑制的電路晶片可更因不需設置電阻而省下大幅佈局面積，並且亦可以避免大電阻所造成的安定時間過長。
雖然本案的技術內容已經以較佳實施例揭露如上，然其並非用以限定本案，任何熟習此技藝者，在不脫離本案之精神所作些許之更動與潤飾，皆應涵蓋於本案的範疇內，因此本案之保護範圍當視後附之申請專利範圍所界定者為準。
100:電路晶片 110:開關單元 120:儲能單元 130:運作電路 131:緩衝單元 132:運算放大器 133:旁路單元 140:時脈產生單元 150:時脈調整單元 160:電壓轉換單元 170:運作檢測單元 180:電壓檢測單元 B1:旁路訊號 B2:緩衝訊號 CLK:時脈訊號 GND:接地電壓 P1:時脈輸入接腳 P2:電源輸入接腳 S1:導通訊號 S2:導通訊號 V1:第一電壓 VDD:電源電壓 VIN:輸入電壓 VS:儲存電壓 +:正輸入端 -:負輸入端
圖1為具有電源雜訊抑制的電路晶片之一實施例的示意圖。 圖2為具有電源雜訊抑制的電路晶片之一實施例的示意圖。 圖3為具有電源雜訊抑制的電路晶片之一實施例的示意圖。 圖4為具有電源雜訊抑制的電路晶片之一實施例的示意圖。 圖5為具有電源雜訊抑制的電路晶片之一實施例的示意圖。 圖6為具有電源雜訊抑制的電路晶片之一實施例的示意圖。 圖7為具有電源雜訊抑制的電路晶片之一實施例的示意圖。 圖8為具有電源雜訊抑制的電路晶片之一實施例的示意圖。 圖9為運作電路之一實施例的示意圖。 圖10為具有電源雜訊抑制的電路晶片之一實施例的示意圖。 圖11為具有電源雜訊抑制的電路晶片之一實施例的示意圖。
100:電路晶片
110:開關單元
120:儲能單元
130:運作電路
CLK:時脈訊號
GND:接地電壓
P1:時脈輸入接腳
P2:電源輸入接腳
VDD:電源電壓
VS:儲存電壓

Claims (6)

  1. 一種具有電源雜訊抑制的電路晶片，包含：一開關單元，具有一第一連接端與一第二連接端，該第一連接端適於接收一電源電壓，該開關單元用以根據一時脈訊號選擇性地導通該第一連接端至該第二連接端的一第一連結路徑；一儲能單元，耦接於該開關單元之該第二連接端，於該開關單元導通該第一連結路徑時，該儲能單元用以根據該電源電壓於該第二連接端產生一儲存電壓；以及一運作電路，耦接於該第二連接端，並用以根據該儲存電壓進行運作，包含：一緩衝單元，具有一緩衝輸入端與一緩衝輸出端，該緩衝輸入端接收一旁路訊號，該緩衝單元用以根據該儲存電壓進行運作以緩衝該旁路訊號為一緩衝訊號；一運算放大器，具有一正輸入端、一負輸入端與一運算輸出端，該負輸入端耦接該運算輸出端；以及一旁路單元，具有一控制端、一第三連接端與一第四連接端，該控制端耦接該緩衝輸出端，該第三連接端耦接該正輸入端，該第四連接端耦接該運算輸出端，該旁路單元用以根據該控制端所接收的該緩衝訊號選擇性地導通該第三連接端至該第四連接端的一第二連結路徑。
  2. 如請求項1所述的具有電源雜訊抑制的電路晶片，更包含： 一時脈產生單元，用以產生該時脈訊號。
  3. 如請求項1所述的具有電源雜訊抑制的電路晶片，更包含：一時脈輸入接腳，用以接收自外部輸入的該時脈訊號。
  4. 如請求項2或3所述的具有電源雜訊抑制的電路晶片，更包含：一時脈調整單元，用以調整該時脈訊號，其中該開關單元係根據經由該時脈調整單元調整後的該時脈訊號來選擇性地導通該第一連接端至該第二連接端的該第一連結路徑。
  5. 如請求項4所述的具有電源雜訊抑制的電路晶片，更包含：一電源輸入接腳，用以接收自外部輸入的該電源電壓。
  6. 如請求項4所述的具有電源雜訊抑制的電路晶片，更包含：一電源輸入接腳，用以接收自外部輸入的一輸入電壓；以及一電壓轉換單元，用以轉換該輸入電壓為該電源電壓。
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