CN112087132A - 电源电路及集成电路、电源电压的供给方法 - Google Patents

电源电路及集成电路、电源电压的供给方法 Download PDF

Info

Publication number
CN112087132A
CN112087132A CN202010528235.3A CN202010528235A CN112087132A CN 112087132 A CN112087132 A CN 112087132A CN 202010528235 A CN202010528235 A CN 202010528235A CN 112087132 A CN112087132 A CN 112087132A
Authority
CN
China
Prior art keywords
power supply
circuit
side switch
capacitor
charging state
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010528235.3A
Other languages
English (en)
Other versions
CN112087132B (zh
Inventor
辻将信
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Publication of CN112087132A publication Critical patent/CN112087132A/zh
Application granted granted Critical
Publication of CN112087132B publication Critical patent/CN112087132B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L5/00—Automatic control of voltage, current, or power
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/44—Circuits or arrangements for compensating for electromagnetic interference in converters or inverters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Dc-Dc Converters (AREA)

Abstract

本发明提供一种不使用LDO地降低了电源噪声的集成电路。电源电路(100)的输出端子(104)与负载连接。控制电路(110)通过输入电压(VIN)来对多个中间电容器(C1)～(CN)分时地进行充电，并且将多个中间电容器(C1)～(CN)中非充电中的至少一个与输出电容器(COUT)连接。

Description

电源电路及集成电路、电源电压的供给方法
技术领域
本发明涉及电源电路。
背景技术
在电子仪器中，电源噪声会造成机器的误动作或特性劣化，因此需要采取对策。尤其是，在同一LSI(Large Scale Integrated circuit：大规模集成电路)或IC(IntegratedCircuit：集成电路)内，混载有会成为电源噪声源的电路、以及应避免电源噪声的电路的情况下，对电源噪声采取的对策极为重要。
图1的(a)～图1的(c)是集成电路的框图。在图1的(a)的集成电路1中，集成有第1电路2、以及第2电路4。例如，第1电路2为数字电路，与系统时钟同步动作。第2电路4例如为PLL(Phase Locked Loop：锁相环)电路，且为生成时钟CLK的频率合成器。时钟CLK被用于系统时钟、A/D转换器或D/A转换器等。
在图1的(a)的集成电路1中，共通的电源电压被供给到第1电路2和第2电路4 的电源引脚。当第1电路2动作时，会流过与时钟同步的动作电流。因该动作电流，会引起电源电压VDD的变动，成为电源噪声。在电源噪声中，也包含由外部的电源电路8自身引起的成分。
电源噪声经由电源线6而被输入到第2电路4。当电源噪声混入到PLL电路中时，其生成的时钟的频率变动特性、相位噪声特性及抖动特性会劣化。因此，在要求时钟CLK 的精度的应用中，无法像图1的(a)那样，采取使电源线与电源引脚共通化的方法。
在图1的(b)的集成电路1中，第1电路2与第2电路4的电源引脚被独立地单独设置，它们的电源被隔离。在第2电路4的电源引脚VDD2，连接有外接的低噪声的LDO (Low DropOutput：低压差线性稳压器)10，即线性调节器。在该构成中，能够防止第1 电路2所产生的电源噪声混入到第2电路4中的情况，但需要在集成电路1中设置2个电源引脚，会成为集成电路1成本増加的主要原因。此外，外接的LDO10易于导致系统整体的成本增加。
在图1的(c)的集成电路1，集成有LDO12。LDO12使电源引脚VDD的电压稳定化，并将其供给到第2电路4。根据该构成，能够利用LDO12来使被输入到第2电路4 的电源噪声衰减。
图2是表示非专利文献1所公开的架构的电路图。该架构能够用于图1的(c)的改良。第2电路4即PLL电路包含作为DCO(Digital Controlled Oscillator：数字控制振荡器) 或VCO(Voltage Controlled Oscillator：压控振荡器)的振荡器块4A、以及其控制块4B。其中，振荡器块4A是尤其应避免电源噪声的电路块。在振荡器块4A与LDO12之间，插入有开关SW1。栅极信号GATE被基于振荡器块4A所生成的时钟CLK而生成，开关SW1 被基于GATE信号而开关。仅在开关SW1接通的期间，电容器C0与LDO12连接，在关断的期间，电容器C0被从LDO12隔离。产生于电容器C0的电压VC0被作为电源电压供给到振荡器块4A。
电容器C0在开关SW1接通期间，通过LDO12的输出电压VLDO而被充电，在开关 SW1关断期间，通过振荡器块4A的动作电流而被放电。即，仅在开关SW1接通期间，电压VLDO的电源噪声会混入到电压VC0中，在开关SW1关断期间，则会成为无噪声。尤其是，在振荡器块4A进行交替重复动作期间与停止期间的间歇动作时，能够通过在停止期间使开关SW1接通，在动作期间将开关SW1关断来减低电源噪声的影响。
[现有技术文献]
[专利文献]
专利文献1:日本特开2017-143398号公报
[非专利文献]
非专利文献1:Huy Cu Ngo；Kengo Nakata；Toru Yoshioka；Yuki Terashima；KenichiOkada；Akira Matsuzawa,"8.5A 0.42ps-jitter-241.7dB-FOM synthesizableinjection-locked PLL with noise-isolation LDO",Solid-State CircuitsConference(ISSCC),2017IEEE International,5-9Feb.2017,DOI:10.1109/ISSCC.2017.7870305.
发明内容
[发明要解决的课题]
本发明人针对图1的(c)及图2的架构进行了研究，结果认识到以下的问题。
通过将LDO12集成于集成电路1，集成电路1的芯片面积乃至成本会増加。此外，因为LDO12是包含反馈控制的模拟电路，所以在设计上需要技术经验，由平时以数字电路(2，4)为主要设计对象的电路设计者设计起来并不容易。在专利文献1中，也示出了以数字电路来构成LDO的例子，但同样无法避免因面积増加及反馈控制而导致的设计复杂性増加。
此外，在LDO12中，存在电压降ΔV所导致的损耗。因此，外部电源8所生成的电源电压VDD必须比第2电路4所要求的电源电压VDD(SPEC)高电压降ΔV的量。在第1电路2所需的电源电压与第2电路4所要求的电源电压相同的情况下，也会发生如下这样的问题：对于第1电路2，会供给比要求电压VDD(SPEC)高ΔV的电压，且第1电路2的消耗功率会増大。
本发明鉴于上述问题而完成，其一个方案的示例性目的之一在于提供一种不使用LDO地降低电源噪声的集成电路。
[用于解决技术课题的技术方案]
本发明的一个方案涉及电源电路。电源电路包括：输入端子，其接受直流的输入电压；输出端子，其与负载连接；多个中间电容器；输出电容器，其与输出端子连接；以及控制电路，其通过输入电压对多个中间电容器时分地进行充电，并且将多个中间电容器中非正在充电的至少一个与输出电容器连接。
另外，将以上构成要素任意组合后得到的结果、或将本发明的表现形式在方法、装置等之间转换后的结果，作为本发明的方案也是有效的。
[发明效果]
根据本发明的一个方案，能够不使用LDO地降低电源噪声。
附图说明
图1的(a)～图1的(c)是LSI的框图。
图2是表示非专利文献1所公开的架构的电路图。
图3是包括实施方式的电源电路的集成电路的电路图。
图4是一个实施例的电源电路的电路图。
图5是第1实施例的定时发生器的电路图。
图6是第1实施例的电源电路的动作波形图。
图7是第2实施例的电源电路的电路图。
图8是第2实施例的电源电路的动作波形图。
图9的(a)、图9的(b)是电源电路的等效电路图。
图10是一个实施例的集成电路的电路图。
图11的(a)是集成电路的等效电路图，图11的(b)是表示集成电路整体的频率特性的图。
图12是一个实施例的集成电路的电路图。
图13是表示相位噪声特性的测定结果的图。
图14的(a)、(b)是表示电源电压VDD、输出电压VOUT、以及时钟CLK的频率的时间波形(仿真结果)的图。
具体实施方式
(实施方式)
以下，参照附图，基于优选的实施方式来对本发明进行说明。对于各附图所示的相同或等同的构成要素、构件、以及处理，标注相同的附图标记，并适当省略重复的说明。此外，实施方式并不对发明进行限定，仅为例示，实施方式所记述的一切特征或其组合不一定都是发明的实质性内容。
在本说明书中，所谓“构件A与构件B连接的状态”，除包含构件A与构件B物理性地直接连接的情况之外，还包含构件A与构件B经由不对其电连接状态产生实质影响、或者不会损害通过其耦合而起到的功能或效果的其它构件间接地连接的情况。
同样，所谓“构件C被设置于构件A与构件B之间的状态”，除包含构件A与构件 C，或者构件B与构件C直接连接的情况之外，还包含经由不对其电连接状态产生实质影响、或者不会损害通过其耦合而起到的功能或效果的其它构件间接地连接的情况。
图3是包括实施方式的电源电路100的集成电路200的电路图。集成电路200除了电源电路100之外，还包括电路块202、204。第1电路块202包含作为电源噪声产生源的电路、及/或电源噪声耐性较高的电路。第2电路块204是应避免电源噪声，换言之，电源噪声耐性较低的电路，且无论是数字电路还是模拟电路均可。
对于集成电路200的电源引脚VDD，供给来自外部的电源电压VDD。在电源电压VDD中，包含来源于生成电源电压VDD的电源的噪声、或来源于电路块202的电源噪声。
电源电路100在其输入端子102接受直流的电源电压VDD(输入电压VIN)，从输出端子104输出除去了电源噪声的电源电压VOUT，并将其供给到第2电路块204。
电源电路100包括多个中间电容器C1～CN(N≥2)、输出电容器COUT及控制电路 110。
多个中间电容器C1～CN及输出电容器COUT各自的一端被接地。此外，输出电容器COUT的另一端与输出端子104连接。
控制电路110与输入端子102、以及多个中间电容器C1～CN、输出电容器COUT各自的另一端连接。
控制电路110通过输入电压VIN来对多个中间电容器C1～CN时分地进行充电，并且将多个中间电容器C1～CN中的非正在充电的至少一个与输出电容器COUT连接。
以上是电源电路100的构成。在该电源电路100中，输出电容器COUT在任何期间都不会与输入端子102直接连接，而是仅与多个中间电容器C1～CN中的处于与输入端子102 切断的状态(非充电状态)的电容器连接。结果，因为被叠加于输入电压VIN的电源噪声不会直接被供给到输出端子104，所以能够除去电源噪声。
因为该电源电路100的电路面积小于LDO，所以能够抑制芯片面积及成本的増加。此外，因为不含LDO那样的反馈控制，所以具有易于设计这样的优点。
本发明可理解为是图3的框图或电路图，或从上述说明中导出的各种装置、方法，并不被限定于特定的构成。以下，并非为了缩小本发明的范围，而是为了帮助理解发明的实质及动作并使其明确化，对更具体的构成例及实施例进行说明。
图4是一个实施例的电源电路100的电路图。电源电路100除了多个中间电容器C1～CN、输出电容器COUT之外，还包括相当于控制电路110的多个高侧开关SWH、多个低侧开关SWL及定时发生器120。中间电容器的个数N不被限定，但以下示意性地设N＝2，并将C1称为第1中间电容器，将C2称为第2中间电容器。
多个高侧开关SWH#(#＝1～N)被设置在与输入端子102对应的中间电容器C#之间。此外，多个低侧开关SWL#(#＝1～N)被设置在与输出端子104对应的中间电容器 C#之间。
定时发生器120基于时钟CLK来生成上侧的栅极信号HG1～HGN、以及下侧的栅极信号LG1～LGN，从而控制多个高侧开关SWH1～SWHN、以及多个低侧开关SWL1～SWLN。
例如，开关SWH、SWL能够以P沟道MOSFET(Metal Oxide Semiconductor Field EffectTransistor：金属－氧化物半导体场效应晶体管)晶体管构成，在该情况下，当栅极信号HG、LG为“高”时，开关SWH、SWL截止，当栅极信号HG、LG为“低”时，开关 SWH、SWL会导通。
在定时发生器120的构成及定时控制中，存在各种实施例。以下，对其中几个进行说明。
(第1实施例)
控制电路110能够在第1充电状态
Figure RE-RE-GDA0002641220970000061
第2充电状态
Figure RE-RE-GDA0002641220970000062
以及非充电状态
Figure RE-RE-GDA0002641220970000063
间进行切换。首先，对上侧的动作进行说明。
·第1充电状态
Figure RE-RE-GDA0002641220970000064
在第1充电状态
Figure RE-RE-GDA0002641220970000065
中，通过输入电压VIN对第1中间电容器C1进行充电。
SWH1＝ON
SWH2＝OFF
·第2充电状态
Figure RE-RE-GDA0002641220970000066
在第2充电状态
Figure RE-RE-GDA0002641220970000067
中，通过输入电压VIN对第2中间电容器C2进行充电。
SWH1＝OFF
SWH2＝ON
·非充电状态
Figure RE-RE-GDA0002641220970000068
在非充电状态
Figure RE-RE-GDA0002641220970000069
中，第1中间电容器C1、第2中间电容器C2均为非充电状态。
SWH1＝OFF
SWH2＝OFF
控制电路110依次重复第1充电状态
Figure RE-RE-GDA00026412209700000610
非充电状态
Figure RE-RE-GDA00026412209700000611
第2充电状态
Figure RE-RE-GDA00026412209700000612
以及非充电状态
Figure RE-RE-GDA00026412209700000613
接着，对下侧的动作进行说明。
·第1充电状态
Figure RE-RE-GDA00026412209700000614
第2中间电容器C2与输出电容器COUT连接。
SWL1＝OFF
SWL2＝ON
·第2充电状态
Figure RE-RE-GDA00026412209700000615
第1中间电容器C1与输出电容器COUT连接。
SWL1＝ON
SWL2＝OFF
·非充电状态
Figure RE-RE-GDA00026412209700000616
将第1中间电容器C1、第2中间电容器C2两者都从输出电容器COUT上切断。
SWL1＝OFF
SWL2＝OFF
图5是第1实施例的定时发生器120A的电路图。定时发生器120A在以时钟CLK的一个边沿(正沿)为起点的第1充电期间内，使第1高侧开关SWH1、第2低侧开关SWL2接通，在以时钟CLK的另一个边沿(负沿)为起点的第2充电期间内，使第2高侧开关 SWH2、第1低侧开关SWL1接通。
定时发生器120A包含延迟线122、EX－NOR门124、以及OR门126、128。延迟线 122使时钟CLK延迟。延迟量τ比时钟CLK的半周期更短。延迟线122既可以是逆变器链，也可以是其它延迟电路。
EX－NOR门124生成延迟前及延迟后的时钟CLK、CLKd的EX－NOR(异或非)。 EX－NOR门124的输出Sp是从时钟CLK的正沿及负沿起，在延迟时间τ期间为“低”的脉冲信号。
向OR门126的一个输入，输入延迟后的时钟CLKd，向另一个输入，输入EX－NOR 门的输出Sp。OR门126的输出S1从原时钟CLK的正沿起在延迟时间τ期间，为“低”。基于OR门126的输出S1来生成栅极信号HG1、LG2，从而对开关SWH1、SWL2进行控制。
向OR门128的一个输入，输入延迟后的时钟CLKd的反相信号，向另一个输入，输入EX－NOR门的输出Sp。OR门128的输出S2从原时钟CLK的负沿起在延迟时间τ期间，为“低”。基于OR门128的输出S2来生成栅极信号HG2、LG1，从而对开关SWH2、 SWL1进行控制。另外，本领域技术人员应理解的是，存在可起到相同功能的定时发生器 120A的变形，且其也被包含在本发明的范围之内。
图6是第1实施例的电源电路100的动作波形图。VA、VB分别表示第1中间电容器 C1、第2中间电容器C2的电压波形。VOUT为产生于输出电容器COUT的输出电压。
在第1充电状态
Figure RE-RE-GDA0002641220970000071
下，通过输入电压VIN对第1中间电容器C1进行充电，电压VA上升。在此时的电压VA中，叠加有电源噪声。其间，连接有第2中间电容器C2和输出电容器COUT，第2中间电容器C2的电荷向输出电容器COUT移动，对输出电容器COUT进行充电，输出电压VOUT上升。
在随后的非充电状态
Figure RE-RE-GDA0002641220970000072
中，输出电容器COUT通过负载电流放电，输出电压VOUT下降。因为在第1中间电容器C1、第2中间电容器C2中不会发生电荷的移动，所以电压VA、 VB恒定。
在随后的第2充电状态
Figure RE-RE-GDA0002641220970000073
中，通过输入电压VIN对第2中间电容器C2进行充电，电压VB上升。其间，连接有第1中间电容器C1和输出电容器COUT，第1中间电容器C1的电荷向输出电容器COUT移动，对输出电容器COUT进行充电，输出电压VOUT上升。
在随后的非充电状态
Figure RE-RE-GDA0002641220970000081
中，输出电容器COUT通过负载电流放电，输出电压VOUT下降。因为在第1中间电容器C1、第2中间电容器C2中不会发生电荷的移动，所以电压VA、 VB恒定。
第1实施例的电源电路100反复进行该动作。从在第1实施例中生成的输出电压VOUT中，除去了输入电压VIN所包含的电源噪声。
另外，也可以是，非充电状态
Figure RE-RE-GDA0002641220970000082
比第1充电状态
Figure RE-RE-GDA0002641220970000083
第2充电状态
Figure RE-RE-GDA0002641220970000084
更短。理想的话，可省略非充电状态
Figure RE-RE-GDA0002641220970000085
但现实而言，当过于使非充电状态
Figure RE-RE-GDA0002641220970000086
变短时，由于定时偏差，会存在如下风险：在输出端子104直接出现包含电源噪声的输入电压VIN。换言之，通过插入非充电状态
Figure RE-RE-GDA0002641220970000087
来从严格的定时设计中解放。
(第2实施例)
首先，对高侧开关的动作进行说明。控制电路110能够在第1充电状态
Figure RE-RE-GDA0002641220970000088
与第2充电状态
Figure RE-RE-GDA0002641220970000089
之间进行切换。
·第1充电状态
Figure RE-RE-GDA00026412209700000810
在第1充电状态
Figure RE-RE-GDA00026412209700000811
中，通过输入电压VIN对第1中间电容器C1进行充电。
SWH1＝ON
SWH2＝OFF
·第2充电状态
Figure RE-RE-GDA00026412209700000812
在第2充电状态
Figure RE-RE-GDA00026412209700000813
中，通过输入电压VIN对第2中间电容器C2进行充电。
SWH1＝OFF
SWH2＝ON
控制电路110连续地交替重复第1充电状态
Figure RE-RE-GDA00026412209700000814
及第2充电状态
Figure RE-RE-GDA00026412209700000815
接着，对低侧开关的动作进行说明。
控制电路110在第1充电状态
Figure RE-RE-GDA00026412209700000816
的一部分时间区间内，使第2低侧开关SWL2接通，将第2中间电容器C2与输出电容器COUT连接。
此外，第2充电状态
Figure RE-RE-GDA00026412209700000817
的一部分时间区间内，使第1低侧开关SWL1接通，将第1 中间电容器C1与输出电容器COUT连接。
图7是第2实施例的电源电路100B的电路图。定时发生器120B在以时钟CLK的一个边沿(负沿)为起点的第1期间T1内，使第1低侧开关SWL1接通。此外，在以时钟 CLK的另一个边沿(正沿)为起点的第2期间T2内，使第2低侧开关SWL2接通。
此外，定时发生器120B在被以包含第1期间T1的方式延迟的时钟CLK的半周期期间，使第2高侧开关SWH2接通，在被以包含第2期间T2的方式延迟的时钟CLK的半周期期间，使第1高侧开关SWH1接通。
延迟线122、EX－NOR门124与图5相同，生成脉冲信号Sp。
延迟线136使时钟CLK延迟，生成HG1信号。倒相器134使时钟CLK反相。延迟线 138使反相时钟CLKb延迟，生成HG2信号。
OR门130基于CLK与Sp的逻辑和来生成LG1信号。OR门132基于CLKb与Sp的逻辑和来生成LG2信号。另外，本领域技术人员应理解的是，存在可起到相同功能的定时发生器120B的变形，且其也被包含在本发明的范围之内。
图8是第2实施例的电源电路100B的动作波形图。与时钟CLK同步动作的数字电路将时钟的边沿作为触发而激活，从而发生内部的状态转移。因此，微观看来，会存在可视为间歇模式的情况，该间歇模式中，负载电流ILOAD在时钟周期的一部分(激活区间)中流动，在另一部分(非激活区间)中不流动。在该情况下，输出电压VOUT在激活区间中下降，在非激活区间中被保持恒定。
将第1实施例与第2实施例进行比较，在图5的定时发生器120A中，无需图7的延迟线136、延迟线138，因此具有能够使电路面积变小这样的优点。
在第1或第2实施例中，在固定了延迟线136的延迟量τ的情况下，会得到以下效果。在发生温度变动或电源电压变动时，延迟量τ会发生变化，脉冲信号Sp的脉冲宽度会变长，向中间电容器的充电时间或向输出电容器的充电时间会发生变化。由此，会向抑制输出电压VOUT变动的方向施加反馈。例如，当电源电压VDD(VIN)下降时，延迟线136的延迟量会变长，因此充电时间会变长，输入电压VIN的下降会被抵消。此外，在时钟频率变高、电路电流增加的情况下也是同样，开关与中间电容器所形成的等效电阻值REQ会下降，因此同样会作用于输入电压VIN的下降被抵消的方向。
图9的(a)、图9的(b)是电源电路100的等效电路图。参照图9的(a)，将高侧开关SWH#、低侧开关SWL#各自的导通电阻记为RON，将开关频率记为fSW，将导通时间记为TON(上述的延迟时间τ)。此时，在导通时间TON长到可对电容器C#及COUT进行充电的程度时，即TON＞(RON×C[#，OUT])时，根据电荷守恒定律，由高侧开关SWH #和电容器C#构成的电路以以下的等效电阻REQ来表示。
REQ＝1/(fSW×C#)
因此，由高侧开关SWH#及电容器C#构成的等效电阻REQ和输出电容器COUT会形成截止频率fc以下式表示的一阶低通滤波器。
fc＝1/(2π·REQ·COUT)＝1/(2π/fSW·COUT/C#)
该截止频率fc能够通过开关频率fSW来控制。
然后，参照图9的(b)。图9的(b)表示导通时间TON未长到可对电容器C#及COUT进行充电的程度时，即TON＜(RON×C[#，OUT])时的等效电路图。在该情况下，高侧开关SWH#、SWL#分别以以下的等效电阻REQ来表示。
REQ＝RON/(TON×fSW)
TON×fSW为导通时间相对于周期的比(即占空比)。
因此，高侧开关SWH#的等效电阻REQ和电容器C#形成一阶低通滤波器，其截止频率fcH为
fcH＝1/(2π·REQ·C#)，
截止频率fcH不取决于频率，可通过占空比来控制。
此外，低侧开关SWL#的等效电阻REQ和输出电容器COUT也形成了一阶低通滤波器，其截止频率fcL为
fcL＝1/(2π·REQ·COUT)，
截止频率fcL也不取决于频率，可通过占空比来控制。
作为整个电源电路100，会成为一阶低通滤波器的2级串联连接(即二阶的低通滤波器)。
在第1或第2实施例中，通过使延迟量τ与时钟CLK的周期联动地发生变化，从而会得到以下效果。
延迟线136的延迟量τ相当于导通时间TON。因此，通过使时钟CLK的周期与导通时间TON联动，从而能够将占空比保持一定，并能够将作为电源电路100的低通滤波器的截止频率保持一定。
此外，在第1实施例中说明的控制与第2实施例相比，具有以下优点。在第2实施例中，高侧开关以50％的占空比进行开关，因此低通滤波器的截止频率fcH会变高。与此不同，在第1实施例中，高侧开关以更小的占空比进行开关，因此能够使低通滤波器的截止频率fcH进一步变低。由此，能够除去更低频率的电源噪声。
图10是一个实施例的集成电路300的电路图。集成电路300包括电源噪声耐性较高的数字电路302、PLL电路310及电源电路100。
PLL电路310包括可变频振荡器312、以及反馈电路314，该PLL电路310生成将基准时钟REFCLK的频率进行倍频而得到的频率的系统时钟CLK，并将其供给到数字电路 302。
可变频振荡器312为VCO(Voltage Controlled Oscillator：压控振荡器)或DCO(Digital Controlled Oscillator：数字控制振荡器)，包含输出被反馈到输入的延迟电路316。可变频振荡器312所生成的时钟CLK被反馈到反馈电路314，反馈电路314基于基准时钟REFCLK来生成控制电压VCTRL(或控制码DCTRL)，从而调节延迟电路316的延迟量。
数字电路302及反馈电路314为噪声耐性较高的电路，电源引脚VDD的电源电压VDD被直接供给到数字电路302及反馈电路314。
另一方面，在可变频振荡器312中，因为电源噪声作为时钟CLK的相位噪声而出现，所以电源噪声耐性较低。因此，电源电路100的输出电压VOUT被供给到可变频振荡器312 的电源端子。
电源电路100能够基于可变频振荡器312所生成的时钟CLK来使状态转移。另外，在将电源电路100的定时发生器120作为图5或图7的构成时，可将延迟线122作为延迟电路316的复制，使延迟线122的延迟量追随延迟电路316的延迟量。由此，如参照图9 说明的那样，能够将作为电源电路100的低通滤波器的截止频率保持一定。
图11的(a)是集成电路300的等效电路图。一般的二阶PLL内的可变频振荡器312 的噪声特性(电源噪声的频率所对应的相位噪声的频率特性)以二阶高通特性HHPF(s) 的传递函数来表示。另一方面，如上所述，电源电路100以低通特性HLPF(s)的传递函数来表示。
因此，如图11的(b)所示，能够通过设定动作条件，使得低通滤波器的截止频率低于高通滤波器的截止频率fc’，从而良好地除去时钟CLK的相位噪声。
图12是一个实施例的集成电路400的电路图。集成电路400包括数字电路402、PLL 电路410、以及电源电路100C、100F。PLL电路410的可变频振荡器412包含被串联连接的2个延迟电路416C、416F。延迟电路416C能够以相对较低的分辨率来控制延迟，延迟电路416F能够以相对较高的分辨率来控制延迟。即，通过延迟电路416C，以较低的精度来调整可变频振荡器412的振荡频率，通过延迟电路416F，以较高的精度来调整变频振荡器412的振荡频率。延迟电路416C、416F具有根据各自的延迟范围而不同的构成。例如，也可以是，前级的延迟电路416C以多级方式连接造成单位延迟的逻辑门，并根据控制码而使通过的逻辑门的个数可变。也可以是，后级的延迟电路416F为将可变电容器连接于时钟的传输线，从而使可变电容器的容量变化的构成。
电源电路100C将输出电压VOUTC供给到延迟电路416C。用于电源电路100C的状态转移的时钟也可以从对应的延迟电路416C的输出中取出。同样，电源电路100F将输出电压 VOUTF供给到延迟电路416F。用于电源电路100F的状态转移的时钟从对应的延迟电路416F的输出中取出。
在将电源电路100C的定时发生器120设为图5或图7的构成的情况下，可以通过将延迟线122作为延迟电路416C的复制，并提供与它们对应的控制码，从而使延迟线122 的延迟量追随延迟电路416C的延迟量。
同样，在将电源电路100F的定时发生器120设为图5或图7的构成的情况下，可以将延迟线122作为延迟电路416F的复制，从而使延迟线122的延迟量追随延迟电路416F的延迟量。
以上是集成电路400的构成。
图13是表示相位噪声特性的测定结果的图。实线为将10kHz、振幅0.1V的电源噪声叠加于电源电压VDD时的特性。是省略了电源电路100时的特性。根据它们的比较可知，能够通过设置电源电路100来较大地(26dB)改善相位噪声。
图14的(a)、图14的(b)是表示电源电压VDD、输出电压VOUT、以及时钟CLK 的频率的时间波形(仿真结果)的图。图14的(a)表示省略了电源电路100时的波形，图14的(b)表示设置了电源电路100时的波形。时钟CLK的频率fOSC为200MHz，电源噪声的频率为50MHz。噪声的振幅为0.1V，电源电压VDD＝1.5V，温度为25℃。
由图14的(a)、图14的(b)的比较可知，通过插入电源电路100，频率的变动被降低到了1/20。该变动量能够通过改变在电源电路100中使用的开关控制信号的占空比或电容值来调整。
本领域技术人员应理解的是，实施方式仅为例示，在它们的各构成要素或各处理过程的组合中能够存在各种变形例，且那样的变形例也在本发明的范围之内。以下，对这样的变形例进行说明。
(第1变形例)
电源电路100的多个开关的配置(拓扑)不被限定于图4的配置。本领域技术人员应理解的是，即使使用其它开关布局，也能够将输入端子102、多个中间电容器C1～CN、以及输出电容器COUT适当地连接及分离。
(第2变形例)
同样，定时发生器120的构成也不被限定于图5或图7的构成。此外，电源电路100 的动作时序不被限定于图6或图8。
(第3变形例)
电源电路100的负载电路不被限定于数字电路，也可以为模拟电路，只要为与时钟周期同步地消耗功率的电路，其构成就不被限定。
虽然基于实施方式，使用具体的语句来说明了本发明，但是实施方式仅表示本发明的原理及应用，对于实施方式，在不脱离权利要求书所规定的本发明的思想的范围内，可承认许多变形例或配置的变更。
[附图标记说明]
SWH1 第1高侧开关
SWH2 第2高侧开关
SWL1 第1低侧开关
SWL2 第2低侧开关
C1 第1中间电容器
C2 第2中间电容器
COUT 输出电容器
100 电源电路
102 输入端子
104 输出端子
110 控制电路
120 定时发生器
122 延迟线
124 EX－NOR门
126、128、130、132 OR门
134 逆变器
136、138 延迟线
200 集成电路
202 第1电路块
204 第2电路块
300 集成电路
302 数字电路
310 PLL电路
312 可变频振荡器
314 反馈电路
316 延迟电路
400 集成电路
402 数字电路
410 PLL电路
412 可变频振荡器
414 反馈电路
416 延迟电路

Claims (21)

1.一种电源电路，其特征在于，包括：
输入端子，其接受直流的输入电压，
输出端子，其与负载连接，
多个中间电容器，
输出电容器，其与上述输出端子连接，以及
控制电路，其通过上述输入电压来对上述多个中间电容器时分地进行充电，并且将上述多个中间电容器中非正在充电的至少一个与上述输出电容器连接。
2.如权利要求1所述的电源电路，其特征在于，
上述控制电路包含：
多个高侧开关，其与上述多个中间电容器对应，且分别被设置在对应的中间电容器与上述输入端子之间，
多个低侧开关，其与上述多个中间电容器对应，且分别被设置在对应的中间电容器与上述输出端子之间，以及
定时发生器，其控制上述多个高侧开关及上述多个低侧开关。
3.如权利要求1或2所述的电源电路，其特征在于，
上述多个中间电容器包含第1中间电容器及第2中间电容器；
上述控制电路能够在以下状态中进行切换：
第1充电状态，其通过上述输入电压来对上述第1中间电容器进行充电，
第2充电状态，其通过上述输入电压来对上述第2中间电容器进行充电，以及
非充电状态，其对上述第1中间电容器、上述第2中间电容器均不充电，
该上述控制电路依次重复上述第1充电状态、上述非充电状态、上述第2充电状态、以及上述非充电状态。
4.如权利要求3所述的电源电路，其特征在于，
上述控制电路中，在上述第1充电状态下，将上述第2中间电容器与上述输出电容器连接，在上述第2充电状态下，将上述第1中间电容器与上述输出电容器连接。
5.如权利要求1或2所述的电源电路，其特征在于，
上述多个中间电容器包含第1中间电容器及第2中间电容器；
上述控制电路连续地交替重复以下状态：
第1充电状态，其通过上述输入电压来对上述第1中间电容器进行充电，以及
第2充电状态，其通过上述输入电压来对上述第2中间电容器进行充电。
6.如权利要求5所述的电源电路，其特征在于，
上述控制电路中，在上述第1充电状态的一部分时间区间内，将上述第2中间电容器与上述输出电容器连接，在上述第2充电状态的一部分时间区间内，将上述第1中间电容器与上述输出电容器连接。
7.如权利要求1所述的电源电路，其特征在于，
上述多个中间电容器包含第1中间电容器及第2中间电容器；
上述控制电路包含：
第1高侧开关，其被设置在上述第1中间电容器与上述输入端子之间，
第2高侧开关，其被设置在上述第2中间电容器与上述输入端子之间，
第1低侧开关，其被设置在上述第1中间电容器与上述输出电容器之间，
第2低侧开关，其被设置在上述第2中间电容器与上述输出电容器之间，以及
定时发生器，其基于时钟来控制上述第1高侧开关、上述第2高侧开关、上述第1低侧开关、以及上述第2低侧开关。
8.如权利要求7所述的电源电路，其特征在于，
上述定时发生器
在以上述时钟的一个边沿为起点的第1充电期间内，使上述第1高侧开关、上述第2低侧开关接通，
在以上述时钟的另一个边沿为起点的第2充电期间之间，使上述第2高侧开关、上述第1低侧开关接通。
9.如权利要求7所述的电源电路，其特征在于，
上述定时发生器
在以上述时钟的一个边沿为起点的第1期间内，使上述第1低侧开关导通，
在以上述时钟的另一个边沿为起点的第2期间内，使上述第2低侧开关导通，
在被以包含上述第1期间的方式延迟的上述时钟的半周期期间，使上述第2高侧开关导通，
在被以包含上述第2期间的方式延迟的上述时钟的半周期期间，使上述第1高侧开关导通。
10.如权利要求8或9的任何一项所述的电源电路，其特征在于，
上述负载包含生成上述时钟的振荡器；
上述定时发生器包含使上述时钟延迟的延迟线，上述延迟线的延迟量规定上述第1低侧开关及上述第2低侧开关的导通时间的长度。
11.如权利要求10所述的电源电路，其特征在于，
上述延迟线的延迟量是固定的。
12.如权利要求10所述的电源电路，其特征在于，
上述延迟线为上述振荡器所包含的延迟电路的复制。
13.如权利要求12所述的电源电路，其特征在于，
与提供给上述振荡器所包含的上述延迟电路的控制码相应的控制码被供给到上述延迟线。
14.如权利要求10所述的电源电路，其特征在于，
在将上述电源电路视为低通滤波器，将上述振荡器的噪声特性视为高通滤波器时，上述低通滤波器的截止频率低于上述高通滤波器的截止频率。
15.一种集成电路，其特征在于，包括：
PLL电路，其生成时钟，以及
电源电路，其将电源电压供给到上述PLL电路；
上述电源电路包括：
输入端子，其接受直流的输入电压，
输出端子，其与上述PLL电路的电源线连接，
第1中间电容器，
第2中间电容器，
输出电容器，其与上述输出端子连接，
第1高侧开关，其被设置在上述第1中间电容器与上述输入端子之间，
第2高侧开关，其被设置在上述第2中间电容器与上述输入端子之间，
第1低侧开关，其被设置在上述第1中间电容器与上述输出端子之间，
第2低侧开关，其被设置在上述第2中间电容器与上述输出端子之间，以及
定时发生器，其基于上述时钟来控制上述第1高侧开关、上述第2高侧开关、上述第1低侧开关、以及上述第2低侧开关。
16.如权利要求15所述的集成电路，其特征在于，
上述定时发生器能够在(i)上述第1高侧开关导通，上述第2高侧开关截止的第1充电状态、(ii)上述第1高侧开关截止，上述第2高侧开关导通的第2充电状态、(iii)上述第1高侧开关、上述第2高侧开关二者均截止的非充电状态之间进行切换，并依次重复上述第1充电状态、上述非充电状态、上述第2充电状态、以及上述非充电状态。
17.如权利要求16所述的集成电路，其特征在于，
上述定时发生器中，在上述第1充电状态下，将上述第2中间电容器与上述输出电容器连接，在上述第2充电状态下，将上述第1中间电容器与上述输出电容器连接。
18.如权利要求15所述的集成电路，其特征在于，
上述定时发生器连续地交替重复(i)上述第1高侧开关导通，上述第2高侧开关截止的第1充电状态、以及(ii)上述第1高侧开关截止，上述第2高侧开关导通的第2充电状态。
19.如权利要求18所述的集成电路，其特征在于，
上述定时发生器中，在上述第1充电状态的一部分时间区间内，使上述第2低侧开关导通，在上述第2充电状态的一部分时间区间内，使上述第1低侧开关导通。
20.如权利要求15～19的任何一项所述的集成电路，其特征在于，
上述PLL电路包含：
第1延迟电路，其能够以相对较低的精度来调节延迟，以及
第2延迟电路，其能够以相对较高的精度来调节延迟；
上述集成电路包括2个上述电源电路，从一个向上述第1延迟电路供给电源电压，从另一个向上述第2延迟电路供给电源电压。
21.一种电源电压的供给方法，其特征在于，包括：
通过直流的输入电压来对多个中间电容器时分地进行充电的步骤，
将上述多个中间电容器中非正在充电的至少一个连接于输出电容器的步骤，以及
将在上述输出电容器中生成的电压供给到负载的步骤。
CN202010528235.3A 2019-06-12 2020-06-11 电源电路及集成电路、电源电压的供给方法 Active CN112087132B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019-109539 2019-06-12
JP2019109539A JP7336270B2 (ja) 2019-06-12 2019-06-12 電源回路および集積回路

Publications (2)

Publication Number Publication Date
CN112087132A true CN112087132A (zh) 2020-12-15
CN112087132B CN112087132B (zh) 2024-06-04

Family

ID=73735540

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010528235.3A Active CN112087132B (zh) 2019-06-12 2020-06-11 电源电路及集成电路、电源电压的供给方法

Country Status (3)

Country Link
US (1) US11190190B2 (zh)
JP (1) JP7336270B2 (zh)
CN (1) CN112087132B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI792719B (zh) * 2021-11-25 2023-02-11 瑞昱半導體股份有限公司 具有電源雜訊抑制的電路晶片

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7420537B2 (ja) * 2019-11-26 2024-01-23 ローム株式会社 位相ロックループ回路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090009223A1 (en) * 2006-01-31 2009-01-08 Fujitsu Limited Pll circuit and semiconductor integrated device
US7629854B2 (en) * 2005-12-01 2009-12-08 Realtek Semiconductor Corp. Switch-capacitor loop filter for phase lock loops
US20110204962A1 (en) * 2010-02-19 2011-08-25 Rf Micro Devices, Inc. High efficiency dc-dc converter
CN103378858A (zh) * 2012-04-16 2013-10-30 富士通半导体股份有限公司 Pll电路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5778282U (zh) * 1981-09-22 1982-05-14
US6411531B1 (en) * 2000-11-21 2002-06-25 Linear Technology Corporation Charge pump DC/DC converters with reduced input noise
JP2005176570A (ja) * 2003-12-15 2005-06-30 Seiko Epson Corp Ｄｃ−ｄｃコンバータ
JP2013059221A (ja) * 2011-09-09 2013-03-28 Handotai Rikougaku Kenkyu Center:Kk 昇圧回路
JP6872852B2 (ja) 2016-02-09 2021-05-19 ローム株式会社 Ｐｌｌ回路および電子回路
JP7255985B2 (ja) * 2017-09-20 2023-04-11 インフィネオン テクノロジーズ アーゲー スイッチトキャパシタｄｃ－ｄｃ変換器のためのデジタルコントローラ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7629854B2 (en) * 2005-12-01 2009-12-08 Realtek Semiconductor Corp. Switch-capacitor loop filter for phase lock loops
US20090009223A1 (en) * 2006-01-31 2009-01-08 Fujitsu Limited Pll circuit and semiconductor integrated device
US20110204962A1 (en) * 2010-02-19 2011-08-25 Rf Micro Devices, Inc. High efficiency dc-dc converter
CN103378858A (zh) * 2012-04-16 2013-10-30 富士通半导体股份有限公司 Pll电路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI792719B (zh) * 2021-11-25 2023-02-11 瑞昱半導體股份有限公司 具有電源雜訊抑制的電路晶片

Also Published As

Publication number Publication date
CN112087132B (zh) 2024-06-04
US11190190B2 (en) 2021-11-30
JP2020202690A (ja) 2020-12-17
JP7336270B2 (ja) 2023-08-31
US20200395944A1 (en) 2020-12-17

Similar Documents

Publication Publication Date Title
US6564359B2 (en) Clock control circuit and method
KR101456966B1 (ko) 비-중첩 클록 발생을 위한 방법 및 장치
US7292079B2 (en) DLL-based programmable clock generator using a threshold-trigger delay element circuit and a circular edge combiner
KR20050070110A (ko) 용량성 전하 펌프
US7459964B2 (en) Switched capacitor filter and feedback system
CN112087132B (zh) 电源电路及集成电路、电源电压的供给方法
US7952410B2 (en) Semiconductor device and voltage-controlled oscillation circuit
EP2290821B1 (en) Charge pump circuit and PLL circuit using the same
JP2004139268A (ja) クロック信号発生回路
CN111033274B (zh) 低功率低占空比开关电容器分压器
US7642865B2 (en) System and method for multiple-phase clock generation
US6967512B2 (en) Multiphase-clock processing circuit and clock multiplying circuit
US7636000B2 (en) Phase locked loop without a charge pump and integrated circuit having the same
TW504904B (en) Voltage controlled oscillator and PLL circuit using the voltage controlled oscillator
CN208015709U (zh) 锁相环电路以及集成电路芯片
Ismail et al. A 12-V charge pump-based square wave driver in 65-nm CMOS technology
US20090206893A1 (en) Charge pump circuit and pll circuit
JP2007208438A (ja) デジタル逓倍回路、スイッチング制御回路及び昇降圧ｄｃ−ｄｃコンバータ
US11418202B2 (en) Oscillator circuit and phase locked loop
JP2010157923A (ja) クロック生成回路
JP2009118210A (ja) 遅延ロックループ回路
Tajalli et al. A duty cycle control circuit for high speed applications
JP2002176343A (ja) 半導体集積回路装置
CN116614112A (zh) 一种占空比调节装置、soc芯片及电子设备
JP2010074562A (ja) Ｐｌｌ回路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant