KR101456966B1 - 비-중첩 클록 발생을 위한 방법 및 장치 - Google Patents

비-중첩 클록 발생을 위한 방법 및 장치 Download PDF

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Abstract

원하는 주파수 범위에 걸쳐 정밀한 비-중첩 시간 및 클록 위상 지연 시간을 발생하기 위한 기술들이 제공된다. 일 구성에서, 디바이스는 지연 고정 루프(DLL) 회로를 포함하는 비-중첩 클록 발생 회로를 포함하는데, 지연 고정 루프(DLL) 회로는 자신에게 커플링된 클록 발생기 회로에 제어 전압을 발생시킨다. 제어 전압은 클록 발생기 회로에 의해 발생된 비-중첩 지연 클록 신호들의 정밀한 타이밍 관계를 유지하도록 동작한다. 일 양상에서, DLL 회로는 알려진 듀티 사이클을 갖는 입력 클록을 수신하고 유닛 지연(unit delay)을 입력 클록 사이클의 어떤 부분에 고정하도록 출력 제어 전압을 도출한다. 추가의 양상에서, 클록 발생기 회로는 클록 신호들의 제1 세트 및 제조 프로세스 변화들에 관계없는 비-중첩 시간(tnlp)만큼 클록 신호들의 제1 세트로부터 지연된 클록 신호들의 제2 세트를 발생시키도록 DLL 회로에 커플링된 복수의 전압 제어 지연 셀들을 포함한다.

Description

비-중첩 클록 발생을 위한 방법 및 장치{METHOD AND APPARATUS FOR NON-OVERLAPPING CLOCK GENERATION}
본 발명은 일반적으로 클록 발생 회로들의 분야에 관한 것으로서, 특히 비-중첩 클록 발생 회로들에 관한 것이다.
일반적으로, 클록 발생 회로들은 아날로그 대 디지털 변환기들(ADCs)과 같은 클록 동기 디지털 회로들에 이용된다. 클록 발생 회로는 일정한 주기를 갖는 반복적인 신호를 제공한다. 클록 신호는 클록 신호의 단일 주기 내에 제 1 위상 및 제 2 위상을 갖는다. 전형적으로, 클록 발생 회로는 반전 및 비-반전 클록 신호 모두를 제공한다. 클록 발생 회로는 또한 일반적으로 지연된 클록 신호들을 제공한다.
클록 신호의 일 타입은 비-중첩 클록 신호이다. 비-중첩 클록 신호들은 보통 스위치드 커패시터 적분기(switched capacitor integrator) 회로들에 이용된다. 비-중첩 클록 발생 회로는 지연된 비-반전 클록 신호 및 지연된 반전 클록 신호 이전에 각각 전이하는 비-반전 클록 신호 및 반전 클록 신호를 제공한다. 또한, 비-반전 클록 신호와 반전 클록 신호의 전이들 사이에 지연이 존재한다. 일반적으로, 비-중첩 클록 신호들은 스위치드 커패시터 회로들에서의 전압 에러를 감소시키기 위해 이용된다.
종래의 비-중첩 클록 발생기 회로들은 기술분야에 잘 알려져 있으며 보통 오디오 주파수 범위에서 신호들을 프로세싱하는 스위치드 커패시터 적분기 회로들에 대해 요구되는 비-중첩 클록 신호들을 발생시키는데 이용된다.
고속 아날로그 대 디지털 변환기들(ADCs)에서 이용되는 스위치드 커패시터 적분기에서, 비-중첩 클록들이 이용된다. 그러나, 비-중첩 시간 및 클록 위상 지연 시간은 일반적으로 인버터 지연들로 구현된다. 인버터 지연들은 프로세스, 공급 전압 및 온도에 대해 변화한다. 예를 들어, 인버터 지연들은 프로세스, 동작 공급 전압 및 동작 온도 변화들이 고려될 때 때 2배 이상 변화할 수 있다. 프로세스 변화들은 집적 회로들(ICs)의 제조 동안 발생한다.
프로세스, 동작 전압 및 온도 조건들의 최악의 조건들은 저속 및 고속 코너 조건들(slow and fast corner conditions)이라 칭해진다. 저속 코너 조건에서의 비-중첩 시간의 두 배를 산출할 수 있는 고속 코너 조건에서의 비-중첩 시간 요건들이 충족될 필요가 있다. 저속 코너 조건에서의 추가적인 비-중첩 시간 및 위상 지연 시간은 클록의 활성 시간을 소모하며 스위치드 커패시터 적분기의 더 빠른 안정화(settling)를 요구한다. 그러므로, 스위치드 커패시터 적분기 내의 연산 상호 컨덕턴스 증폭기에 대한 더 많은 전류 소모가 존재한다. 더욱이, 스위치드 커패시터 적분기 샘플링 주파수(fs)가 증가함에 따라, 비-중첩 시간 및 위상 지연은 클록킹 신호의 활성 시간에 비해 더 중요해진다.
따라서, 심지어 높은 스위치드 커패시터 적분기 샘플링(Fs) 주파수들에서도 정밀한 비-중첩 시간 및 클록 위상 지연 시간을 발생시키기 위한 기술들이 필요하다.
원하는 주파수 범위에 걸쳐 정밀한 비-중첩 시간 및 클록 위상 지연 시간을 발생하기 위한 기술들이 제공된다. 일 구성에서, 디바이스는 지연 고정 루프(DLL) 회로를 포함하는 비-중첩 클록 발생 회로를 포함하는데, 지연 고정 루프(DLL) 회로는 자신에게 커플링된 클록 발생기 회로에 제어 전압을 발생시킨다. 제어 전압은 클록 발생기 회로에 의해 발생된 비-중첩 지연 클록 신호들의 정밀한 타이밍 관계를 유지하도록 동작한다. 일 양상에서, DLL 회로는 알려진 듀티 사이클을 갖는 입력 클록을 수신하고 유닛 지연(unit delay)을 입력 클록 사이클의 어떤 부분에 고정하도록 출력 제어 전압을 도출한다. 추가의 양상에서, 클록 발생기 회로는 클록 신호들의 제1 세트 및 제조 프로세스 변화들에 관계없는 비-중첩 시간(tnlp)만큼 클록 신호들의 제1 세트로부터 지연된 클록 신호들의 제2 세트를 발생시키도록 DLL 회로에 커플링된 복수의 전압 제어 지연 셀들을 포함한다.
일 양상에서 비-중첩(non-overlapping) 클록 신호들을 발생시키기 위한 디바이스는 입력 클록 신호의 듀티 사이클로부터 유래되는 제어 전압의 활성 하이 시간 및 활성 로우 시간 중 적어도 하나를 연장하기 위한 지연 고정 루프(DLL) 회로; 및 상기 제어 전압에 응답하여, 클록 신호들의 제 1 세트 및 상기 클록 신호들의 제 1 세트로부터 비-중첩 시간(tnlp)만큼 분리된 클록 신호들의 제 2 세트를 발생시키기 위한 클록 발생기 회로를 포함한다.
추가의 양상에서 비-중첩 클록 발생 회로는 고주파수들에서 비-중첩 지연 클록 신호들을 발생시키기 위한 클록 발생기 회로; 및 상기 비-중첩 지연 클록 신호들의 소정의 정밀도를 갖는 정밀한 타이밍 관계를 유지하도록 동작하는 하나 이상의 제어 클록 전압들을 발생시키기 위한 지연 고정 루프(DLL) 회로를 포함한다.
일 양상에서 집적 회로(IC)는 입력 클록 신호의 듀티 사이클로부터 유래되는 제어 전압의 활성 하이 시간 및 활성 로우 시간 중 적어도 하나를 연장하기 위한 지연 고정 루프(DLL) 회로, 및 상기 제어 전압에 응답하여, 클록 신호들의 제 1 세트 및 상기 클록 신호들의 제 1 세트로부터 비-중첩 시간(tnlp)만큼 지연된 클록 신호들의 제 2 세트를 발생시키기 위한 클록 발생기 회로를 갖는 비-중첩 클록 발생 회로를 포함한다.
추가의 양상에서 집적 회로(IC)는 고주파수들에서 비-중첩 지연 클록 신호들을 발생시키기 위한 클록 발생기 회로, 및 상기 비-중첩 지연 클록 신호들의 소정의 정밀도를 갖는 정밀한 타이밍 관계를 유지하도록 동작하는 하나 이상의 제어 클록 전압들을 발생시키기 위한 지연 고정 루프(DLL) 회로를 갖는 비-중첩 클록 발생 회로를 포함한다.
일 양상에서 무선 통신 디바이스는 비-중첩 클록 발생 회로에 의해 구동되는 스위치드 커패시터 적분기(switched capacitor integrator)를 이용하는 적어도 하나의 아날로그 대 디지털 변환기를 포함하며, 상기 비-중첩 클록 발생 회로는, 입력 클록 신호의 듀티 사이클로부터 기인하는 제어 전압의 활성 하이 시간 및 활성 로우 시간 중 적어도 하나를 연장하기 위한 지연 고정 루프(DLL) 회로, 및 상기 제어 전압에 응답하여, 클록 신호들의 제 1 세트 및 상기 클록 신호들의 제 1 세트로부터 비-중첩 시간(tnlp)만큼 지연된 클록 신호들의 제 2 세트를 발생시키기 위한 클록 발생기 회로를 포함한다.
추가의 양상에서, 비-중첩 클록 신호들을 발생시키기 위한 디바이스는 입력 클록 신호의 듀티 사이클로부터 기인하는 제어 전압의 활성 하이 시간 및 활성 로우 시간 중 적어도 하나를 연장하기 위한 지연 루프 수단; 및 상기 제어 전압에 응답하여, 클록 신호들의 제 1 세트 및 상기 클록 신호들의 제 1 세트로부터 비-중첩 시간(tnlp)만큼 지연된 클록 신호들의 제 2 세트를 발생시키기 위한 클록 발생기 수단을 포함한다.
본 발명의 다양한 다른 양상들 및 실시예들이 이하에서 더 상세하게 설명된다.
상기 요약은 본 발명의 전체 영역 및 범위를 나타내는 것으로 의도되거나 해석되어서는 안 되며, 이들 및 추가적인 양상들은 특히 첨부한 도면들과 함께 설명되는 이하의 상세한 설명으로부터 더 명백해질 것이다.
도 1은 스위치드 커패시터 적분기 회로의 개략도이다.
도 2는 종래의 비-중첩 클록 발생 회로의 개략도이다.
도 3은 도 2의 비-중첩 클록 발생 회로에 대한 타이밍도이다.
도 4는 본 실시예에 따른 (i) 비-중첩 지연 클록 신호들을 발생시키기 위한 클록 발생기 회로, 및 (ii) 비-중첩 지연 클록 신호들의 정밀한 타이밍 관계를 유지하도록 동작하는 하나 이상의 제어 클록 전압들을 발생시키기 위한 지연 고정 루프(DLL) 회로를 포함하는 비-중첩 클록 발생 회로를 갖는 디바이스의 예시적인 블록도이다.
도 5는 전압 제어 지연 셀들을 이용하여 구현된 도 4의 클록 발생기 회로의 예시적인 개략도이다.
도 6은 또한 전압 제어 지연 셀들을 이용하여 구현된 것으로 도시된, 도 5의 클록 발생기 회로에 제어 클록 전압(들)을 발생시키기 위한 도 4의 지연 고정 루프(DLL) 회로의 예시적인 개략도이다.
도 7은 도 5의 클록 발생기 회로(106) 및 도 6의 DLL 회로(108)에 사용된 바와 같은 전압 제어 지연 셀의 예시적인 개략도이다.
도 8은 도 4 및 도 5의 클록 발생기 회로로부터 지연된 클록 신호들의 타이밍 관계 및 특히 비-중첩 시간(tnlp) 관계를 도시하는 예시적인 타이밍도이다.
이해를 용이하게 하도록, 동일한 참조 부호들은 가능한 경우, 적당한 때 엘리먼트들을 구분하기 위해 접미사들이 추가되는 것을 제외하고, 도면들에 공통인 동일한 엘리먼트들을 지시하도록 이용되었다. 상기 도면들의 그림들은 예시적인 목적들을 위해 간략화되며 축척으로 도시될 필요는 없다.
첨부 도면들은 본 발명의 예시적인 구성들을 도시하며, 따라서, 다른 동등하게 효율적인 구성들에 허용할 수 있는 본 발명의 범위를 제한하는 것으로 간주되지 않아야 한다. 대응적으로, 일부 구성들의 특징들은 추가적인 인용없이 다른 구성들에 유익하게 통합될 수 있는 것으로 고려되었다.
용어 “예시적인”은 여기서 “예, 보기, 또는 예시로서 기능하는” 것을 의미하는 것으로 이용된다. “예시적인” 것으로서 본 명세서에 설명된 임의의 실시예 또는 설계가 반드시 다른 실시예들 또는 설계들에 비해 바람직하거나 유리한 것으로 해석되는 것은 아니다.
비-중첩 클록 신호들은 전형적으로 에러를 최소화하도록 스위치드 커패시터 회로들에 사용된다. 도 1은 당업자에 의해 잘 알려진 종래의 비-반전 스위치드 커패시터 적분기 회로(11)의 개략도이다. 스위치드 커패시터 적분기 회로(11)는 스위치들(12, 13, 14 및 15), 커패시터들(CAP1 및 CAP2) 및 증폭기(16)를 포함한다. 스위치들(12, 13, 14 및 15)은 각각 비-중첩 클록 신호들(C1, C2, C2d(C2-지연) 및 C1d(C1-지연))을 수신한다.
동작의 제 1 국면에서, 스위치들(13 및 14)이 인에이블되어 커패시터(CAP1)를 입력(Vin)에 인가된 전압까지 충전시킨다. 스위치(14)는 입력(Vin)을 커패시터(CAP1)의 제 1 단자에 연결한다. 스위치(13)는 커패시터(CAP1)의 제 2 단자를 그라운드에 연결한다. 스위치들(12 및 15)이 디스에이블되어 증폭기(16) 및 커패시터(CAP2)로부터 커패시터(CAP1)를 디커플링한다. 동작의 제 2 국면에서, 스위치들(12 및 15)이 인에이블되어 증폭기(16)에 커패시터(CAP1)를 커플링시켜서 커패시터(CAP1)에 저장된 전하가 커패시터(CAP2)로 전달되게 한다. 스위치(15)는 커패시터(C1)의 제 1 단자를 그라운드에 커플링한다. 스위치(12)는 커패시터(CAP1)의 제 2 단자를 증폭기(16)의 반전 입력에 커플링한다. 증폭기(16)의 비반전 입력은 그라운드에 커플링된다. 커패시터(CAP2)는 증폭기(16)의 출력(Vout)으로부터 반전 입력까지 연결된다.
도 2는 둘 이상의 비-중첩 지연 클록 신호를 제공하기 위한 종래의 비-중첩 클록 발생 회로(21)의 개략도이다. 비-중첩 클록 발생 회로(21)는 NAND 게이트들(22 및 28) 및 인버터들(23, 24, 25, 26, 27, 29, 30, 31 및 32)을 포함한다. 제 1 지연 라인은 NAND 게이트(22) 및 인버터들(23-26)을 포함한다. 제 2 지연은 NAND 게이트(28) 및 인버터들(29-32)을 포함한다. 클록 신호들(C1, C1d, C2 및 C2d)은 인버터들(23, 25, 29 및 31)의 출력들에 각각 제공된다. 클록 신호들(C1C 및 C2C)은 인버터들(26 및 32)의 출력들에 각각 제공되며, NAND 게이트들(22 및 28)에 피드백된다. 비-중첩 클록 발생 회로(21)의 클록 입력에 인가된 클록 신호(Ck_in)는 지연 라인들 중 하나를 통해 그리고 나머지 지연 라인을 통해 순차적으로 전파한다.
인버터(26) 또는 인버터(32)로부터 논리 제로 레벨(각각 클록 신호들(C1C 및 C2C))을 수신하는 지연 라인은 Ck_in 신호 전이에 응답하는 것으로부터 초기에 디스에이블된다. 교호로 1-0 논리 레벨로부터 전이하는 반전된 Ck_in 신호 또는 Ck_in 신호를 수신하는 NAND 게이트(NAND 게이트들(22 또는 28))는 그들의 각각의 지연 라인을 통해 Ck_in 신호를 처음으로 전파한다.
예를 들어, NAND 게이트(28)는 Ck_in 입력 = 0, C1C = 1 및 C2C = 0일 때 논리 상태를 변경하기 위해 배치된다. 클록 신호(C2C)(피드백 신호)의 논리 제로 레벨은 NAND 게이트(22)가 논리 상태를 변경하지 못하게 한다. 클록 신호가 0-1로부터 전이함에 따라, 인버터(27)는 NAND 게이트(28)의 입력에 1-0 전이를 제공한다. 클록 신호는 인버터(32)의 출력(C2C 클록 신호)에서 0-1로부터의 전이를 궁극적으로 생성하는 제 2 지연 라인을 통해 논리 레벨 변경들을 전파한다. NAND 게이트(22)의 두 입력들은 NAND 게이트(22)의 출력에서 1-0 전이를 발생시키는 논리 1 레벨에 있다. (Ck_in 신호가 제 2 지연 라인을 통해 전파한 후에) Ck_in 신호는 이제 제 1 지연 라인을 통해 전파한다. 2개의 지연 라인들의 순차적 인에이블링은 클록 신호들(C1, C1d, C2 및 C2d)의 에지들이 서로 다른 시간들로 제공(비-중첩)되는 것을 보장한다.
역으로, NAND 게이트(22)는 Ck_in 입력 = 1, C1C = 0, 및 C2C = 1일 때 논리 상태를 변경하기 위해 배치된다. 클록 신호(C1C)(피드백 신호)의 논리 제로 레벨은 NAND 게이트(28)가 논리 상태를 변경하지 못하게 한다. Ck_in 신호가 1-0으로부터의 전이함에 따라, 0-1의 전이가 NAND 게이트(22)의 출력에서 생성된다. Ck_in 신호는 C1C가 0-1로부터 전이하게 야기하는 제 1 지연 라인을 통해 전파한다. NAND 게이트(28)의 두 입력들은 NAND 게이트(28)의 출력에서 1-0 전이를 발생시키는 논리 1 레벨에 있다. (Ck_in 신호가 제 1 지연 라인을 통해 전파한 후에) Ck_in 신호는 이제 인버터(32)의 출력(클록 신호 C2C)에서 1-0 전이를 궁극적으로 발생시키는 제 2 지연 라인을 통해 전파한다.
도 3은 도 2의 비-중첩 클록 발생 회로(21)에 대한 타이밍도이다. 타이밍도는 클록 신호들(C1, C1d, C2 및 C2d) 및 각 클록 신호의 발생과 관련된 지연을 도시한다.
지연(t1)은 클록 신호들(C1 및 C2)의 전이들 사이의 지연(클록 위상들 사이의 비-중첩 시간)이다. t1의 지연은 인버터들(24, 25, 26, 29) 및 NAND 게이트(28)를 통한 지연에 대응한다. 지연(t2)은 클록 신호들(C1d 및 C2d)의 전이들 사이의 지연(지연된 클록 위상들 사이의 비-중첩 시간)이다. 지연은 인버터들(26, 29, 30 및 31) 및 NAND 게이트(28)를 통한 지연에 대응한다.
지연(t3)은 클록 신호들(C1 및 C1d 또는 C2 및 C2d)의 전이들 사이의 지연(지연된 클록들에 대한 지연 시간)이다. C1 및 C1d에 대한 지연(t3)은 인버터들(24 및 25)의 지연에 대응한다. 유사하게, C2 및 C2d에 대한 t3 지연은 인버터들(30 및 31)의 지연에 대응한다.
일반적으로, 스위치드 커패시터 네트워크의 회로 동작은 시간 주기(t4) 내에서 발생한다. 예를 들어, 도 1을 참조하면, 도 1의 동작 스위치드 커패시터 적분기 회로(11)의 일 국면에서, 커패시터(CAP1)는 시간 주기(t4) 동안 증폭기(16)에 커플링된다. 스위치드 커패시터 적분기 회로(11)는 커패시터(CAP1)에 저장된 전하를 커패시터(CAP2)에 전달하고, 시간 주기(t4) 내에 안정한 전압으로 안정되어야 하는데, 그렇지 않으면 시스템에 에러가 유발된다.
도 3을 다시 참조하면, 시간 주기(t4)는 클록 신호(C1d)가 전이할 때까지 시작하지 않는다. 시간 주기(t4)는 클록 신호(C1)가 논리 1 레벨로부터 논리 제로 레벨로 전이할 때 종료한다. 유사한 시간 주기(t5)가 또한 클록 신호(C2)가 논리 1 레벨일 때 관련된다. 이 경우에, 클록 사이클(C2)의 제 2 위상(동작의 다른 국면)에 대한 시간 주기(t5)는 스위치드 커패시터 적분기(11)의 커패시터(CAP1)를 충전하도록 이용가능한 시간에 대응한다.
이전에 언급된 바와 같이, 비-중첩 클록 신호들이 에러를 감소시키기 위해 스위치드 커패시터 회로들을 클록킹하는데 사용된다. 도 2의 클록 발생 회로(21)를 비-중첩시킴으로써 방지된 에러의 소스들은 도 1의 스위치드 커패시터 적분기 회로(11)와 같은 잘 알려진 회로를 이용하는 예로 설명된다. 첫 번째 경우, C1d 및 C2d는 중첩하지 않는다.
도 1의 입력(Vin)에 입력 전압을 인가하는 입력 전압 소스는 스위치들(14 및 15)(도 1)이 동시에 인에이블되었을 경우에 그라운드로 단락될 것이다. 클록 신호들(C1d 및 C2d) 사이의 지연(t2)(도 3)은 스위치들(14 및 15)이 동시에 on 되지 않는 것을 보장한다.
두 번째 경우, C1 및 C2는 중첩하지 않는다. 클록 신호들(C1 및 C2)(도 3)이 동시에 인에이블되는 경우 증폭기(16)(도 1)의 합산점은 그라운드로 단락될 것이며, 이는 증폭기(16)의 피드백의 손실을 야기할 것이다. 클록 신호들(C1 및 C2)은 스위치드 커패시터 적분기 회로(11)의 스위치들(12 및 13)(도 1)을 각각 인에이블시킨다. 클록 신호들(C1 및 C2) 사이의 지연(t1)은 스위치들(12 및 13)이 동시에 on 되지 않는 것을 보장한다.
세 번째 경우, C1d 및 C2d의 하강 에지는 C1 및 C2의 하강 에지 후에 각각 전이한다. 지연된 신호들(C1d 및 C2d)은 스위치드 커패시터 회로 상의 전하 주입 에러들을 감소시킨다. 지연된 클록 방식은 단일 스위치로의 전하 주입을 분리시키는데 이용된다. 다시 말해, 단일 스위치를 먼저 턴 오프함으로써(스위치는 커패시터에 커플링됨), 다른 스위치들이 커패시터 상에 전하를 주입하는 것을 방지할 수 있다. 예를 들어, 스위치(12)는 클록 신호(C1)에 의해 디스에이블되는 한편, 스위치(15)는 클록 신호(C1d)에 의해 디스에이블된다. 스위치(15)에 앞서 스위치(12)를 턴 오프함으로써 스위치드 커패시터 적분기 회로(11)가 스위치(15)로부터 디커플링되며, 그로 인해, 지연된 클록 신호(C1d)에 의해 턴 오프될 때 스위치(15)에 전하가 주입되는 것을 방지한다.
도 3을 참조하면, 높은 클록 주파수들에서 도 2에 도시된 바와 같은 비-중첩 클록 발생 회로를 이용할 때 문제점이 발생한다. 비-중첩 클록 신호들을 생성하도록 일부러 도입되는 지연들은 스위치드 커패시터 회로가 동작해야 하는 시간(시간 주기(t4))을 상당히 감소시킨다. 예를 들어, 20 메가헤르츠 클록 신호가 도 2의 비-중첩 클록 발생 회로(21)의 Ck_in 입력에 인가된다고 가정한다.
표준 50 퍼센트 듀티 사이클 Ck_in 신호는 Ck_in 사이클의 각 위상에 대해 25 나노초를 가질 것이다. 스위치드 커패시터 회로가 동작해야 하는, 비-중첩 클록 발생 회로(21)에 의해 제공된 바와 같은 시간 주기(t4)는 25 나노초의 제공된 Ck_in 위상으로부터 대략 8개의 게이트 지연들만큼 감소된다.
도 3을 참조하면, 시간 주기(t4)는 클록 신호(C1d)가 전이할 때 시작하고 클록 신호(C1)가 전이할 때 종료한다. 도 2를 참조하고, 본 예시에 대해 게이트 당 1 나노초 지연을 가정하면, Ck_in 입력에 인가된 Ck_in 신호의 상승 에지로부터 클록 신호(C1d)의 전이까지 10개의 게이트 지연들(인버터들(23-25, 27, 29-32) 및 NAND 게이트들(22 및 28)이 존재하며, 따라서 본 예에서, 시간 주기(t4)는 Ck_in 입력 신호의 초기 전이 이후 10 나노초에서 시작한다.
Ck_in 입력 신호의 다음 하강 에지에 후속하는 2개의 게이트 지연들(NAND 게이트(22) 및 인버터(23))로 인해, 클록 신호(C1)는 시간 주기(t4)가 25 나노초 마이너스 10 게이트 지연들(Ck_in 입력 신호 상승 에지로부터 클록 신호(C1d) 전이까지 10 나노초), 플러스 2 게이트 지연들(Ck_in 입력 신호 하강 에지로부터 클록 신호(C1) 전이까지 2 나노초)(즉, t4 = 25 ns - 10 ns + 2 ns = 17 ns)의 제공된 Ck_in 신호가 되도록 전이한다. 예시의 비-중첩 클록 발생 회로(21)로 인한 Ck_in 위상의 감소는 8개의 게이트 지연들(8 나노초) 또는 Ck_in 위상의 32 퍼센트이다.
유사하게, 스위치드 커패시터 회로가 동작해야 하는, 비-중첩 클록 발생 회로(21)(도 2)에 의해 제공된 바와 같은 도 3의 시간 주기(t5)는 25 나노초의 제공된 Ck_in 위상으로부터 대략 6개의 게이트 지연들만큼 감소된다.
도 3을 참조하면, 시간 주기(t5)는 클록 신호(C2d)가 전이할 때 시작하고 클록 신호(C2)가 전이할 때 종료한다. 도 2를 참조하면, Ck_in 입력 신호의 하강 에지로부터 클록 신호(C2d)의 전이까지 9개의 게이트 지연들(인버터들(23-26 및 29-31) 및 NAND 게이트들(22 및 28))이 존재하며, 따라서 본 예에서, 시간 주기(t5)는 Ck_in 입력 신호의 초기 전이 이후에 9 나노초에서 시작한다. 이어, Ck_in 입력 신호의 다음 상승 에지에 후속하여 3개의 게이트 지연들(NAND 게이트(22) 및 인버터들(23 및 27))로 인해, 클록 신호(C2)는 시간 주기(t5)가 시간 주기 t5 = 25 ns - 9 ns + 3 ns = 19 ns를 제공하는, 25 나노초 마이너스 9개의 게이트 지연들(Ck_in 입력 신호 하강 에지로부터 클록 신호(C2) 전이까지 9 나노초)의 제공된 Ck_in 위상이 되도록 전이하는데, 이는 6개의 게이트 지연들(6 나노초) 또는 Ck_in 위상의 24 퍼센트의 감소이다. Ck_in 신호의 위상에 대한 시간 주기를 감소시키는 것은 회로의 동작이 수행되는 시간 주기를 제한한다. 예로서 도 1을 이용하면, 도 1은 스위치드 커패시터 적분기 회로(11)의 커패시터(CAP1)를 충전하는 것이나 커패시터(CAP1)에 저장된 전하를 전달하는 것과 같은 동작들에 대응할 것이다.
도 4는 본 실시예에 따른, (i) 비-중첩 지연 클록 신호들을 발생시키기 위한 클록 발생기 회로, 및 (ii) 비-중첩 지연 클록 신호들의 정밀한 타이밍 관계를 유지하도록 동작하는 하나 이상의 제어 클록 전압들을 발생시키기 위한 지연 고정 루프(DLL) 회로를 포함하는 비-중첩 클록 발생 회로를 갖는 디바이스의 예시적인 블록도이다.
클록 발생기 회로(106) 및 지연 고정 루프(DLL) 회로(108)의 구현 및 동작은 도 5 및 도 6과 각각 관련하여 더 상세하게 이하에 설명된다. DLL 회로(108)는 듀티 사이클 제어(DCC) 회로(110)를 더 포함한다.
디바이스(100)는 집적 회로(IC)일 수 있다. 일 구성에서, 디바이스(100)는 단일 IC 상에 구축된 무선 통신 디바이스이다. 제조 동안, IC들이 IC들의 동작 파라미터들을 변경할 수 있는 다양한 환경 및 제조 조건들에 종속되는 것은 잘 알려진 문제점이다.
본 발명의 본 실시예에 따르면, 제조 이후의 동작 파라미터들에서의 차이들을 최소화하거나 제거하기 위해, 클록 발생기 회로(106) 및 DLL 회로(108)는 일부 입력 클록 시간 Ck_in 또는 Ts의 함수인 샘플링 s에 대해 정밀한 비-중첩 시간 및 클록 위상 지연 시간들을 발생시키도록 인터링크(interlink)되는데, 입력 클록 시간은 대응하는 원하는 주파수(Fs)(=1/Ts)에 역으로 비례(1/Ts)한다.
정밀한 비-중첩 시간 및 클록 위상 지연 시간은 비-중첩 지연 클록 신호들(C1, C1d, C2 및 C2d)을 포함하며, 이 신호들은 고속 아날로그 대 디지털 변환기(ADC)(122)를 정밀하게 클로킹하는데 이용된다.
일 양상에서, ADC(122)는 도 1의 스위치 커패시터(11)의 지연된 클록 입력들(C1, C1d, C2 및 C2d)에 인터링크된 도 4의 비-중첩 클록 회로(104)에 의해 출력된 지연 클록 신호들(C1, C1d, C2 및 C2d)을 갖는 스위치드 적분기 커패시터로서 구현될 수 있다.
도 4에 도시된 본 실시예에 따르면, 비-중첩 회로(104) 및 하나 이상의 ADC들(122)에 추가하여, 디바이스(100)는 모두 단일 IC 상에 집적되는 하나 이상의 베이스밴드 프로세서들(120), 하나 이상의 디지털 신호 프로세서들(DSP)(126) 및 하나 이상의 무선-주파수(RF) 수신기들(128)을 포함할 수 있다.
일 구성에서, RF 수신기(128)로부터의 아날로그 신호 출력들(RX_I_ANALOG 및 RX_Q_ANALOG)은 DSP(126)로의 입력을 위해 베이스밴드 아날로그 I/Q 신호들(RX_I_ANALOG 및 RX_Q_ANALOG)을 디지털 신호들(RX_I[0:N] 및 RX_Q[0:N])로 변환하도록 ADC(122)로 송신된다. DSP(126)는 베이스밴드 프로세서(120)에 의한 추가적인 프로세싱을 위해 디지털 I/Q 신호들을 데이터 스트림으로 복조한다. 무선 통신 디바이스 IC(100)는 무선 통신 시스템에 이용하기 위한 적어도 하나의 주파수 대역에 기초하여 동작하는 것을 이해해야 한다.
도 5는 전압 제어 지연 셀들을 이용하여 구현된 도 4의 클록 발생기 회로의 예시적인 개략도이다.
클록 발생기 회로(106)는 제 1 경로(202) 및 제 2 경로(230)에 커플링되는 클록(Ck_in)을 수신하기 위한 입력을 포함한다. 제 1 경로(202)는 입력 클록(Ck_in)을 수신하도록 커플링된 제 1 입력 및 제 2 경로(230)의 출력 신호(O2)를 수신하는 제 2 입력을 갖는 NAND 게이트(204)를 포함한다. NAND 게이트(204)의 출력은 제 1 클록 출력 신호(C1)를 생성하도록 버퍼(206)를 통해 구성된다. NAND 게이트(204)의 출력은 2개 이상의 직렬-커플링된 인버터 게이트들(2081 - 208X)의 제 1 세트에 커플링된다. 인버터 게이트(208X)의 출력은 C1d로 표시된 클록 신호를 발생시키도록 레벨 시프터(210)에 의해 구성된다. 버퍼(206) 및 레벨 시프터(210)에 대한 전파 지연은 전형적으로 매칭된다. 일 구성에서, n_td로 표시된 인버터들의 수는 2개 이상이다.
최종 인버터 게이트(208X)의 출력에 직렬로 하나 이상의 직렬-커플링된 인버터 게이트들(2121, 2122, ..., 212Y-1 및 212Y)의 제 2 세트가 또한 연결된다. 제 2 세트의 최종 인버터(212Y)는 제 2 경로(230)의 NAND 게이트(234)의 입력에 인가되는 출력 신호(O1)를 생성한다. 일 구성에서, n_nlp로 표시된 인버터 게이트들의 수는 4와 동일하다.
제 2 경로(230)는 Ck_in으로 표시된 입력 클록 신호를 수신하는 인버터 게이트(232)를 포함한다. 인버터 게이트(232)에는 인버터(232)의 출력 및 출력(O1)을 입력들로서 수신하는 NAND 게이트(234)가 뒤따른다. NAND 게이트(234)의 출력은 제 2 클록 신호(C2)를 생성하도록 버퍼(236)에 의해 구성된다. NAND 게이트(234)의 출력은 또한 직렬-커플링된 인버터들(2401 - 240Z)의 제 1 세트에 커플링된다. 최종 인버터(240Z)는 지연된 클록 신호(C2d)를 생성하도록 레벨 시프터(238)로 구성된다. 버퍼(236) 및 레벨 시프터(238)에 대한 전파 지연은 전형적으로 매칭된다. 제 1 세트의 직렬-커플링된 인버터 게이트들(2401-240Z)의 최종 인버터(240Z)는 제 2 세트의 직렬-커플링된 인버터 게이트들(2421, 2422, ..., 242T-1 및 242T)과 직렬로 커플링된다. 최종 인버터 게이트(242T)의 출력은 제 1 경로(202)의 NAND 게이트(204)의 입력들 중 하나로 루프백되는 신호(O2)를 생성한다.
모든 인버터 게이트들(2081 - 208X, 2121, 2122, ..., 212Y-1 및 212Y, 2401-240Z, 2421, 2422, ..., 242T-1 및 242T)은 DLL(108)에 의해 생성된 2개의 제어 전압들(Vctrlp 및 Vctrln)을 수신한다. 더욱이, 인버터 게이트들은 도 7에 도시되는 바와 같이 제어 전압들(Vctrlp 및 Vctrln)에 의해 제어된 전압-제어 지연 셀들이다.
도 6은 또한 전압 제어 지연 셀들을 이용하여 구현된, 도 5의 클록 발생기에 Vctrl 신호를 발생시키기 위한 도 4의 지연 고정 루프(DLL) 회로(108)의 예시적인 개략도이다.
DLL(108)은 충전 펌프(302)에 뒤이어 연결되는 충전 커패시터(312)를 포함한다. 충전 커패시터(312) 상의 필터링된 전압은 Vctrl이다. 충전 펌프(302)는 UP 및 DOWN(UP/) 전류 소스들(304 및 306) 및 스위치들(308 및 310)을 포함한다. 스위치(308)는 닫혔을 때 UP 펄스에 응답하여 전류(Iup)를 충전 커패시터(312)로 통과시킨다. 스위치(310)는 닫혔을 때, DOWN(UP/) 펄스에 응답하여 충전 커패시터(312)에 전류(Idn)를 통과시킨다. 충전 커패시터(312)의 출력은 지연 제어 유닛(DCU)(314)의 입력에 제공된다. DCU(314)는 Vctrl 아날로그 전압을 차동 전압들(Vctrlp 및 Vctrln)로 변환한다. Vctrlp 및 Vctrln은 모든 전압 제어 인버터 지연 셀들에 대한 지연을 설정한다.
OR 게이트(335)의 출력은 충전 커패시터(312) 상에서 측정된 바와 같이 제어 전압(Vctrl)을 증가시키거나 감소시키도록 라인(337)을 통해 UP 또는 DOWN(UP/) 펄스들을 충전 펌프(302)에 전달한다. UP 및 DOWN(UP/) 전류 소스들(304 및 306)은 전류들(Iup 및 Idn)을 각각 생성한다. UP 전류 소스(304)는 전압(VDD)을 수신하도록 커플링되는 한편 DOWN(UP/) 전류 소스(306)는 그라운드에 커플링된다.
DCC 회로(110)는 복수의 직렬-커플링된 인버터들(3301, ..., 330M-1 및 330M) 및 레벨 시프터(332)를 포함한다. DCC 회로(110)의 복수의 직렬-커플링된 인버터들(3301-330M) 및 레벨 시프터(332)는 지연 제어 유닛(DCU)의 출력으로부터 제어 전압들(Vctrln 및 Vctrlp)을 수신한다. DCU는 Vctrl 신호를 싱글-엔드(single-ended) 전압(Vctrl)으로부터 차동 전압 세트(Vctrlp 및 Vctrln)로 전환한다. Vctrlp 및 Vctrln은 VDD와 그라운드 사이에서 변화된다. Vctrlp 및 Vctrln은 DCC 회로(110)의 시간 지연을 제어하기 위한 인버터들(3301 - 330M) 및 레벨 시프터(332)로의 입력들이다.
복수의 인버터들(3301 - 330M) 및 레벨 시프터(332) 모두는 OR 게이트(335)에 전달되는 클록 지연 신호를 생성한다. 복수의 인버터들(3301, ..., 330M-1 및 330M) 및 레벨 시프터(332)는 n_dll로 표시되며 여기서 M은 인덱스이다. DCC 회로(110)의 제 1 인버터(3301)는 클록 발생기 회로(106)의 클록 입력과 동일한 클록 입력인 Ck_in을 입력으로서 수신한다. 레벨 시프터(332)는 또한 공급 전압(VDD)을 수신하며, 여기서 레벨 시프터(332)의 목적은 Vctrlp과 Vctrln 사이로부터 VDD과 그라운드 사이까지의 클록 신호 스윙을 복원하는 것이다.
DCC 회로(110)의 출력은 OR 게이트(335)에 제공되는데, OR 게이트(335)는 DCC 회로(110)의 출력을 수신하는 제 1 입력 및 50% 듀티 사이클을 갖는 Ck_in에 대응하는 제 2 입력을 갖는다. OR 게이트(335)의 출력은 충전 펌프(302)에 대한 UP 및 DOWN 제어 입력 신호들을 발생시키도록 라인(337)에서 루프 백한다.
DCC 회로(110)에서, 활성 하이(또는 활성 로우) 시간을 Ck_out으로 표시된 OR 게이트(335)의 출력에서 원하는 듀티 사이클까지 연장하기 위해 50% 듀티 사이클을 갖는 입력 클록의 하강(또는 상승) 에지가 지연 조정될 수 있다. 이는 DLL(108)로 수행되며, 여기서 전압 제어 지연 셀들(복수의 인버터들(3301, ..., 330M-1 및 330M)이 이용된다. M은 인덱스이며 수 n_dll과 같다. OR 게이트(335)로부터의 듀티 사이클(dutyout)은 Idn/(Iup + Idn)의 비와 동일하다.
동작시에, DLL(108)은 OR 게이트(335) 입력에 존재하는 입력 클록(Ck_in)의 (50%) 듀티 사이클을 OR 게이트(335)의 출력(Ck_out)에서 다른 값(예를 들어, 75%)으로 조정하기 위해 DCC 회로(110)를 이용한다. 따라서, DLL(108)에 의해 연장된, 하강 에지 지연 양은 시간(Ts)의 25%이다. 동일한 인버터로 전압 제어 지연 셀들이 클록 발생기 회로(106)에서 이용됨에 따라, 클록 지연들 및 비-중첩 시간은 정밀한 시간의 부분(Ts)으로서 제어될 수 있다. 매우 작은 비-중첩 시간(즉, 200 ps)을 달성하기 위해, DLL(108)의 전압 제어 지연 셀들의 수 n_dll 및 클록 발생기 회로(106)의 전압 제어 지연 셀들의 수 n_td에 기초한 비가 비-중첩 시간에서의 원하는 정밀성을 획득하도록 선택될 수 있다.
DLL(108)의 전압 제어 지연 셀들의 수 n_dll과 클록 발생기 회로(106)의 전압 제어 지연 셀들의 수 n_td 사이의 비는 다음의 수식들 (1a) 또는 (1b)에 기초하여 계산된다:
Figure 112013107176853-pat00001
여기서 td는 클록 신호(C1)의 하강 에지와 지연된 클록 신호(C1d)의 상승 에지 사이(또는 클록 신호들(C2)의 하강 에지와 지연된 클록 신호(C2d)의 상승 에지 사이)의 시간이고; tnlp는 클록 신호(C1d)의 하강 에지로부터 클록 신호 C2의 상승 에지까지에 대응하는 비-중첩 시간이며; dutyin은 DCC 회로(110)에 대한 입력 클록 듀티 사이클이며; dutyout은 DCC 회로(110)의 출력 클록 듀티 사이클이며; n_td는 NOT 게이트들(2081 - 208X)에 대응하는 클록 발생기 회로(106)의 전압-제어 지연 셀들의 수이며; n_nlp는 비-중첩 시간을 생성하기 위한 클록 발생기 회로(106)의 전압 제어 지연 셀들의 수이며; n_dll은 DLL(108)의 전압 제어 지연 셀들의 수이다. 수식들 (1a) 또는 (1b)에서의 비를 충족하는 것은 DLL(108)을 이용한 정밀한 시간의 부분(Ts)에 기초하여 비-중첩 시간 및 클록 위상 지연 시간을 생성한다. 시간(Ts)은 고속 아날로그 대 디지털 변환기(ADC)에 대한 샘플 클록과 동일하고, 클록 신호(C1)의 상승 에지로부터 지연된 클록 신호(C2d)의 하강 에지까지의 지속 시간은 Ts보다 작거나 같아야 한다.
도 7은 도 5의 클록 발생기 회로(106) 및 도 6의 DLL 회로(108)에 사용된 전압 제어 지연 셀(400)의 예시적인 개략도를 도시한다. CMOS 인버터(410)는 PMOS(412) 및 NMOS(414) 디바이스들로 구성된다. CMOS 인버터(410)로의 입력(In)은 기간(Ts)을 갖는 클록 신호인 논리 신호이며, 전압 스윙은 소스 전압 스윙에 의해 결정된다. CMOS 인버터(410)의 출력(Out)은 Vctrl, Vctrlp 및 Vctrln에 종속적인 가변 지연에 의해 입력(In)과 관련되는 기간(Ts)을 갖는 클록 신호인 논리 신호이다.
CMOS 인버터(410)의 전파 지연은 PMOS 디바이스(402) 및 NMOS 디바이스(404)를 각각 제어하는 Vctrlp 및 Vctrln에 기인한다. PMOS(402)의 선형 영역 내의 Vctrlp를 조정함으로써, 내부 전압(Vcell)은 VDD와 그라운드(GND) 사이에서 변화한다. 마찬가지로, NMOS(404)의 선형 영역 내의 Vctrln을 조정함으로써, 내부 전압(GNDcell)은 GND와 VDD 사이에서 변화한다. 내부 전압들(Vcell 및 GNDcell)은 VDD와 GND 각각으로부터 분기하기 때문에, CMOS 인버터(410) 출력 전압 스윙은 감소하고(Vcell - GNDcell), 전파 지연(In으로부터 Out까지의 지연)은 증가한다.
도 3으로부터의 지연 제어 유닛(DCU)은 Vctrl로부터 Vctrlp 및 Vctrln을 발생시킨다. 싱글-엔드 신호와 차동 신호들 간의 변환을 위한 많은 가능한 회로 구현들이 존재한다. 예시적인 실시예에서, Vctrlp는 -Vctrl과 동일하고 및 Vctrln은 Vctrl과 동일하다.
도 8은 도 4 및 도 5의 클록 발생기 회로의 예시적인 타이밍도이다. 시간(td)은 클록 신호(C1)와 지연된 클록 신호(C1d) 사이 또는 클록 신호들(C2)과 지연된 클록 신호(C2d) 사이의 시간으로서 도시된다. 시간(tnlp)은 클록 신호(C1d)의 하강 에지로부터 클록 신호(C2)의 상승 에지까지에 대응하는 비-중첩 시간이다. 각 클록 신호는 2개의 전압들, VDD와 GND 사이에서 스윙하며, 도 5 및 6에 도시된 바와 같이, 각각 클록 신호들(C1d 및 C2d)에 대한 레벨 시프터들(210 및 238)뿐 아니라 클록 신호들(C1 및 C2)에 대한 버퍼들이 존재하는 것으로 가정한다. 듀티 사이클 계산은 기술 분야에 공지된 방법들에 의해 수행되며, 여기서 도 8은 dutyout을 To/Ts로 나타낸다. 추가적인 예에서, dutyin은 50%인 것으로 도시되지만, 0% 내지 100% 범위의 복수의 값들로부터 선택될 수 있다.
도 5에 관한 하나의 예시적인 구성에서, 수 n_td는 2와 동일한데, 여기서 2는 인버터 게이트들의 최소 수이며 n_nlp는 4와 동일하다. 따라서, X는 인버터 게이트들(2081-208X)에 대한 인덱스에 대응하고, X는 또한 2개 이상의 직렬-커플링된 인버터 게이트들(2081-208X)의 제 1 세트의 인버터들의 수이며, X는 또한 n_td와 동일하다. 더욱이, Y는 인버터 게이트들(2121, 2122, ..., 212Y-1 및 212Y)에 대한 인덱스에 대응하며, Y는 또한 하나 이상의 직렬-커플링된 인버터 게이트들(2121, 2122, ..., 212Y-1 및 212Y)의 제 2 세트의 인버터들의 수이며, Y는 또한 n_nlp와 동일하다.
일 구성에서, Z는 인버터들(2401-240Z)에 대한 인덱스에 대응하며 n_td와 동일하다. 더욱이, T는 인버터들(2421, 2422, ..., 242T-1 및 242T)에 대한 인덱스에 대응하며, n_nlp와 동일하다.
이하의 표 1은 100 MHz에서 선택된 클록 주파수에 대해 50%의 dutyin에 기초하여 75%의 원하는 dutyout을 발생시키기 위한 대표적인 값들의 예이다.
파라미터 값(들)
주파수(Fs) 100 MHz
주기(Ts) 10 ns
dutyin 50%
dutyout 75%
목표 td 100ps
tnlp 200ps
n_td 2(최소)
n_nlp 4
n_dll 50
당업자는 본 명세서에 설명된 클록 발생기 회로(106) 및 DLL(108)이 다양한 방식들로 구현될 수 있음을 이해할 것이다. 추가로, 상술한 회로 블록들의 전부 또는 다수가 집적 회로(IC) 내에 구현될 수 있거나 또한 하나 이상의 IC들, 이산 컴포넌트들 등의 조합으로 구현될 수 있다. 동일한 회로 블록들은 또한 상보형 금속 산화물 반도체(CMOS)와 같은 다양한 IC 프로세스 기술들로 제조될 수 있다.
개시된 실시예들의 이전 설명은 당업자가 본 발명을 제조하거나 이용할 수 있도록 제공된다. 이들 실시예들에 대한 다양한 변형들은 당업자가 용이하게 이해할 수 있을 것이며, 본 명세서에 정의된 일반 원리들은 본 발명의 사상 또는 범위를 벗어나지 않고 다른 실시예들에 적용될 수 있다. 따라서, 본 발명은 본 명세서에 도시된 실시예들에 제한되는 것이 아니고 본 명세서에 개시된 원리들 및 신규한 특징들에 일치하는 최광위의 범위와 일치한다.

Claims (9)

  1. 비-중첩 클록 발생 회로로서,
    고주파수들에서 비-중첩 지연 클록 신호들을 발생시키기 위한 클록 발생기 회로; 및
    상기 비-중첩 지연 클록 신호들의 소정의 정밀도를 갖는 정밀한 타이밍 관계를 유지하도록 동작하는 하나 이상의 제어 클록 전압들을 발생시키기 위한 지연 고정 루프(DLL) 회로를 포함하되,
    상기 DLL 회로는 다수(n_dll)의 전압 제어 지연 셀들을 갖는 듀티 사이클 제어(DCC) 회로를 포함하고,
    상기 클록 발생기 회로는, 지연된 클록 신호(C1d)로부터 미리 결정된 제 1 시간 양(td)만큼 제 1 세트의 클록 신호들 중 제 1 클록 신호(C1)를 지연시키기 위한 제 1 개수(n_td)의 전압 제어 지연 셀들, 및 상기 C1d로부터 비-중첩시간(tnlp)만큼 제 2 세트의 클록 신호들 중 제 2 클록 신호(C2)를 지연시키기 위한 제 2 개수(n_nlp)의 전압 제어 지연 셀들을 포함하는,
    비-중첩 클록 발생 회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 n_dll 및 n_td 사이의 비는 다음과 같이 정의되고,
    Figure 112014035348585-pat00002

    여기서 dutyin은 상기 DCC 회로에 대한 입력 클록 신호의 듀티 사이클이고;
    dutyout은 상기 DCC 회로의 출력 클록 듀티 사이클이고; 그리고
    Ts는 C1 클록의 상승 에지로부터 동일한 C1 클록의 다음 상승 에지까지의 지속시간인, 비-중첩 클록 발생 회로.
  4. 제 1 항에 있어서,
    상기 n_dll과 상기 n_nlp 사이의 비는 다음과 같이 정의되고,
    Figure 112014035348585-pat00003

    여기서, tnlp는 상기 C1d의 하강 에지로부터 상기 C2의 상승 에지까지에 대응하는 비-중첩 시간이고;
    dutyin은 상기 DCC 회로에 대한 입력 클록 신호의 듀티 사이클이며;
    dutyout은 상기 DCC 회로의 출력 클록 듀티 사이클이며; 그리고
    Ts는 C1 클록의 상승 에지로부터 동일한 C1 클록의 다음 상승 에지까지의 지속시간인, 비-중첩 클록 발생 회로.
  5. 제 1 항에 있어서,
    상기 클록 발생기 회로는 상기 DLL을 이용한 소정의 정밀도를 갖는 정밀한 시간 부분(Ts)에 기초하여 상기 비-중첩 시간 및 클록 위상 지연 시간을 발생시키는, 비-중첩 클록 발생 회로.
  6. 고주파수들에서 비-중첩 지연 클록 신호들을 발생시키기 위한 클록 발생기 회로, 및 상기 비-중첩 지연 클록 신호들의 소정의 정밀도를 갖는 정밀한 타이밍 관계를 유지하도록 동작하는 하나 이상의 제어 클록 전압들을 발생시키기 위한 지연 고정 루프(DLL) 회로를 갖는 비-중첩 클록 발생 회로를 포함하되,
    상기 DLL 회로는 다수(n_dll)의 전압 제어 지연 셀들을 갖는 듀티 사이클 제어(DCC) 회로를 포함하고,
    상기 클록 발생기 회로는, 지연된 클록 신호(C1d)로부터 미리 결정된 제 1 시간 양(td)만큼 제 1 세트의 클록 신호들 중 제 1 클록 신호(C1)를 지연시키기 위한 제 1 개수(n_td)의 전압 제어 지연 셀들, 및 상기 C1d로부터 비-중첩시간(tnlp)만큼 제 2 세트의 클록 신호들 중 제 2 클록 신호(C2)를 지연시키기 위한 제 2 개수(n_nlp)의 전압 제어 지연 셀들을 포함하는,
    집적 회로(IC).
  7. 삭제
  8. 비-중첩 클록 발생 회로에 의해 구동되는 스위치드 커패시터 적분기를 이용하는 적어도 하나의 아날로그 대 디지털 변환기를 포함하는 무선 통신 디바이스로서,
    상기 비-중첩 클록 발생 회로는 고주파수들에서 비-중첩 지연된 클록 신호들을 발생시키기 위한 클록 발생기 회로, 및 상기 비-중첩 지연 클록 신호들의 소정의 정밀도를 갖는 정밀한 타이밍 관계를 유지하도록 동작하는 하나 이상의 제어 클록 전압들을 발생시키기 위한 지연 고정 루프(DLL) 회로를 포함하되,
    상기 DLL 회로는 다수(n_dll)의 전압 제어 지연 셀들을 갖는 듀티 사이클 제어(DCC) 회로를 포함하고,
    상기 클록 발생기 회로는, 지연된 클록 신호(C1d)로부터 미리 결정된 제 1 시간 양(td)만큼 제 1 세트의 클록 신호들 중 제 1 클록 신호(C1)를 지연시키기 위한 제 1 개수(n_td)의 전압 제어 지연 셀들, 및 상기 C1d로부터 비-중첩시간(tnlp)만큼 제 2 세트의 클록 신호들 중 제 2 클록 신호(C2)를 지연시키기 위한 제 2 개수(n_nlp)의 전압 제어 지연 셀들을 포함하는,
    무선 통신 디바이스.
  9. 삭제
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