CN102369669A - 用于非重叠时钟产生的技术 - Google Patents

Abstract

本文提供了跨越所期望的频率范围产生精确的非重叠时间和时钟相位延迟时间的技术。在一个配置中，设备包括非重叠时钟产生电路，非重叠时钟产生电路包括延迟锁定回路(DLL)电路，延迟锁定回路(DLL)电路相应地向耦合到其上的时钟发生器电路产生控制电压。控制电压操作以维持由时钟发生器电路产生的非重叠延迟时钟信号的精确定时关系。在一个方面，DLL电路接收具有已知占空比的输入时钟并且得到输出控制电压以将单位延迟固定于输入时钟周期的某一部分。在另一方面，时钟发生器电路包括耦合到DLL电路的多个压控延迟单元，以产生第一组时钟信号和从所述第一组时钟信号延迟非重叠时间(t_nlp)的第二组时钟信号，非重叠时间(t_nlp)不依赖于制造工艺的变化。

Description

用于非重叠时钟产生的技术

技术领域

概括地说，本发明涉及时钟产生电路领域，具体地说，涉及非重叠时钟产生电路。

背景技术

通常，时钟产生电路用于对诸如模数转换器(ADC)之类的同步数字电路进行计时。时钟产生电路提供具有恒定周期的重复信号。在单个时钟信号周期内，时钟信号具有第一相位和第二相位。通常，时钟产生电路提供反向时钟信号和非反向时钟信号。时钟产生电路通常还提供延迟的时钟信号。

一种类型的时钟信号是非重叠时钟信号。非重叠时钟信号通常用于开关电容积分器电路中。非重叠时钟产生电路提供非反向时钟信号和反向时钟信号，非反向时钟信号和反向时钟信号分别在延迟的非反向时钟信号和延迟的反向时钟信号之前转变。非反向时钟信号和反向时钟信号的转变之间也存在延迟。通常，非重叠时钟信号是用于减小开关电容电路中的电压误差。

传统的非重叠时钟发生器电路在本领域中是已知的，并且这些非重叠时钟发生器通常用于产生对音频频率范围内的信号进行处理的开关电容积分器电路所需要的非重叠时钟信号。

在高速模数转换器(ADC)中使用的开关电容积分器中，使用非重叠时钟。然而，非重叠时间和时钟相位延迟时间通常是使用反相器延迟来实现的。反相器延迟随着工艺、电源电压和温度而改变。例如，当考虑到工艺变化、工作电源电压变化和工作温度变化时，反相器的延迟可能超过两倍地变化。工艺变化发生在集成电路(IC)制造期间。

工艺条件、工作电压条件和温度条件的最坏情况被称为慢速角点(slowcorner)条件和快速角点(fast corner)条件。需要满足快速角点条件下的非重叠时间要求，与慢速角点条件相比，这将产生2倍的非重叠时间。慢速角点条件下的额外非重叠时间和相位延迟时间消耗了时钟的有效时间，并且需要更快地稳定开关电容积分器。因此，对于开关电容积分器内的运算跨导放大器而言，要消耗更多的电流。此外，随着开关电容积分器采样频率(fs)增加，相对于时钟信号的有效时间而言，非重叠时间和相位延迟变得更为显著。

因此，需要用于产生精确的非重叠时间和时钟相位延迟时间的技术，甚至是在较高的开关电容积分器采样(Fs)频率下。

发明内容

本文提供了跨越所期望的频率范围产生精确的非重叠时间和时钟相位延迟时间的技术。在一个配置中，设备包括非重叠时钟产生电路，该非重叠时钟产生电路包括延迟锁定回路(DLL)电路，该延迟锁定回路(DLL)电路相应地向耦合到其上的时钟发生器电路产生控制电压。控制电压操作以维持由时钟发生器电路产生的非重叠延迟时钟信号的精确定时关系。在一个方面，DLL电路接收具有已知占空比的输入时钟并且得到输出控制电压以将单位延迟固定于输入时钟周期的某一部分。在另一方面，时钟发生器电路包括耦合到DLL电路的多个压控延迟单元，以产生第一组时钟信号和从所述第一组时钟信号延迟非重叠时间(tnlp)的第二组时钟信号，非重叠时间(tnlp)不依赖于制造工艺变化。

下面进一步详细地描述了本发明的各个其它方面和实施例。

发明内容既不旨在也不应当被理解为表示本发明的全部程度和范围，通过详细描述，这些以及额外的方面将变得更加显而易见，特别是在结合附图一起考虑时。

附图说明

图1是开关电容积分器电路的示意图。

图2是现有技术的非重叠时钟产生电路的示意图。

图3是图2的非重叠时钟产生电路的时序图。

图4是根据本实施例的、具有非重叠时钟产生电路的设备的示例性框图，该非重叠时钟产生电路包括(i)时钟发生器电路，其用于产生非重叠延迟时钟信号，以及(ii)延迟锁定环路(DLL)电路，其用于产生一个或多个控制时钟电压，这一个或多个控制时钟电压操作以维持非重叠延迟时钟信号的精确定时关系。

图5是使用压控延迟单元来实现的图4的时钟发生器电路的示例性示意图。

图6是用于向图5的时钟发生器电路产生控制时钟电压的、图4的延迟锁定环路(DLL)电路的示例性示意图，延迟锁定环路(DLL)电路也示出为使用压控延迟单元来实现。

图7是在图5的时钟发生器电路106和图6的DLL电路108中使用的压控延迟单元的示例性示意图。

图8是示出了来自图4和图5的时钟发生器电路的延迟时钟信号的时序关系(特别是，非重叠时间(t_nlp)关系)的示例性时序图。

为了便于理解，在可能的地方使用相同的附图标记来表示各个附图共用的相同元件，除了可能在适当的时候增加了后缀以区分这些元件。为了说明的目的，简化附图中的图像，而不必按比例绘制这些图像。

附图示出了本发明的示例性配置，并且同样地，这些附图不应当被理解为限制了本发明的范围，本发明承认其它等效的配置。相应地，可以预期的是，一些配置的特征可以有益地并入到其它的配置中，而不需要进一步的叙述。

具体实施方式

本文所使用的“示例性的”一词意味着“用作例子、例证或说明”。本文所描述作为“示例性”的任何实施例或设计不应被理解为比其它实施例或设计更优选或更具优势。

通常，非重叠时钟信号用于开关电容电路中，以使误差最小化。图1是本领域技术人员已知的现有技术的非反向开关电容积分器电路11的示意图。开关电容积分器电路11包括开关12、13、14和15，电容器CAP1和CAP2，以及放大器16。开关12、13、14和15分别接收非重叠时钟信号C1、C2、C2d(C2-延迟)和C1d(C1-延迟)。

在操作的第一阶段，启用开关13和14以对电容器CAP1进行充电以达到应用于输入端Vin的电压。开关14将输入端Vin连接到电容器CAP1的第一终端。开关13将电容器CAP1的第二终端接地。禁用开关12和15，以将电容器CAP1从放大器16和电容器CAP2解耦合。在操作的第二阶段，启用开关12和15，以将电容器CAP1耦合到放大器16，使得存储在电容器CAP1上的电荷传送给电容器CAP2。开关15将电容器C1的第一终端耦合到地。开关12将电容器CAP1的第二终端耦合到放大器16的反相输入端。放大器16的非反相输入端耦合到地。电容器CAP2是从输出端V_out连接到放大器16的反相输入端。

图2是用于提供一个以上的非重叠延迟时钟信号的现有技术的非重叠时钟产生电路21的示意图。非重叠时钟产生电路21包括NAND门22和28，以及反相器23、24、25、26、27、29、30、31和32。第一延迟线包括NAND门22和反相器23-26。第二延迟包括NAND门28和反相器29-32。时钟信号C1、C1d、C2和C2d分别是在反相器23、25、29和31的输出端处提供的。时钟信号C1C和C2C分别是在反相器26和32的输出端处提供的，并且时钟信号C1C和C2C被反馈回NAND门22和28。应用于非重叠时钟产生电路21的时钟输入端的时钟信号(Ck_in)相继传播通过延迟线之一，并且随后传播通过剩余的延迟线。

首先，使从反相器26或反相器32接收逻辑0电平(分别是时钟信号C1C和C2C)的延迟线无法响应于Ck_in信号的转变。可替换地，接收从1逻辑电平转变到0逻辑电平的Ck_in信号或反相Ck_in信号的NAND门(NAND门22或28)首先通过其各自的延迟线传播Ck_in信号。

例如，当Ck_in输入＝0，C1C＝1并且C2C＝0时，NAND门28准备改变逻辑状态。时钟信号C2C(反馈信号)的逻辑0电平使NAND门22无法改变逻辑状态。随着时钟信号从0转变到1，反相器27在NAND门28的输入端处提供从1到0的转变。时钟信号通过第二延迟线来传播逻辑电平的改变，最终在反相器32的输出端处产生从0到1的转变(C2C时钟信号)。NAND门22的两个输入端都处于逻辑1电平，这在NAND门22的输出端处产生从1到0的转变。(在Ck_in信号已经传播通过第二延迟线之后)Ck_in信号现在传播通过第一延迟线。两个延迟线的顺序启用保证了在不同时刻提供时钟信号C1、C1d、C2和C2d的边沿(非重叠)。

相反，当Ck_in输入＝1，C1C＝0并且C2C＝1时，NAND门22准备改变逻辑状态。时钟信号C1C(反馈信号)的逻辑0电平使NAND门28无法改变逻辑状态。随着Ck_in信号从1转变到0，在NAND门22的输出端处产生从0到1的转变。Ck_in信号传播通过第一延迟线，导致C1C从0转变到1。NAND门28的两个输入端都处于逻辑1电平，这在NAND门28的输出端处产生从1到0的转变。(在Ck_in信号已经传播通过第一延迟线之后)Ck_in信号现在传播通过第二延迟线，这最终在反相器32的输出端处产生从1到0的转变(时钟信号C2C)。

图3是图2的非重叠时钟产生电路21的时序图。该时序图示出了时钟信号C1、C1d、C2和C2d以及与每个时钟信号的产生相关联的延迟。

延迟t1是时钟信号C1和C2的转变之间的延迟(时钟相位之间的非重叠时间)。延迟t1对应于通过反相器24、25、26、29和NAND门28的延迟。延迟t2是时钟信号C1d和C2d的转变之间的延迟(延迟的时钟相位之间的非重叠时间)。该延迟对应于通过反相器26、29、30、31和NAND门28的延迟。

延迟t3是时钟信号C1和C1d或C2和C2d的转变之间的延迟(针对延迟时钟的延迟时间)。针对C1和C1d的延迟t3对应于反相器24和25的延迟。类似地，针对C2和C2d的t3延迟对应于反相器30和31的延迟。

通常，开关电容器网络的电路操作发生在时间段t4内。例如，参见图1，在操作图1中的开关电容积分器电路11的一个阶段中，电容器CAP1在时间段t4期间被耦合到放大器16。开关电容积分器电路11必须将存储在电容器CAP1上的电荷传送给电容器CAP2，并且在时间段t4内稳定在一个稳定的电压，否则将在系统中引入误差。

回到图3，时间段t4直到时钟信号C1d转变才开始。在时钟信号C1从逻辑1电平转变到逻辑0电平时，时间段t4结束。当时钟信号C2处于逻辑1电平时，类似的时间段t5也是相关联的。在这种情况下，时钟周期(C2)的第二阶段(操作的另一阶段)的时间段t5对应于可用于对开关电容积分器11的电容器CAP1进行充电的时间。

如之前所提到的，非重叠时钟信号用于对开关电容电路进行计时以减小误差。本文通过示例的方式使用已知的电路(例如，图1中的开关电容积分器电路11)来描述由图2中的非重叠时钟产生电路21所防止的误差来源。在第一种情况中，C1d和C2d是不重叠的。

如果开关14和15(图1)同时启用，那么将输入电压应用于图1的输入端Vin的输入电压源将会被短接到地。时钟信号C1d和C2d之间的延迟t2(图3)确保了开关14和15不会同时开启。

在第二种情况下，C1和C2是非重叠的。如果时钟信号C1和C2(图3)同时启用，那么放大器16(图1)的相加点将会短接到地，这将导致围绕放大器16的反馈损失。时钟信号C1和C2分别启用开关电容积分器电路11的开关12和13(图1)。时钟信号C1和C2之前的延迟t1(图3)确保开关12和13不会同时开启。

在第三种情况下，C1d和C2d的下降沿分别在C1和C2的下降沿之后转变。延迟信号C1d和C2d减小了开关电容电路上的电荷注入误差。延迟时钟方案用于将电荷注入与单个开关隔离。换句话说，通过首先关闭单个开关(该开关是耦合到电容器的)，可以防止其它开关向电容器注入电荷。例如，时钟信号C1禁用开关12，同时时钟信号C1d禁用开关15。在开关15将开关电容积分器电路11从开关15解耦合之前关闭开关12，从而在开关15被延迟时钟信号C1d关闭时，防止开关15注入电荷。

参见图3，在较高的时钟频率下使用如图2所示的非重叠时钟产生电路时，问题出现。有目的地引入以创建非重叠时钟信号的延迟显著地减小了开关电容电路必须操作的时间(时间段t4)。例如，假设将20MHz的时钟信号应用于图2中的非重叠时钟产生电路21的Ck_in输入端。

对于Ck_in周期的每个阶段，标准的50％占空比的Ck_in信号将具有25纳秒。由非重叠时钟产生电路21提供的(在此期间开关电容电路必须操作的)时间段t4从所提供的25纳秒的Ck_in阶段减小了约8个门延迟。

参见图3，时间段t4在时钟信号C1d转变时开始，并且在时钟信号C1转变时结束。参见图2，并且假设对于这个示例，每个门的延迟是1纳秒，那么从应用于Ck_in输入端的Ck_in信号的上升沿到时钟信号C1d的转变之间存在10个门延迟(反相器23-25、27、29-32以及NAND门22和28)，以使在本示例中，在Ck_in输入信号的初始转变之后10纳秒时，时间段t4开始。

在Ck_in输入信号的下一个下降沿之后的两个门延迟(NAND门22和反相器23)时，时钟信号C1转变，以使时间段t4变成所提供的25纳秒Ck_in信号减去10个门延迟(从Ck_in输入信号上升沿到时钟信号C1d转变的10纳秒)加上2个门延迟(从Ck_in输入信号下降沿到时钟信号C1转变的2纳秒)，使得t4＝25ns-10ns+2ns＝17ns。由于本示例的非重叠信号产生电路21引起的Ck_in阶段的减少量是8个门延迟(8纳秒)或者是Ck_in阶段的32％。

类似地，由非重叠时钟产生电路21(图2)所提供的图3的(在此期间开关电容电路必须操作的)时间段t5从所提供的25纳秒Ck_in阶段减少约6个门延迟。

参见图3，在时钟信号C2d转变时，时间段t5开始，并且在时钟信号C2转变时，时间段t5结束。参见图2，从Ck_in输入信号的下降沿到时钟信号C2d的转变之间存在9个门延迟(反相器23-26和29-31，以及NAND门22和28)，以使在本示例中，在Ck_in输入信号的初始转变之后9纳秒时，时间段t5开始。随后，在Ck_in输入信号的下一个上升沿之后的3个门延迟(NAND门22和反相器23和27)时，时钟信号C2转变，以使时间段t5变成所提供的25纳秒Ck_in阶段减去9个门延迟(从Ck_in输入信号下降沿到时钟信号C2转变的9纳秒)，这给出时间段t5＝25ns-9ns+3ns＝19ns，这是6个门延迟(6纳秒)的减小量或Ck_in阶段的24％。减小Ck_in信号阶段的时间段限制了对电路进行操作的时间段。以图1为例，这将对应于诸如给开关电容积分器电路11的电容器CAP1进行充电或传送存储在电容器CAP1上的电荷之类的操作。

图4是根据本实施例的、具有非重叠时钟产生电路的设备的示例性框图，该非重叠时钟产生电路包括(i)时钟发生器电路，其用于产生非重叠延迟时钟信号，以及(ii)延迟锁定环路(DLL)电路，其用于产生一个或多个控制时钟电压，这一个或多个控制时钟电压操作以维持非重叠延迟时钟信号的精确定时关系。

下文分别结合图5和图6更详细地解释了时钟发生器电路106和延迟锁定环路(DLL)电路108的执行和操作。DLL电路108还包括占空比控制(DCC)电路110。

设备100可以是集成电路(IC)。在一个配置中，设备100是构建在单个IC上的无线通信设备。众所周知的问题是，在制造期间，IC容易遭受各种环境和制造条件，这些环境和制造条件将改变IC的工作参数。

根据本发明的本实施例，为了最小化或消除出厂后工作参数的差异，时钟发生器电路106和DLL电路108是互连的，以产生精确的非重叠时间和时钟相位延迟时间，从而以某个输入时钟时间Ck_in或Ts的函数对s进行采样，这个时间与相应的期望频率Fs(＝1/Ts)成反比例(1/Ts)。

精确的非重叠时间和时钟相位延迟时间包括非重叠延迟时钟信号C1、C1d、C2和C2d，这些信号用于为高速模数转换器(ADC)122进行精确计时。

在一个方面，ADC 122可以实现为具有延迟时钟信号C1、C1d、C2和C2d的开关积分器电容，这些时钟信号C1、C1d、C2和C2d是由互连到图1的开关电容11的延迟时钟输入C1、C1d、C2和C2d的、图4的非重叠时钟电路104输出的。

根据图4中所示出的本实施例，除了非重叠电路104和一个或多个ADC122以外，设备100可以包括一个或多个基带处理器120，一个或多个数字信号处理器(DSP)126，以及一个或多个射频(RF)接收机128，这些都集成在单个IC上。

在一个配置中，将来自RF接收机128的模拟信号输出(RX_I_ANALOG和RX_Q_ANALOG)发送到ADC 122，以将基带模拟I/Q信号(RX_I_ANALOG和RX_Q_ANALOG)转换成数字信号((RX_I[0:N]和RX_Q[0:N])以输入到DSP 126。DSP 126将数字I/Q信号解调成数据流，以供基带处理器120进一步处理。应当清楚的是，无线通信设备IC 100基于无线通信系统中使用的至少一个频带来工作。

图5是使用电压控制延迟单元来实施的图4中的时钟发生器电路的示例性示意图。

时钟发生器电路106包括输入端，该输入端用于接收耦合到第一路径202和第二路径230的时钟(Ck_in)。第一路径202包括NAND门204，NAND门204具有耦合以接收输入时钟Ck_in的第一输入端和用于接收第二路径230的输出信号O2的第二输入端。NAND门204的输出端被配置成通过缓冲器206产生第一时钟输出信号C1。NAND门204的输出端耦合到第一组两个或更多个串联耦合的反相器门208₁-208_X。反相器门208_X的输出由电平位移器210进行配置以产生标记为C1d的时钟信号。通常，缓冲器206和电平位移器210的传播延迟是匹配的。在一个配置中，反相器的标记为n_td的数量等于两个或更多个。

最后一个反相器门208_X的输出端后面还串联着第二组一个或多个串联耦合的反相器门212₁、212₂...212_Y-1和212_Y。第二组的最后一个反相器212_Y产生应用到第二路径230的NAND门234的输入端的输出信号O1。在一个配置中，反相器门的标记为n_nlp的数量等于4。

第二路径230包括反相器门232，反相器门232接收标记为Ck_in的输入时钟信号。反相器门232后面是NAND门234，NAND门234接收反相器232和输出端O1的输出作为输入。NAND门234的输出由缓冲器236进行配置以产生第二时钟信号C2。NAND门234的输出还耦合到第一组串联耦合的反相器240₁-240_Z。最后一个反相器240_Z由电平位移器238进行配置以产生延迟时钟信号C2d。通常，缓冲器236和电平位移器238的传播延迟是匹配的。第一组串联耦合的反相器门240₁-240_Z的最后一个反相器240_Z是与第二组串联耦合的反相器门242₁、242₂...242_T-1和242_T串联耦合的。最后一个反相器门242_T的输出端产生信号O2，信号O2被回送到第一路径202的NAND门204的输入端之一。

所有的反相器门208₁-208_X、212₁、212₂...212_Y-1和212_Y、240₁-240_Z和242₁、242₂...242_T-1和242_T接收由DLL 108产生的两个控制电压Vctrlp和Vctrln。此外，如图7中将要示出的，反相器门是由控制电压Vctrlp和Vctrln控制的压控延迟单元。

图6是用于向图5的时钟发生器产生Vctrl信号的、图4的延迟锁定环路(DLL)电路的示例性示意图，延迟锁定环路(DLL)电路也是使用压控延迟单元来实现的。

DLL 108包括电荷泵302，电荷泵302后面是充电电容器312。充电电容器312上的经滤波的电压是Vctrl。电荷泵302包括上电流源304和下(上/)电流源306以及开关308和310。当开关308闭合时，响应于上脉冲，开关308将电流Iup传送到充电电容器312。当开关310闭合时，响应于下(上/)脉冲，开关310将电流Idn传送到充电电容器312。充电电容器312的输出提供到延迟控制单元(DCU)314的输入端。DCU 314将Vctrl模拟电压转换成差分电压Vctrlp和Vctrln。Vctrlp和Vctrln设置所有压控转换器延迟单元的延迟。

或门335的输出在线337上将上脉冲或下(上/)脉冲传递给电荷泵302，以增加或减少在充电电容器312上测量的控制电压Vctrl。上电流源304和下(上/)电流源306分别产生Iup和Idn。上电流源304耦合以接收电压VDD，而下(上/)电流源306耦合到地。

DCC电路110包括多个串联耦合的转换器330₁...330_M-1和330_M以及电平位移器332。DCC电路110的多个串联耦合的转换器330₁-330_M和电平位移器332从延迟控制单元(DCU)的输出端接收控制电压Vctrln和Vctrlp。DCU将Vctrl信号从单端电压(Vctrl)转变成差分电压组(Vctrlp和Vctrln)。Vctrlp和Vctrln是在VDD和地之间变化的。Vctrlp和Vctrln是反相器330₁-330_M和电平位移器332的输入，以控制DCC电路110的时间延迟。

多个反相器330₁-330_M和电平位移器332一起产生发送到或门335的时钟延迟信号。多个转换器330₁...330_M-1和330_M以及电平位移器332的数量被标记为n_dll，其中M是索引。DCC电路110的第一反相器330₁接收Ck_in作为输入，其中，Ck_in是与时钟发生器电路106的时钟输入相同的时钟输入。电平位移器332还接收电源电压VDD，其中，电平位移器332的目的是将时钟信号摆动从Vctrlp和Vctrln之间恢复到VDD和地之间。

DCC电路110的输出提供到具有第一输入端和第二输入端的或门335，或门335的第一输入端接收DCC电路110的输出，而或门335的第二输入端对应于具有50％占空比的Ck_in。在线337处回送或门335的输出，以产生到电荷泵302的上和下控制输入信号。

在DCC电路110中，具有50％占空比的输入时钟可以被调整下降(或上升)沿延时，以将高电平有效(或低电平有效)时间扩展到或门335的输出端(标记为Ck_out)处所期望的占空比。这是通过在其中使用压控延迟单元(多个反相器330₁...330_M-1和330_M)的DLL 108来完成的。M是索引，并且等于数量n_dll。来自或门335的占空比(duty_out)等于比值Idn/(Iup+Idn)。

在操作中，DLL 108使用DCC电路110来将或门335输入端处存在的输入时钟Ck_in的(50％)占空比调整到或门335(Ck_out)的输出端处的另一值(例如，75％)。因此，由DLL 108所扩展的下降沿延迟量是时间Ts的25％。由于在时钟发生器电路106中使用了相同的反相器压控延迟单元，因此时钟延迟和非重叠时间可以控制为时间Ts的精确分数。为了实现非常小的非重叠时间(即，200ps)，可以选择基于DLL 108中的压控延迟单元的数量n_dll和时钟发生器电路106中的压控延迟单元的数量n_td的比例，以获得所期望的非重叠时间的精度。

DLL 108中的压控延迟单元的数量n_dll和时钟发生器电路106中的压控延迟单元的数量n_td之间的比例是基于下面的等式(1a)或(1b)来计算的：

$\frac{n\_\mathrm{dll}}{n\_\mathrm{td}}=\frac{\mathrm{Ts}}{t_d}\·({\mathrm{duty}}_{\mathrm{out}}-{\mathrm{duty}}_{\mathrm{in}})---\left(1a\right)$

或

$\frac{n\_\mathrm{dll}}{n\_\mathrm{nlp}}=\frac{\mathrm{Ts}}{t_{\mathrm{nlp}}}\·({\mathrm{duty}}_{\mathrm{out}}-{\mathrm{duty}}_{\mathrm{in}})---\left(1b\right)$

其中，t_d是时钟信号C1的下降沿到延迟时钟信号C1d的上升沿之间(或时钟信号C2的下降沿到延迟时钟信号C2d的上升沿之间)的时间；t_nlp是对应于时钟信号C1d的下降沿到时钟信号C2的上升沿的非重叠时间；duty_in是DCC电路110的输入时钟占空比；duty_out是DCC电路110的输出时钟占空比；n_td是时钟发生器电路106中的压控延迟单元(对应于非门208₁-208_X)的数量；n_nlp是时钟发生器电路106中的用于产生非重叠时间的压控延迟单元的数量；n_dll是DLL 108中的压控延迟单元的数量。满足等式(1a)或(1b)中的比例，使用DLL 108产生基于时间Ts的精确分数的非重叠时间和时钟相位延迟时间。时间Ts等于高速模数转换器(ADC)的采样时钟，并且从时钟信号C1的上升沿到延迟时钟信号C2d的下降沿的持续时间必须小于或等于Ts。

图7示出了在图5的时钟发生器电路106和图6的DLL电路108中使用的压控延迟单元400的示例性示意图。CMOS反相器410由PMOS 412设备和PMOS 414设备组成。CMOS反相器410的输入(In)是具有由源电压摆动确定的电压摆动的逻辑信号，该逻辑信号是具有周期Ts的时钟信号。CMOS反相器410的输出(Out)是取决于Vctrl、Vctrlp和Vctrln可变延迟的逻辑信号，该逻辑信号是具有与输入(In)相关的周期Ts的时钟信号。

使用Vctrlp和Vctrln来分别控制PMOS设备402和NMOS设备404，从而实现CMOS反相器410的传播延迟。通过在PMOS 402的线性区域内调整Vctrlp，内电压Vcell在VDD和地(GND)之间变化。同样地，通过在NMOS 404的线性区域内调整Vctrln，内电压GNDcell在GND和VDD之间变化。随着内电压Vcell和GNDcell分别从VDD和GND偏离，CMOS反相器410输出电压摆动减小(Vcell-GNDcell)，并且传播延迟(从In到Out的延迟)增加。

图3的延迟控制单元(DCU)通过Vctrl产生Vctrlp和Vctrln。存在多个用于在单端信号和差分信号之间进行转换的电路实现。在示例性的实施例中，Vctrlp等于-Vctrl，而Vctrln等于Vctrl。

图8是图4和图5中的时钟发生器电路的示例性时序图。时间t_d示出为时钟信号C1和延迟时钟信号C1d或者时钟信号C2和延迟时钟信号C2d之间的时间。时间t_nlp是对应于时钟信号C1d的下降沿到时钟信号C2的上升沿的非重叠时间。每个时钟信号都在两个电压VDD和GND之间摆动，并且如图5和6中所示，假设存在用于时钟信号C1和C2的缓冲器以及用于时钟信号C1d和C2d的电平位移器210和238。占空比计算是通过本领域中已知的方法来进行的，其中，图8将duty_out定义为To/Ts。在另一个示例中，duty_in示出为50％，但是duty_in可以选自0％-100％范围内的多个值。

在图5的一个示例性的配置中，数量n_td等于二(2)，其中，2是反相器门的最小数量，并且n_nlp的数量等于四(4)。因此，X对应于反相器208₁-208_X的索引，X也是第一组两个或更多个串联耦合的反相器门208₁-208_X中的反相器的数量，并且X进一步等于n_td。此外，Y对应于反相器门212₁、212₂...212_Y-1和212_Y的索引，Y也是第二组一个或多个串联耦合的反相器门212₁、212₂...212_Y-1和212_Y中的反相器的数量，并且Y进一步等于n_nlp。

在一个配置中，Z对应于反相器240₁-240_Z的索引，并且等于n_td。此外，T对应于反相器242₁、242₂...242_T-1和242_T的索引，并且等于n_nlp。

下面的表格1是针对所选择的100MHz的时钟频率用于基于50％的duty_in来产生期望的75％的duty_out的典型值。

表格1

参数	值
		频率(Fs)	100MHz
周期(Ts)	10ns
		dutyin	50％
dutyout	75％
		目标td	100ps
tnlp	200ps
		n_td	2(最小)
n_nlp	4
		n_dll	50

本领域的技术人员应当清楚的是，可以通过多种方式来实现本文所描述的时钟发生器电路106和DLL 108。此外，前面所提到的电路块中的全部或很多可以实现在集成电路(IC)内或者可以使用一个或多个IC、分立组件等的组合来实现。相同的电路块也可以使用诸如互补金属氧化物半导体(CMOS)之类的各种IC工艺技术来制造。

为了使本领域的任何技术人员能够实现或使用本发明，提供了所公开的实施例的前面的描述。对这些实施例的各种修改对于本领域的技术人员将是显而易见的，并且在不偏离本发明的精神或范围的前提下，本文定义的一般原则可应用于其它变形。因此，本发明不限于本文所示的实施例，而是与本文所公开的原理和新颖的特性相符的最广泛范围相一致。

Claims (28)

1.一种设备，包括：

延迟锁定环路(DLL)电路，其用于扩展由输入时钟信号的占空比得到的控制电压的高电平有效时间和低电平有效时间中的至少一个；以及

时钟发生器电路，其用于响应于所述控制电压，产生第一组时钟信号和与所述第一组时钟信号相隔非重叠时间(t_nlp)的第二组时钟信号。

2.根据权利要求1所述的设备，其中，所述DLL电路包括具有一定数量(n_dll)个压控延迟单元的占空比控制(DCC)电路，并且其中，所述时钟发生器电路包括第一数量(n_td)个压控延迟单元和第二数量(n_nlp)个压控延迟单元，所述第一数量个压控延迟单元用于将所述第一组时钟信号中的第一时钟信号(C1)从延迟时钟信号(C1d)延迟第一预定时间量(t_d)，所述第二数量个压控延迟单元用于将所述第二组时钟信号中的第二时钟信号(C2)从所述C1d延迟所述t_nlp。

3.根据权利要求2所述的设备，其中，所述n_dll和所述n_td之间的比例被定义为

$\frac{n\_\mathrm{dll}}{n\_\mathrm{td}}=\frac{\mathrm{Ts}}{t_d}\·({\mathrm{duty}}_{\mathrm{out}}-{\mathrm{duty}}_{\mathrm{in}})$

其中，duty_in是到所述DCC电路的所述输入时钟信号Ck_in的占空比；duty_out是所述DCC电路的输出时钟占空比；以及Ts是从C1时钟的上升沿到所述相同的C1时钟的下一个上升沿的持续时间。

4.根据权利要求2所述的设备，其中，所述n_dll和所述n_nlp之间的比例被定义为

$\frac{n\_\mathrm{dll}}{n\_\mathrm{nlp}}=\frac{\mathrm{Ts}}{t_{\mathrm{nlp}}}\·({\mathrm{duty}}_{\mathrm{out}}-{\mathrm{duty}}_{\mathrm{in}})$

其中，t_nlp是对应于所述C1d的下降沿到所述C2的上升沿的所述非重叠时间；duty_in是到所述DCC电路的所述输入时钟信号Ck_in的占空比；duty_out是所述DCC电路的输出时钟占空比；以及Ts是从所述C1的上升沿到所述相同的C1时钟的下一个上升沿的持续时间。

5.根据权利要求1所述的设备，其中，所述时钟发生器电路使用所述DLL来产生基于时间Ts的精确分数的非重叠时间和时钟相位延迟时间。

6.一种非重叠时钟产生电路，包括：

时钟发生器电路，其用于产生高频率的非重叠延迟时钟信号；以及

延迟锁定环路(DLL)电路，其用于产生一个或多个控制时钟电压，所述一个或多个控制时钟电压操作以维持所述非重叠延迟时钟信号的精确定时关系。

7.根据权利要求6所述的非重叠时钟产生电路，其中，所述DLL电路包括具有一定数量(n_dll)个压控延迟单元的占空比控制(DCC)电路，并且其中，所述时钟发生器电路包括第一数量(n_td)个压控延迟单元和第二数量(n_nlp)个压控延迟单元，所述第一数量个压控延迟单元用于将所述第一组时钟信号中的第一时钟信号(C1)从延迟时钟信号(C1d)延迟第一预定时间量(t_d)，所述第二数量个压控延迟单元用于将所述第二组时钟信号中的第二时钟信号(C2)从所述C1d延迟t_nlp。

8.根据权利要求7所述的非重叠时钟产生电路，其中，所述n_dll和所述n_td之间的比例被定义为

$\frac{n\_\mathrm{dll}}{n\_\mathrm{td}}=\frac{\mathrm{Ts}}{t_d}\·({\mathrm{duty}}_{\mathrm{out}}-{\mathrm{duty}}_{\mathrm{in}})$

其中，duty_in是到所述DCC电路的所述输入时钟信号的占空比；duty_out是所述DCC电路的输出时钟占空比；Ts是从C1时钟的上升沿到所述相同的C1时钟的下一个上升沿的持续时间。

9.根据权利要求7所述的非重叠时钟产生电路，其中，所述n_dll和所述n_nlp之间的比例被定义为

$\frac{n\_\mathrm{dll}}{n\_\mathrm{nlp}}=\frac{\mathrm{Ts}}{t_{\mathrm{nlp}}}\·({\mathrm{duty}}_{\mathrm{out}}-{\mathrm{duty}}_{\mathrm{in}})$

其中，t_nlp是对应于所述C1d的下降沿到所述C2的上升沿的所述非重叠时间；duty_in是到所述DCC电路的所述输入时钟信号的所述占空比；duty_out是所述DCC电路的输出时钟占空比；以及Ts是从所述C1时钟的上升沿到所述相同的C1时钟的下一个上升沿的持续时间。

10.根据权利要求6所述的非重叠时钟产生电路，其中，所述时钟发生器电路使用所述DLL来产生基于时间Ts的精确分数的非重叠时间和时钟相位延迟时间。

11.一种集成电路(IC)，包括非重叠时钟产生电路，所述非重叠时钟产生电路具有延迟锁定环路(DLL)电路和时钟发生器电路，所述延迟锁定环路(DLL)电路用于扩展由输入时钟信号的占空比得到的控制电压的高电平有效时间和低电平有效时间中的至少一个，所述时钟发生器电路用于响应于所述控制电压，产生第一组时钟信号和从所述第一组时钟信号延迟非重叠时间(t_nlp)的第二组时钟信号。

12.根据权利要求11所述的IC，其中，所述DLL电路包括具有一定数量(n_dll)个压控延迟单元的占空比控制(DCC)电路，并且其中，所述时钟发生器电路包括第一数量(n_td)个压控延迟单元和第二数量(n_nlp)个压控延迟单元，所述第一数量个压控延迟单元用于将所述第一组时钟信号中的第一时钟信号(C1)从延迟时钟信号(C1d)延迟第一预定时间量(t_d)，所述第二数量个压控延迟单元用于将所述第二组时钟信号中的第二时钟信号(C2)从所述C1d延迟所述t_nlp。

13.一种集成电路(IC)，包括非重叠时钟产生电路，所述非重叠时钟产生电路具有时钟发生器电路和延迟锁定环路(DLL)电路，所述时钟发生器电路用于产生高频率的非重叠延迟时钟信号，所述延迟锁定环路(DLL)电路用于产生一个或多个控制时钟电压，所述一个或多个控制时钟电压操作以维持所述非重叠延迟时钟信号的精确定时关系。

14.根据权利要求13所述的IC，其中，所述DLL电路包括具有一定数量(n_dll)个压控延迟单元的占空比控制(DCC)电路，并且其中，所述时钟发生器电路包括第一数量(n_td)个压控延迟单元和第二数量(n_nlp)个压控延迟单元，所述第一数量个压控延迟单元用于将所述第一组时钟信号中的第一时钟信号(C1)从延迟时钟信号(C1d)延迟第一预定时间量(t_d)，所述第二数量个压控延迟单元用于将所述第二组时钟信号中的第二时钟信号(C2)从所述C1d延迟t_nlp。

15.一种无线通信设备，包括至少一个模数转换器，所述至少一个模数转换器利用由非重叠时钟产生电路驱动的开关电容积分器，所述非重叠时钟产生电路具有延迟锁定环路(DLL)电路和时钟发生器电路，所述延迟锁定环路(DLL)电路用于扩展由输入时钟信号的占空比得到的控制电压的高电平有效时间和低电平有效时间中的至少一个，所述时钟发生器电路用于响应于所述控制电压，产生第一组时钟信号和从所述第一组时钟信号延迟非重叠时间(t_nlp)的第二组时钟信号。

16.根据权利要求15所述的无线通信设备，其中，所述DLL电路包括具有一定数量(n_dll)个压控延迟单元的占空比控制(DCC)电路，并且其中，所述时钟发生器电路包括第一数量(n_td)个压控延迟单元和第二数量(n_nlp)个压控延迟单元，所述第一数量个压控延迟单元用于将所述第一组时钟信号中的第一时钟信号(C1)从延迟时钟信号(C1d)延迟第一预定时间量(t_d)，所述第二数量个压控延迟单元用于将所述第二组时钟信号中的第二时钟信号(C2)从所述C1d延迟所述t_nlp。

17.一种无线通信设备，包括至少一个模数转换器，所述至少一个模数转换器利用由非重叠时钟产生电路驱动的开关电容积分器，所述非重叠时钟产生电路具有时钟发生器电路和延迟锁定环路(DLL)电路，所述时钟发生器电路产生高频率的非重叠延迟时钟信号，所述延迟锁定环路(DLL)电路用于产生一个或多个控制时钟电压，所述一个或多个控制时钟电压操作以维持所述非重叠延迟时钟信号的精确定时关系。

18.根据权利要求17所述的无线通信设备，其中，所述DLL电路包括具有一定数量(n_dll)个压控延迟单元的占空比控制(DCC)电路，并且其中，所述时钟发生器电路包括第一数量(n_td)个压控延迟单元和第二数量(n_nlp)个压控延迟单元，所述第一数量个压控延迟单元用于将所述第一组时钟信号中的第一时钟信号(C1)从延迟时钟信号(C1d)延迟第一预定时间量(t_d)，所述第二数量个压控延迟单元用于将所述第二组时钟信号中的第二时钟信号(C2)从所述C1d延迟t_nlp。

19.一种用于产生非重叠时钟信号的设备，包括：

延迟环路模块，其用于扩展由输入时钟信号的占空比得到的控制电压的高电平有效时间和低电平有效时间中的至少一个；以及

时钟发生器模块，其用于响应于所述控制电压，产生第一组时钟信号和从所述第一组时钟信号延迟非重叠时间(t_nlp)的第二组时钟信号。

20.根据权利要求19所述的设备，其中，所述延迟环路模块包括一定数量(n_dll)个压控延迟单元，并且其中，所述时钟发生器模块包括第一数量(n_td)个压控延迟单元和第二数量(n_nlp)个压控延迟单元，所述第一数量个压控延迟单元用于将所述第一组时钟信号中的第一时钟信号(C1)从延迟时钟信号(C1d)延迟第一预定时间量(t_d)，所述第二数量个压控延迟单元用于将所述第二组时钟信号中的第二时钟信号(C2)从所述C1d延迟所述t_nlp。

21.根据权利要求20所述的设备，其中，所述n_dll和所述n_td之间的比例被定义为

$\frac{n\_\mathrm{dll}}{n\_\mathrm{td}}=\frac{\mathrm{Ts}}{t_d}\·({\mathrm{duty}}_{\mathrm{out}}-{\mathrm{duty}}_{\mathrm{in}})$

其中，duty_in是到所述延迟环路模块的所述输入时钟信号的占空比；duty_out是所述延迟环路模块的输出时钟占空比；以及Ts是从C1时钟的上升沿到所述相同的C1时钟的下一个上升沿的持续时间。

22.根据权利要求20所述的设备，其中，所述n_dll和所述n_nlp之间的比例被定义为

$\frac{n\_\mathrm{dll}}{n\_\mathrm{nlp}}=\frac{\mathrm{Ts}}{t_{\mathrm{nlp}}}\·({\mathrm{duty}}_{\mathrm{out}}-{\mathrm{duty}}_{\mathrm{in}})$

其中，t_nlp是对应于所述C1d的下降沿到所述C2的上升沿的所述非重叠时间；duty_in是到所述延迟环路模块的所述输入时钟信号的占空比；duty_out是所述延迟环路模块的输出时钟占空比；以及Ts是从所述C1的上升沿到从所述第二组时钟信号中的所述C2延迟的第二延迟时钟信号(C2d)的下降沿的持续时间。

23.根据权利要求19所述的设备，其中，所述时钟发生器模块使用所述DLL来产生基于时间Ts的精确分数的非重叠时间和时钟相位延迟时间。

24.一种产生非重叠时钟信号的方法，包括：

使用延迟锁定环路(DLL)电路来扩展由输入时钟信号的占空比得到的控制电压的高电平有效时间和低电平有效时间中的至少一个；以及

使用时钟发生器电路并且响应于所述控制电压，产生第一组时钟信号和从所述第一组时钟信号延迟非重叠时间(t_nlp)的第二组时钟信号。

25.根据权利要求24所述的方法，其中，所述DLL电路包括具有一定数量(n_dll)个压控延迟单元的占空比控制(DCC)电路，并且其中，所述时钟发生器电路包括第一数量(n_td)个压控延迟单元，所述方法还包括：

将所述第一组时钟信号中的第一时钟信号(C1)从延迟时钟信号(C1d)延迟第一预定时间量(t_d)，并且所述第二数量(n_nlp)个压控延迟单元用于将所述第二组时钟信号中的第二时钟信号(C2)从所述C1d延迟所述t_nlp。

26.根据权利要求25所述的方法，其中，所述n_dll和所述n_td之间的比例被定义为

$\frac{n\_\mathrm{dll}}{n\_\mathrm{td}}=\frac{\mathrm{Ts}}{t_d}\·({\mathrm{duty}}_{\mathrm{out}}-{\mathrm{duty}}_{\mathrm{in}})$

其中，duty_in是到所述DCC电路的所述输入时钟信号的占空比；duty_out是所述DCC电路的输出时钟占空比；以及Ts是从C1时钟的上升沿到所述相同的C1时钟的下一个上升沿的持续时间。

27.根据权利要求25所述的方法，其中，所述n_dll和所述n_nlp之间的比例被定义为

$\frac{n\_\mathrm{dll}}{n\_\mathrm{nlp}}=\frac{\mathrm{Ts}}{t_{\mathrm{nlp}}}\·({\mathrm{duty}}_{\mathrm{out}}-{\mathrm{duty}}_{\mathrm{in}})$

其中，t_nlp是对应于所述C1d的下降沿到所述C2的上升沿的所述非重叠时间；duty_in是到所述DCC电路的所述输入时钟信号的占空比；duty_out是所述DCC电路的输出时钟占空比；以及Ts是从C1时钟的上升沿到所述相同的C1时钟的下一个上升沿的持续时间。

28.根据权利要求24所述的方法，还包括：

所述时钟发生器电路使用所述DLL来产生基于时间Ts的精确分数的非重叠时间和时钟相位延迟时间。

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