CN103490751B - 非重叠时脉产生器 - Google Patents

Abstract

本发明所提供的非重叠时脉产生器包含N个串接的脉冲产生模块及一致能模块。每一脉冲产生模块具有一输入端、一致能端及一输出端，且每一脉冲产生模块的该输入端系耦接至另一脉冲产生模块的该输出端。对每一脉冲产生模块来说，当该输入端的一输入信号具有一高电压电位，该致能模块透过该致能端控制该脉冲产生模块，将该输入信号拉低为具有一低电压电位，使该输出端的一输出信号被提升为具有该高电压电位。

Description

非重叠时脉产生器

技术领域

本发明与产生时脉信号的技术相关，并且尤其与产生非重叠时脉(non-overlapping clock)的技术相关。

背景技术

为了抵抗各种通讯频段内外的干扰，通讯产品中的接收器必须有良好的灵敏度。传统接收器是采用由表面声波(surface acoustic wave,SAW)滤波器和高品质因数电感组成的具有高品质因数的窄频滤波器，以缩减接收链的频宽。这种做法的坏处在于，若欲令接收器涵盖多个通讯频段，就需要多组前端电路。

欲达成涵盖多个通讯频段的目的，接收器亦可采用能将低频响应转移为高频响应的转化滤波器(translational filter)。转化滤波器的特性主要由其频带内增益(in-bandgain)、品质因数和频带外阻绝能力(out-of-band rejection)定义。先前有研究指出，这些特性与用以配合转化滤波器的本地振荡器所产生的信号有关，尤其与该振荡信号的工作周期及非重叠(non-overlapping)性质息息相关。另一方面，转化滤波器对交互混频(reciprocal mixing)并无太大影响，本地振荡器本身在交互混频的偏移频率的相位噪声(phase noise)必须要很低。

发明内容

为满足上述需求，本发明提出一种新的非重叠时脉产生器，其中串接有多个经由适当设计的脉冲产生模块。在各个脉冲产生模块输出端所产生的信号的高电压电位区段皆不重叠。根据本发明的非重叠时脉产生器产生的信号具有良好的相位噪声特性，且其工作周期为可调整的。实务上，根据本发明的非重叠时脉产生器不仅可应用在采用转化滤波器的通讯系统中，亦可被使用在其他各种需要非重叠时脉信号的电子系统。

根据本发明的一具体实施例为一种非重叠时脉产生器，其中包含N个串接的脉冲产生模块及一致能模块。N为大于1的整数。每一脉冲产生模块具有一输入端、一致能端及一输出端，且每一脉冲产生模块的该输入端系耦接至另一脉冲产生模块的该输出端。对每一脉冲产生模块来说，当该输入端的一输入信号具有一高电压电位，该致能模块透过该致能端控制该脉冲产生模块，将该输入信号拉低为具有一低电压电位，使该输出端的一输出信号被提升为具有该高电压电位。

附图说明

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：

图1A、图1B、图1D绘示根据本发明的脉冲产生模块电路范例；图1C为根据本发明的脉冲产生模块电路的运作时序图。

图2A为根据本发明的一实施例中的非重叠时脉产生器的方块图；图2B为此非重叠时脉产生器的运作时序图。

图3A为根据本发明的另一实施例中的非重叠时脉产生器的方块图；图3B为此非重叠时脉产生器的运作时序图。

图4绘示根据本发明的非重叠时脉产生器包含六个脉冲产生模块的范例。

图5A为根据本发明的另一实施例中的非重叠时脉产生器的方块图；图5B为此非重叠时脉产生器的运作时序图。

主要元件符号说明：

P1～P6：PMOS晶体管 N1～N6：NMOS晶体管

rst：重置信号 rstb：反相重置信号

D、din：输入信号 EN：致能信号

Q”、q1～q7、q2”：输出信号 Q、x、y：中间信号

200、300、500：非重叠时脉产生器

clk、clkb、clkdel、clkbdel：时脉信号

11～18：脉冲产生模块 20：时序调整模块

30：致能模块

具体实施方式

根据本发明的一实施例为包含多个脉冲产生模块的非重叠时脉产生器。以下首先说明根据本发明的单一个脉冲产生模块的运作方式。图1A为脉冲产生模块电路的实施例。此脉冲产生模块包含NMOS晶体管N1～N5和PMOS晶体管P1～P6，其中的晶体管N5和P4～P6系用以重置此脉冲产生模块。在重置状态下，重置信号rst为高电压电位，反相重置信号rstb为低电压电位。图1B为省略重置晶体管N5和P4～P6后的电路图。于此实施例中，节点D的信号为晶体管P1和N1的输入信号，信号EN为控制晶体管N2的致能信号，且中间节点Q的信号会受到晶体管N3和P2的影响。

图1C为此实施例的电路的运作时序图。首先，输入节点D的信号和中间节点x、y的信号被重置为高电压电位，中间节点Q的信号被重置为低电压电位。一旦致能信号EN由低电压电位被切换为高电压电位(也就是令此电路由禁能状态进入致能状态)，晶体管N1、N2会导通，在晶体管P2的栅极与接地端间形成短路。中间节点x的信号因此拉低为低电压电位，使晶体管P2转为导通，进而将中间节点Q的信号提升为高电压电位。中间节点Q的信号升高到一定电位后会使晶体管N3导通，将输入节点D放电，因而使输入节点D的信号被拉低为低电压电位。输入节点D被拉低后的信号将使得晶体管P1导通，因而令中间节点x的信号恢复为高电压电位。中间节点Q的信号升高后还会令晶体管N4导通，并将中间节点y的信号拉低为低电压电位。中间节点y的信号被拉低后会使晶体管P3导通，对输出节点Q”充电，因而令输出节点Q”的信号被提升为高电压电位。

如图1C所示，节点Q的信号的提升会分别令节点D和节点y的信号下降，而节点y的信号的降低会引发节点Q”的信号的上升。晶体管N4和P3等同于延迟元件，延迟了节点D的电压电位变化对节点Q”的电压电位的影响。经由适当设计晶体管N3、N4、P3的尺寸，便可确保节点Q”的信号的升缘出现在节点D的信号的降缘后。只要节点Q的寄生电容足以将其上的信号支撑在高电压电位，无论随后致能信号EN是否出现升降变化，节点Q”的输出信号都会维持在高电压电位。

图1D为根据本发明的脉冲产生模块电路的第二个实施例。图1D和图1A中的晶体管N1～N5和晶体管P1～P4相同。在图1D中，图1A中的重置晶体管P5、P6被替换为重置晶体管N6。在重置状态下，此范例中的节点D、Q的信号被重置为低电压电位，而节点y的信号被重置为高电压电位。因节点D具有低电压电位而使晶体管P1导通，节点x的信号也会被重置为高电压电位。须说明的是，在解除重置信号后，图1A和图1D中的脉冲产生模块的运作方式完全相同。

图2A为根据本发明的一实施例中的非重叠时脉产生器的方块图。非重叠时脉产生器200共包含四个串接的脉冲产生模块，其中的脉冲产生模块11的内部电路为图1A所示者，脉冲产生模块12～14的内部电路则为图1D所示者。图2B为非重叠时脉产生器200的运作时序图。脉冲产生模块11、13的致能信号为图2B所示的时脉信号clk，而脉冲产生模块12、14的致能信号为图2B所示的时脉信号clkb。时脉信号clk和clkb相位相反，其工作周期分别大致为50%。经过重置之后，输入信号din被重置为高电压电位，而输入信号q1～q3被重置为低电压电位。

如同先前所叙述的，在重置信号rst和反相重置信号rstb被释放后，一旦时脉信号clk中出现升缘R1，脉冲产生模块11首先会将原本为高电压电位的输入信号din拉低为低电压电位，并且在输入信号din被拉低为低电压电位后将输出信号q1提升为高电压电位。对脉冲产生模块12而言，致能信号clkb中出现升缘R2时，其输入节点D接收到的输入信号q1为高电压电位。因此，脉冲产生模块12首先会将其输入节点D原本为高电压电位的输入信号q1拉低为低电压电位，并且在输入信号q1被拉低为低电压电位后将其输出节点Q”的输出信号q2提升为高电压电位。对脉冲产生模块13而言，致能信号clk中出现升缘R3时，其输入节点D接收到的输入信号q2为高电压电位。因此，脉冲产生模块13首先会将其输入节点D原本为高电压电位的输入信号q2拉低为低电压电位，并且在输入信号q2被拉低为低电压电位后将其输出节点Q”的输出信号q3提升为高电压电位。同理，对脉冲产生模块14而言，致能信号clkb中出现升缘R4时，其输入节点D的输入信号q3为高电压电位。因此，脉冲产生模块14首先会将其输入节点D原本为高电压电位的输入信号q3拉低为低电压电位，并且在输入信号q3被拉低为低电压电位后将其输出节点Q”的输出信号q4提升为高电压电位。由图2B可看出，信号q1～q4中的高电压电位区段皆未重叠。

图3A为根据本发明的另一实施例中的非重叠时脉产生器的方块图。非重叠时脉产生器300与前述非重叠时脉产生器200的主要差别在于脉冲产生模块的连接方式及致能信号的相位。在非重叠时脉产生器300中，脉冲产生模块11～14被串接为环状，脉冲产生模块14的输出信号q4即为脉冲产生模块11的输入节点D接收的输入信号。此实施例中的脉冲产生模块的内部运作方式可参见前述说明。

图3B为非重叠时脉产生器300的运作时序图。于此实施例中，脉冲产生模块11、13的致能信号EN为时脉信号clkbdel，而脉冲产生模块12、14的致能信号为时脉信号clk。实务上，将时脉信号clk反相并延迟即可产生时脉信号clkbdel。

在重置状态下，信号q4具有高电压电位，信号q1～q3则具有低电压电位。如图3B所示，在重置信号rst和反相重置信号rstb被释放后，一旦时脉信号clkbdel中出现升缘R1，脉冲产生模块11首先会将原本为高电压电位的信号q4拉低为低电压电位，并且在信号q4被拉低为低电压电位后将其输出节点Q”的信号q1提升为高电压电位。对脉冲产生模块12而言，致能信号clk中出现升缘R2时，信号q1为高电压电位。因此，脉冲产生模块12会将其输入节点D的信号q1拉低为低电压电位，并且在信号q1被拉低为低电压电位后将其输出节点Q”的信号q2提升为高电压电位。

对脉冲产生模块13而言，致能信号clkbdel中出现升缘R3时，信号q2为高电压电位。脉冲产生模块13因此会将其输入节点D的信号q2拉低为低电压电位，并且在信号q2被拉低为低电压电位后将其输出节点Q”的信号q3提升为高电压电位。对脉冲产生模块14而言，致能信号clk中出现升缘R4时，信号q3为高电压电位。脉冲产生模块14因此会将其输入节点D的信号q3拉低为低电压电位，并且在信号q3被拉低为低电压电位后将其输出节点Q”的信号q4提升为高电压电位。被脉冲产生模块14提升为高电压电位的信号q4会被反馈至脉冲产生模块11。脉冲产生模块11在致能信号clkbdel中出现升缘R5时会再次将信号q4拉低为低电压电位，并且随后再次将信号q1提升为高电压电位。

由此可看出，在非重叠时脉产生器300中，脉冲产生模块11～14会被周而复始地依序触发。易言之，在重置信号rst和反相重置信号rstb被释放后，非重叠时脉产生器300即可持续振荡。信号q1～q4为周期性信号。须说明的是，相邻两脉冲产生模块的输入信号(例如信号q1、q2)的工作周期可能不相同(也就是脉宽不同)，其原因在于两相邻脉冲产生模块的致能信号的相位不同。由图3B可看出，基于本发明精神所设计的脉冲产生模块可使得输出节点Q”的输出信号的态样可持续独立于输入节点D的输入信号的变化。信号q1～q4中的高电压电位区段皆未重叠。设计者可根据实际需求，自信号q1～q4中选择一个或多个信号做为非重叠时脉产生器300的输出信号。

根据本发明的非重叠时脉产生器的一个优点是输出信号的相位噪声(phasenoise)相当低。如图1B所示，节点Q”的高电压电位系由节点Q的寄生电容维持。以图1B和图3A中的信号q1为例，当脉冲产生模块12中的晶体管N3要将信号q1拉低至低电压电位时，不需要和另一个PMOS晶体管竞争。另一方面，脉冲产生模块11中的晶体管P3要将信号q1提升为高电压电位时，亦不需要和另一个NMOS晶体管竞争。因此，信号q1由在高电压电位和低电压电位之间转换所需要的时间相当短。易言之，信号q1～q4的升缘和降缘都相当陡，因此具有良好的相位噪声特性。

于实际应用中，图2A和图3A中的脉冲产生模块不以图1A和图1D所示者为限。举例而言，设计者可将接收致能信号EN的晶体管改为PMOS晶体管，并将前述各个致能信号反相。再举例来说，用以延迟节点Q的信号的电路可进一步包含多个反相器。根据本发明的非重叠时脉产生器中的脉冲产生模块的主要功能在于被触发后适当地将输入信号拉低、再将输出信号提高。

如图3B所示，信号q1～q4的升缘和降缘的出现是受到时脉信号clk、clkbdel的触发。以信号q1中的第一个高电压电位脉冲为例，其升缘是受到时脉信号clkbdel的升缘R1、R5的触发，其降缘则是受到时脉信号clk的升缘R2的触发。由此可看出，根据实务需要，可借由改变致能信号(例如时脉信号clk或clkbdel)的相位来调整信号q1～q4的工作周期。比方说，令时脉信号clkbdel的升缘R1提前出现或是令时脉信号clk的升缘R2延迟出现，即可使脉冲产生模块11的输出信号q1的脉宽(高电压电位区段)变宽。于实际应用中，提供至这些脉冲产生模块的致能信号的工作周期不以50%为限，亦不一定要为周期性信号。

此外，根据本发明的非重叠时脉产生器中的脉冲产生模块数量亦不以四个为限。举例而言，非重叠时脉产生器300可被修改为包含六个或八个脉冲产生模块。如图4所示，若将六个脉冲产生模块11～16环形串接，这些脉冲产生模块同样会被周而复始地依序触发，并产生六个高电压电位区段未重叠的周期性信号q1～q6。此范例中的脉冲产生模块11、13、15共用致能信号clkbdel，脉冲产生模块12、14、16共用致能信号clk。信号q1～q6的频率为时脉信号clk的三分之一。设计者可依实际需求选择脉冲产生模块的数量和时脉信号clk的频率，亦可依实际需求自信号q1～q6中选择一个或多个信号做为该非重叠时脉产生器的输出信号。

图5A为根据本发明的另一实施例中的非重叠时脉产生器的方块图。非重叠时脉产生器500包含两组各自串接为环形的脉冲产生模块11～14和15～18，以及时序调整模块20、致能模块30。实务上，时序调整模块20可为一闩锁器。第一组脉冲产生模块11～14的内部电路为图1B所示者，第二组脉冲产生模块15～18的内部电路则为图1D所示者。须说明的是，当第一组环状连接的脉冲产生模块自动且持续地振荡时，第二组环状连接的脉冲产生模块会被带动，亦持续振荡。

致能模块30负责提供脉冲产生模块11～18所需要的致能信号。于此实施例中，致能模块30产生如图5B所示的四种周期相同但相位不同的致能信号：clk、clkb、clkdel、clkbdel。实务上，致能模块30可先产生时脉信号clk，并将时脉信号clk反相以产生时脉信号clkb、将时脉信号clk延迟以产生时脉信号clkdel、将时脉信号clkb延迟以产生时脉信号clkbdel。如图5A所示，脉冲产生模块11、13共用致能信号clkbdel，脉冲产生模块12、14共用致能信号clk，脉冲产生模块15、17共用致能信号clkdel，且脉冲产生模块16、18共用致能信号clkb。易言之，第一组环状连接的脉冲产生模块11～14接收两个互为反相的致能信号，第二组环状连接的脉冲产生模块15～18接收另外两个互为反相且相位不同的致能信号。时序调整模块20亦采用信号clkb做为其时脉信号。

时序调整模块20的输入端系连接至脉冲产生模块12的输出端，接收信号q2。时序调整模块20的输出信号q2”则是被提供至脉冲产生模块15的输入端。时序调整模块20依时脉信号clkb运作，调整信号q2的升缘出现时间。换句话说，透过时序调整模块20，第一组环状电路所产生的信号q2的脉冲时序上被转换至成为第二组环状电路的输入信号，借此产生多个稳定的非重叠输出信号。

更明确地说，当脉冲产生模块15的致能信号由低电压电位转为高电压电位时，脉冲产生模块15所接收的输出信号q2”可被保证具有高电压电位。脉冲产生模块15被信号q2”触发之后，会将信号q2”拉低至低电压电位，并且将其输出信号q5提升为高电压电位。依此类推，脉冲产生模块16～18会被依序触发并产生如图5B所示的信号q6、q7。

举例而言，设计者可选择周期性信号q1、q3、q5、q7做为非重叠时脉产生器500的输出信号。如图5B所示，周期性信号q1、q3、q5、q7的工作周期皆低于25%且其高电压电位区段皆未重叠。非重叠时脉产生器500同样具有前述输出信号的相位噪声相当低的优点。此外，由图5A可看出，clk、clkb、clkdel、clkbdel等四个时脉信号所对应的脉冲产生模块数量大致相同，且各个脉冲产生模块的输出端的负载也大致相等。这种设计能提供令各输出信号性质相近的好处。

如上所述，本发明提出一种新的非重叠时脉产生器，其中串接有多个经由适当设计的脉冲产生模块。在各个脉冲产生模块输出端所产生的信号的高电压电位区段皆不重叠。根据本发明的非重叠时脉产生器产生的信号具有良好的相位噪声特性，且其工作周期为可调整的。实务上，根据本发明的非重叠时脉产生器不仅可应用在采用转化滤波器的通讯系统中，亦可被使用在其他各种需要非重叠时脉信号的电子系统。

借由以上较佳具体实施例的详述，是希望能更加清楚描述本发明的特征与精神，而并非以上述所揭露的较佳具体实施例来对本发明的范畴加以限制。相反地，其目的是希望能涵盖各种改变及具相等性的安排于本发明要求保护的专利范围的范畴内。

Claims (16)

1.一种非重叠时脉产生器，包含：

一第一组脉冲产生模块，包含N个串接的脉冲产生模块，其中的每一脉冲产生模块具有一输入端、一致能端及一输出端，N为大于1的整数，且每一脉冲产生模块的该输入端耦接至另一脉冲产生模块的该输出端；以及

一致能模块，用以提供每一致能端一致能信号，其中N为偶数，该致能模块提供一第一致能信号至该第一组脉冲产生模块中的第奇数个脉冲产生模块，并提供一第二致能信号至该第一组脉冲产生模块中的第偶数个脉冲产生模块，该第一致能信号的相位不同于该第二致能信号的相位；

其中对每一脉冲产生模块来说，当该输入端的一输入信号具有一高电压电位，该致能模块透过该致能端控制该脉冲产生模块，将该输入信号拉低为一低电压电位，使该输出端的一输出信号被提升为该高电压电位。

2.如权利要求1所述的非重叠时脉产生器，进一步包含一重置模块，用以将所述输入端中的一输入端重置为该高电压电位，并将所述输入端中的其他输入端重置为该低电压电位。

3.如权利要求1所述的非重叠时脉产生器，其特征在于，该第一致能信号与该第二致能信号的工作周期分别实质为50％。

4.如权利要求1所述的非重叠时脉产生器，其特征在于，该第二致能信号相对于该第一致能信号，为振幅上的一反相信号。

5.如权利要求1所述的非重叠时脉产生器，其特征在于，该致能模块是借由改变该第一组脉冲产生模块中的一第一脉冲产生模块的该致能信号，或是改变与该第一脉冲产生模块相邻的一第二脉冲产生模块的该致能信号，来调整该第一脉冲产生模块的该输出端所产生的该输出信号的工作周期。

6.如权利要求1所述的非重叠时脉产生器，其特征在于，该第一组脉冲产生模块的所述输出信号中的一个或多个输出信号被选为该非重叠时脉产生器的输出信号。

7.如权利要求1所述的非重叠时脉产生器，其特征在于，该第一组脉冲产生模块中的至少一脉冲产生模块包含：

一第一NMOS晶体管，其栅极连接至该输入端，其源极连接至一接地端；

一第一PMOS晶体管，其栅极连接至该输入端，其源极连接至一供电端，其漏极连接至一第一中间点；

一第二NMOS晶体管，其栅极连接至该致能端，其源极连接至该第一NMOS晶体管的漏极，其漏极连接至该第一中间点；

一第二PMOS晶体管，其栅极连接至该第一中间点，其源极连接至该供电端，其漏极连接至一第二中间点；

一第三NMOS晶体管，其栅极连接至该第二中间点，其源极连接至该接地端，其漏极连接至该输入端；

一第四NMOS晶体管，其栅极连接该第二中间点，其源极连接至该接地端，其漏极连接至一第三中间点；以及

一第三PMOS晶体管，其栅极连接至该第三中间点，其源极连接至该供电端，其漏极为该输出端。

8.如权利要求7所述的非重叠时脉产生器，其特征在于，该至少一脉冲产生模块进一步包含：

一第五NMOS晶体管，其栅极用以接收一重置信号，其源极连接至该接地端，其漏极连接至该第二中间点，其中当该重置信号为该高电压电位，该脉冲产生模块被重置；

一第四PMOS晶体管，其栅极用以接收一反相重置信号，其源极连接至该供电端，其漏极连接至该第三中间点，其中当该反相重置信号为该低电压电位，该脉冲产生模块被重置；

一第五PMOS晶体管，其栅极用以接收该反相重置信号，其源极连接至该供电端，其漏极连接至该输入端；以及

一第六PMOS晶体管，其栅极用以接收该反相重置信号，其源极连接至该供电端，其漏极连接至该第一中间点。

9.如权利要求7所述的非重叠时脉产生器，其特征在于，该至少一脉冲产生模块进一步包含：

一第四PMOS晶体管，其栅极用以接收一反相重置信号，其源极连接至该供电端，其漏极连接至该第三中间点，其中当该反相重置信号为该低电压电位，该脉冲产生模块被重置；

一第五NMOS晶体管，其栅极用以接收一重置信号，其源极连接至该接地端，其漏极连接至该第二中间点，其中当该重置信号为该高电压电位，该脉冲产生模块被重置；以及

一第六NMOS晶体管，其栅极用以接收该重置信号，其源极连接至该接地端，其漏极连接至该输入端。

10.如权利要求1所述的非重叠时脉产生器，进一步包含：

一时序调整模块，包含：

一时序调整输入端，于该第一组脉冲产生模块中的一脉冲产生模块的该输出信号为该高电压电位时接收该输出信号；

一时序调整输出端；以及

一时序调整时脉端，用以接收一时序调整时脉信号，以延迟该时序调整输入端所接收的为该高电压电位的该输出信号。

11.如权利要求10所述的非重叠时脉产生器，进一步包含：

一第二组脉冲产生模块，包含N个脉冲产生模块，其中的每一脉冲产生模块具有一输入端、一致能端及一输出端，所述输入端中的一输入端耦接至该时序调整输出端，所述输入端中的其他N-1个输入端各自耦接至该第二组脉冲产生模块中的其他脉冲产生模块的所述输出端；

其中该致能模块控制该第二组脉冲产生模块中的一脉冲产生模块的一输入信号由该高电压电位转变为该低电压电位，使得同一脉冲产生模块的该输出端的一输出信号被提升为高电压电位。

12.如权利要求11所述的非重叠时脉产生器，其特征在于，该致能模块提供一第一组致能信号至该第一组脉冲产生模块，提供一第二组致能信号至该第二组脉冲产生模块；于该第一组致能信号中，一致能信号为另一致能信号的一延迟反相信号；于该第二组致能信号中，一致能信号为另一致能信号的一延迟反相信号。

13.如权利要求11所述的非重叠时脉产生器，其特征在于，该致能模块提供一第一致能信号、一第二致能信号、一第三致能信号及一第四致能信号，该第二致能信号借由将该第一致能信号延迟而产生，该第三致能信号借由将该第一致能信号反相而产生，该第四致能信号借由将该第三致能信号延迟而产生，该第一组脉冲产生模块接收该第一至第四致能信号中两个互为反相且相位不同的致能信号，该第二组脉冲产生模块接收该第一至第四致能信号中另外两个互为反相且相位不同的致能信号。

14.如权利要求13所述的非重叠时脉产生器，其特征在于，所述脉冲产生模块的所述输出端的多个输出信号被选为该非重叠时脉产生器的多个输出信号。

15.如权利要求10所述的非重叠时脉产生器，进一步包含一重置模块，用以将所述输入端中的一输入端重置为该高电压电位，并将所述输入端中的其他输入端重置为该低电压电位。

16.如权利要求10所述的非重叠时脉产生器，其特征在于，该时序调整模块为一闩锁器。