CN105577166A - 电平移位电路和电源装置 - Google Patents

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Abstract

本发明公开一种电平移位电路，包括下拉单元、第一上拉单元和第二上拉单元；第一上拉单元和第二上拉单元均与下拉单元连接；第一上拉单元和第二上拉单元并联；第一上拉单元对电平的上拉能力强于第二上拉单元对电平的上拉能力；下拉单元接收到外界电平信号，向第一上拉单元和第二上拉单元输出低电平信号；第一上拉单元或第二上拉单元将低电平信号上拉为高电平信号输出，并由第二上拉单元对高电平信号进行保持；外界电平信号翻转时，下拉单元将由第二上拉单元保持的高电平信号下拉为低电平信号输出。上述电平移位电路具有较快的电平翻转速度。本发明还公开一种电源装置。

Description

电平移位电路和电源装置
技术领域
本发明涉及集成电路技术领域，尤其涉及一种电平移位电路和电源装置。
背景技术
在定制集成电路的设计里，常常涉及到各个不同电源域的模块电路。电平移位电路被广泛应用在低电源电压域(VDDL)和高电源电压域(VDDH)之间的连接组件中。尤其在一些数模混合电路中，对数字域VDDL的需求越低越好，而传统的电平移位电路往往对承受较低的VDDL比较困难，输出电平翻转的跟随比较慢。
发明内容
基于此，有必要提供一种输出电平翻转较快的电平移位电路和电源装置。
一种电平移位电路，包括下拉单元、第一上拉单元和第二上拉单元；所述第一上拉单元和所述第二上拉单元均与所述下拉单元连接；所述第一上拉单元和所述第二上拉单元并联；所述第一上拉单元对电平的上拉能力强于所述第二上拉单元对电平的上拉能力；
所述下拉单元接收到外界电平信号，并向所述第一上拉单元和所述第二上拉单元输出低电平信号；所述第一上拉单元或所述第二上拉单元将所述低电平信号上拉为高电平信号输出，并由所述第二上拉单元对所述高电平信号进行保持；所述外界电平信号翻转时，所述下拉单元将由所述第二上拉单元保持的所述高电平信号下拉为低电平信号输出。
在其中一个实施例中，所述下拉单元包括第一NMOS管、第二NMOS管和第一反相器；所述第一上拉单元包括第一PMOS管至第四PMOS管；所述第二上拉单元包括第五PMOS管和第六PMOS管；
所述第一PMOS管和所述第二PMOS管串联，所述第一PMOS管的源极连接高电源电压域，栅极与所述第二NMOS管的漏极连接；所述第二PMOS管的漏极和栅极均与所述第一NMOS管的漏极连接；所述第一NMOS管的源极接地，栅极连接所述电平移位电路的输入端；所述第五PMOS管与串联后的所述第一PMOS管和所述第二PMOS管并联，且所述第五PMOS管的栅极与所述第一PMOS管的栅极连接；
所述第三PMOS管和所述第四PMOS管串联，所述第三PMOS管的源极连接所述高电源电压域，栅极与所述第一NMOS管的漏极连接；所述第四PMOS管的漏极和栅极均与所述第二NMOS管的漏极连接；所述第二NMOS管的源极接地，栅极通过所述第一反相器连接所述电平移位电路的输入端，漏极还与所述电平移位电路的输出端连接；所述第六PMOS管与串联后的所述第三PMOS管和所述第四PMOS管并联，且所述第六PMOS管的栅极与所述第三PMOS管的栅极连接。
在其中一个实施例中，所述第二上拉单元还包括第一延时单元和第二延时单元；
所述第一延时单元的两端分别与所述第二PMOS管的栅极和漏极连接；
所述第二延时单元的两端分别与所述第四PMOS管的栅极和漏极连接。
在其中一个实施例中，所述第一延时单元包括偶数个相级联的反相器，所述第二延时单元包括偶数个相级联的反相器。
在其中一个实施例中，所述第一PMOS管和所述第二PMOS管对电平的上拉能力均强于所述第五PMOS管对电平的上拉能力；
所述第三PMOS管和所述第四PMOS管对电平的上拉能力均强于所述第六PMOS管对电平的上拉能力。
在其中一个实施例中，所述下拉单元包括第一NMOS管、第二NMOS管和第一反相器；所述第一上拉单元包括第一PMOS管至第四PMOS管；所述第二上拉单元包括第五PMOS管和第六PMOS管；
所述第一PMOS管和所述第二PMOS管串联，所述第一PMOS管的源极连接高电源电压域，栅极与所述第二NMOS管的漏极连接；所述第二PMOS管的漏极和栅极均与所述第一NMOS管的漏极连接；所述第一NMOS管的源极接地，栅极连接所述电平移位电路的输入端；所述第五PMOS管的源极和漏极与所述第二PMOS管的源极和漏极对应连接，所述第五PMOS管的栅极与所述第一NMOS管的栅极连接；
所述第三PMOS管和所述第四PMOS管串联，所述第三PMOS管的源极连接所述高电源电压域，栅极与所述第一NMOS管的漏极连接；所述第四PMOS管的漏极和栅极均与所述第二NMOS管的漏极连接；所述第二NMOS管的源极接地，栅极通过所述第一反相器连接所述电平移位电路的输入端，漏极还与所述电平移位电路的输出端连接；所述第六PMOS管的源极和漏极与所述第四PMOS管的源极和漏极对应连接，所述第六PMOS管的栅极与所述第二NMOS管的栅极连接。
在其中一个实施例中，所述第二上拉单元还包括第一延时单元和第二延时单元；
所述第一延时单元的两端分别与所述第二PMOS管的栅极和漏极连接；
所述第二延时单元的两端分别与所述第四PMOS管的栅极和漏极连接。
在其中一个实施例中，所述第一延时单元包括偶数个相级联的反相器，所述第二延时单元包括偶数个相级联的反相器。
在其中一个实施例中，所述第一PMOS管和所述第二PMOS管对电平的上拉能力均强于所述第五PMOS管对电平的上拉能力；
所述第三PMOS管和所述第四PMOS管对电平的上拉能力均强于所述第六PMOS管对电平的上拉能力。
一种电源装置，包括上述任意一种电平移位电路。
上述电平移位电路和电源装置的优点：下拉单元接收到外界电平信号，向第一上拉单元和第二上拉单元输出低电平信号；第一上拉单元或第二上拉单元将低电平信号上拉为高电平信号输出，并由第二上拉单元对高电平信号进行保持；外界电平信号翻转时，下拉单元将由第二上拉单元保持的高电平信号下拉为低电平信号输出，由于第一上拉单元对电平的上拉能力强于第二上拉单元对电平的上拉能力，因此上述电平移位电路能够减少输出端电平翻转时的翻转速度。
附图说明
图1为传统电平移位电路一个实施例的电路原理图；
图2为传统电平移位电路另一个实施例的电路原理图；
图3为本发明电平移位电路一个实施例的电路原理图；
图4为本发明电平移位电路另一个实施例的电路原理图；
图5为本发明电平移位电路第一个实施例的仿真示意图；
图6为本发明电平移位电路第二个实施例的仿真示意图；
图7为本发明电平移位电路第三个实施例的仿真示意图。
具体实施方式
为使本发明的目的、技术方案及优点更加清楚明白，以下结合附图对本发明电平移位电路和电源装置的具体实施方式进行说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
参见图1，一个实施例中，传统电平移位电路主要包括NMOS管M1'、NMOS管M2'、PMOS管M3'、PMOS管M4'和反相器100'。PMOS管M3'和PMOS管M4'均为上拉电路。NMOS管M1'和NMOS管M2'均为对应的下拉电路。输入由低电平翻转为高电平时，NMOS管M1'导通起下拉作用，但是此时PMOS管M3'仍然导通对NMOS管M1'的漏极起上拉作用，所以出现了一个对抗状态。尤其是VDDL的电压较低时，这种对抗现象更加严重。当PMOS管M3'的上拉远强于NMOS管M1'的下拉时，电路就将发生故障，在VDDL低时更容易出现这种故障。同样的，当输入由高电平翻转到低电平时，上述问题同样存在。
参见图2，另一个实施例中，针对上述问题提出了一种改进的电平移位电路。将串联后的PMOS管M3'和PMOS管M5'作为新的上拉电路。以及将串联后的PMOS管M4'和PMOS管M6'作为新的上拉电路。这样，在输入从低电平翻转到高电平时，PMOS管M5'截止，将PMOS管M3'和NMOS管M1'隔离，使得两者的对抗作用减小。节点A2翻转为低电平，PMOS管M4'和PMOS管M6'导通，VO2由低电平翻转为高电平。同理地，输入从高电平翻转为低电平时，PMOS管M6'截止，NMOS管M2'和PMOS管M4'的对抗作用减小，VO2由高电平翻转为低电平。但是由于PMOS管M5'和PMOS管M6'都是上拉能力较强的PMOS管，电平移位电路的VO2的翻转速度较慢。
以下各个实施例中，电平移位电路可以包括下拉单元、第一上拉单元和第二上拉单元。第一上拉单元和第二上拉单元均与下拉单元连接。第一上拉单元和第二上拉单元并联。第一上拉单元对电平的上拉能力强于第二上拉单元对电平的上拉能力。
下拉单元接收到外界电平信号，向第一上拉单元和第二上拉单元输出低电平信号。第一上拉单元或第二上拉单元将低电平信号上拉为高电平信号输出，并由第二上拉单元对高电平信号进行保持。外界电平信号翻转时，下拉单元将由第二上拉单元保持的高电平信号下拉为低电平信号输出。上述电平移位电路能够减少输出端电平翻转时的翻转速度。
具体的，参见图3，一个实施例中，下拉单元可以包括第一NMOS管M1、第二NMOS管M2和第一反相器100。第一上拉单元可以包括第一PMOS管M3、第二PMOS管M5、第三PMOS管M4和第四PMOS管M6。第二上拉单元可以包括第五PMOS管M7和第六PMOS管M8。
第一PMOS管M3和第二PMOS管M5串联。第一PMOS管M3的漏极与第二PMOS管M5的源极连接。第一PMOS管M3的源极连接VDDH。第一PMOS管M3的栅极与第二NMOS管M2的漏极连接。第二PMOS管M5的漏极和栅极均与第一NMOS管M1的漏极连接。第一NMOS管M1的源极接地，栅极连接电平移位电路的输入端。第五PMOS管M7与串联后的第一PMOS管M3和第二PMOS管M5并联。第五PMOS管M7的栅极与第一PMOS管M3的栅极连接。第五PMOS管M7的源极接VDDH。第五PMOS管M7的漏极与第二PMOS管M5的漏极连接。
第三PMOS管M4和第四PMOS管M6串联。第三PMOS管M4的漏极与第四PMOS管M6的源极连接。第三PMOS管M4的源极连接VDDH。第三PMOS管M4的栅极与第一NMOS管M1的漏极连接。第四PMOS管M6的漏极和栅极均与第二NMOS管M2的漏极连接。第二NMOS管M2的源极接地，栅极通过第一反相器100连接电平移位电路的输入端。第二NMOS管M2的漏极还与电平移位电路的输出端连接。第一反相器100的供电端连接VDDL。第六PMOS管M8与串联后的第三PMOS管M4和第四PMOS管M6并联。第六PMOS管M8的栅极与第三PMOS管M4的栅极连接。第六PMOS管M8的源极接VDDH。第六PMOS管M8的漏极与第四PMOS管M6的漏极连接。
优选的，第二上拉单元还可以包括第一延时单元200和第二延时单元300。第一延时单元200的两端分别与第二PMOS管M5的栅极和漏极连接。第一延时单元200能够在一个延时单元的时间内，使得第一PMOS管M3和第一NMOS管隔离，从而减小第一PMOS管M3和第一NMOS管M1的对抗作用。
第二延时单元300的两端分别与第四PMOS管M6的栅极和漏极连接。第一延时单元200能够在一个延时单元的时间内，使得第三PMOS管M4和第四PMOS管M6对电平移位电路的输出端的电平进行强上拉，从而进一步减小电平移位电路的输出端VO3的电平翻转时的翻转速度。
以下通过图3所示的电路图，对本实施例中电平移位电路的工作过程进行进一步描述。
当输入VIN为低电平0时，第一反相器100的输出为高电平1。此时，第一NMOS管M1截止，第二NMOS管M2导通。第二NMOS管M2的漏极输出的电平为低电平0，输出VO3的电平也为低电平0。而第五PMOS管M7的栅极为低电平0，故第五PMOS管M7导通。第五PMOS管M7导通后，节点A3为高电平1。此时，第三PMOS管M4的栅极、第二PMOS管M5的栅极和第六PMOS管M8的栅极均为高电平1。因此，第三PMOS管M4、第二PMOS管M5和第六PMOS管M8均截止。电频移位电路的输出端稳定地传输低电平0。
当输入VIN为高电平1时，第一反相器100的输出为低电平0。此时，第一NMOS管M1导通，第二NMOS管M2截止。第一NMOS管M1的漏极输出的电平为低电平0。节点A3为低电平0。对应的，第六PMOS管M8导通，第六PMOS管M8的漏极输出的电平为高电平1。此时，第一PMOS管M3的栅极、第四PMOS管M6的栅极和第五PMOS管M7的栅极均为高电平1。因此，第一PMOS管M3、第四PMOS管M6和第五PMOS管M7均截止。电频移位电路的输出端稳定地传输高电平1。
当输入VIN由低电平0翻转到高电平1时，第二PMOS管M5还会保持一个延时单元的时间的高电平1。即，在一个延时单元的时间里，第二PMOS管M5将了第一PMOS管M3和第一NMOS管M1隔离开，从而减小第一PMOS管M3和第一NMOS管M1的对抗作用。第一NMOS管M1将A3节点的电位由高电平1下拉为低电平0。而A3节点上一个高电平1的状态是由第五PMOS管M7保持的，且第五PMOS管M7的上拉能力小于第一PMOS管M3的上拉能力。因此，本实施例中的电平移位电路的下拉速度，相对于图2中的电平移位电路的下拉速度更快。
A3节点的电平被下拉为低电平0时，第三PMOS管M4导通。而第四PMOS管M6也是在一个延时单元的时间里保持上一个状态的低电平0，因此第四PMOS管M6也导通。此时，强上拉通路第三PMOS管M4和第四PMOS管M6将输出VO3由低电平0快速上拉到高电平1，VO3完成电平翻转。经过一个延时单元时间后，第四PMOS管M6截止，强上拉通路第三PMOS管M4和第四PMOS管不再起作用。此时，输出VO3的高电平1只由第六PMOS管M8来保持。
同理地，当输入VIN由高电平1翻转到低电平0时，第四PMOS管M6的栅极在一个延时单元的时间里保持为高电平1，第四PMOS管M6截止。VO3的高电平1只由第六PMOS管M8保持。而第六PMOS管M8的上拉能力小于第三PMOS管M4的上拉能力和第四PMOS管M6的上拉能力。因此，VO3被较为快速的下拉到低电平0，完成由高电平1到低电平0的翻转。
参见图4，另一个实施例中，下拉单元可以包括第一NMOS管M1、第二NMOS管M2和第一反相器100。第一上拉单元可以包括第一PMOS管M3、第二PMOS管M5、第三PMOS管M4和第四PMOS管M6。第二上拉单元可以包括第五PMOS管M7和第六PMOS管M8。
本实施例中与图3中电路各个器件之间的连接关系不同的是第五PMOS管M7和第六PMOS管M8的连接关系。具体的，第五PMOS管M7的源极和漏极与第二PMOS管M5的源极和漏极对应连接。第五PMOS管M7的栅极与第一NMOS管M1的栅极连接。第六PMOS管M8的源极和漏极与第四PMOS管M6的源极和漏极对应连接。第六PMOS管M8的栅极与第二NMOS管M2的栅极连接。本实施例中，第一PMOS管M3的上拉能力和第二PMOS管M5的上拉能力均强于第五PMOS管M7的上拉能力。第三PMOS管M4的上拉能力和第四PMOS管M6的上拉能力均强于第六PMOS管M8的上拉能力。
本实施例的电平移位电路的工作过程可参照图3所示的电平移位电路的工作过程，故在此不再描述。本实施例中，第五PMOS管M7的栅极和第六PMOS管M8的栅极均由输入信号VIN直接控制。所以，本实施例中的电平移位电路相比于图3中的电平移位电路，会有一个稍微更快的翻转速度，且能够承受更低一些的VDDL电压值。
上述各个实施例中，第一延时单元100均可以包括偶数个相级联的反相器。第二延时单元200均可以包括偶数个相级联的反相器。当然，在其他实施例中。第一延时单元100和/或第二延时单元200还可以为其他具有延时功能的电路或装置。
图4、图5和图6分别是图1、图2和图3所示的三种电平移位电路的仿真图。其中，VO1、VO2、VO3三种曲线分别对应图1、图2、图3所示的三种电平移位电路的输出。
图4的仿真条件设置如下：VDDL＝0.9V，VDDH＝3.6V。从仿真结果可以明显看出：图1中电平移位电路的输出VO1出现较严重的对抗现象，图3电平移位电路的输出VO3翻转速度是最快的。
图5的仿真条件设置如下：VDDL＝0.8V，VDDH＝3.6V。从仿真结果可以明显看出：图1中电平移位电路已经无法完成正常的电平移位功能，而图2中电平移位电路也已经开始出现前述的对抗现象，图3中电平移位电路仍然可以正常且快速地完成电平的移位和翻转功能。
图6的仿真条件设置是：VDDL＝0.7V，VDDH＝3.6V。从仿真结果可以明显看出：图1中电平移位电路和图2中电平移位电路都已经发生电路故障，无法实现正常的电平移位功能，而图3中电平移位电路的输出仍然可以实现电平的移位功能。综上可知，本发明各个实施例中所描述的电平移位电路可以承受相对更低的电源电压VDDL，并且具有更快的翻转速度。
一个实施例中，电源装置包括上述任意一种电平移位电路，且具有上述电平移位电路所具有的优点。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种电平移位电路，其特征在于，包括下拉单元、第一上拉单元和第二上拉单元；所述第一上拉单元和所述第二上拉单元均与所述下拉单元连接；所述第一上拉单元和所述第二上拉单元并联；所述第一上拉单元对电平的上拉能力强于所述第二上拉单元对电平的上拉能力；
所述下拉单元接收到外界电平信号，并向所述第一上拉单元和所述第二上拉单元输出低电平信号；所述第一上拉单元或所述第二上拉单元将所述低电平信号上拉为高电平信号输出，并由所述第二上拉单元对所述高电平信号进行保持；所述外界电平信号翻转时，所述下拉单元将由所述第二上拉单元保持的所述高电平信号下拉为低电平信号输出。
2.根据权利要求1所述的电平移位电路，其特征在于，所述下拉单元包括第一NMOS管、第二NMOS管和第一反相器；所述第一上拉单元包括第一PMOS管至第四PMOS管；所述第二上拉单元包括第五PMOS管和第六PMOS管；
所述第一PMOS管和所述第二PMOS管串联，所述第一PMOS管的源极连接高电源电压域，栅极与所述第二NMOS管的漏极连接；所述第二PMOS管的漏极和栅极均与所述第一NMOS管的漏极连接；所述第一NMOS管的源极接地，栅极连接所述电平移位电路的输入端；所述第五PMOS管与串联后的所述第一PMOS管和所述第二PMOS管并联，且所述第五PMOS管的栅极与所述第一PMOS管的栅极连接；
所述第三PMOS管和所述第四PMOS管串联，所述第三PMOS管的源极连接所述高电源电压域，栅极与所述第一NMOS管的漏极连接；所述第四PMOS管的漏极和栅极均与所述第二NMOS管的漏极连接；所述第二NMOS管的源极接地，栅极通过所述第一反相器连接所述电平移位电路的输入端，漏极还与所述电平移位电路的输出端连接；所述第六PMOS管与串联后的所述第三PMOS管和所述第四PMOS管并联，且所述第六PMOS管的栅极与所述第三PMOS管的栅极连接。
3.根据权利要求2所述的电平移位电路，其特征在于，所述第二上拉单元还包括第一延时单元和第二延时单元；
所述第一延时单元的两端分别与所述第二PMOS管的栅极和漏极连接；
所述第二延时单元的两端分别与所述第四PMOS管的栅极和漏极连接。
4.根据权利要求3所述的电平移位电路，其特征在于，所述第一延时单元包括偶数个相级联的反相器，所述第二延时单元包括偶数个相级联的反相器。
5.根据权利要求3所述的电平移位电路，其特征在于，所述第一PMOS管和所述第二PMOS管对电平的上拉能力均强于所述第五PMOS管对电平的上拉能力；
所述第三PMOS管和所述第四PMOS管对电平的上拉能力均强于所述第六PMOS管对电平的上拉能力。
6.根据权利要求1所述的电平移位电路，其特征在于，所述下拉单元包括第一NMOS管、第二NMOS管和第一反相器；所述第一上拉单元包括第一PMOS管至第四PMOS管；所述第二上拉单元包括第五PMOS管和第六PMOS管；
所述第一PMOS管和所述第二PMOS管串联，所述第一PMOS管的源极连接高电源电压域，栅极与所述第二NMOS管的漏极连接；所述第二PMOS管的漏极和栅极均与所述第一NMOS管的漏极连接；所述第一NMOS管的源极接地，栅极连接所述电平移位电路的输入端；所述第五PMOS管的源极和漏极与所述第二PMOS管的源极和漏极对应连接，所述第五PMOS管的栅极与所述第一NMOS管的栅极连接；
所述第三PMOS管和所述第四PMOS管串联，所述第三PMOS管的源极连接所述高电源电压域，栅极与所述第一NMOS管的漏极连接；所述第四PMOS管的漏极和栅极均与所述第二NMOS管的漏极连接；所述第二NMOS管的源极接地，栅极通过所述第一反相器连接所述电平移位电路的输入端，漏极还与所述电平移位电路的输出端连接；所述第六PMOS管的源极和漏极与所述第四PMOS管的源极和漏极对应连接，所述第六PMOS管的栅极与所述第二NMOS管的栅极连接。
7.根据权利要求6所述的电平移位电路，其特征在于，所述第二上拉单元还包括第一延时单元和第二延时单元；
所述第一延时单元的两端分别与所述第二PMOS管的栅极和漏极连接；
所述第二延时单元的两端分别与所述第四PMOS管的栅极和漏极连接。
8.根据权利要求7所述的电平移位电路，其特征在于，所述第一延时单元包括偶数个相级联的反相器，所述第二延时单元包括偶数个相级联的反相器。
9.根据权利要求6所述的电平移位电路，其特征在于，所述第一PMOS管和所述第二PMOS管对电平的上拉能力均强于所述第五PMOS管对电平的上拉能力；
所述第三PMOS管和所述第四PMOS管对电平的上拉能力均强于所述第六PMOS管对电平的上拉能力。
10.一种电源装置，其特征在于，包括权利要求1至9任意一项所述的电平移位电路。
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