CN116131840B - 一种双模耐压输出io电路 - Google Patents

Abstract

本发明公开了一种双模耐压输出IO电路。该电路包括上拉支路、保护电路、开漏输出电路和外部上拉电路；上拉支路包括依次串联的第一PMOS管、第二PMOS管和第三PMOS管，第一PMOS管的源极和衬底用于连接第一供电电源，第三PMOS管的漏极连接开漏输出电路的输出端；外部上拉电路的供电端用于连接第二供电电源，外部上拉电路的输出端连接开漏输出电路的输出端；保护电路包括第一保护电路和第二保护电路，第一保护电路用于确保第二PMOS管不存在超压风险和漏电风险，第二保护电路用于确保第三PMOS管不存在超压风险和漏电风险。本发明能有效实现3.3V输出和5V输出两种工作模式，并且可以规避超压风险以及漏电风险。

Description

一种双模耐压输出IO电路

技术领域

本发明属于集成电路技术领域，更具体地，涉及一种3.3V/5V双模耐压输出IO电路。

背景技术

对于一些IO电路，3.3V的器件需要在3.3V和5V两种电压下工作，当外部5V上拉电路断开的时候，内部3.3V上拉电路工作；当外部5V上拉电路工作的时候，内部3.3V上拉电路断开。由于是3.3V的器件，每个MOS管的耐压值不会超过3.63V，因此，当电路中存在5V的电压时，电路会存在超压的状态，MOS管有被击穿的风险；同时，在5V工作模式下，输出信号上存在5V的电压，如果3.3V上拉电路不能完全关断的话，则会存在较大的漏电。

为了解决这类问题，让电路中不存在超压状态和漏电状态，一方面，可以用5V耐压的器件，从而可以不考虑超压的影响。另一方面，可以在硬件电路上增加过压保护电路，保护超压状态下的器件。然而，这些方法会都增加芯片或者硬件的成本。

发明内容

针对现有技术的以上缺陷或改进需求，本发明提供了一种双模耐压输出IO电路，能有效实现3.3V输出和5V输出两种工作模式，并且可以规避超压风险以及漏电风险。

为实现上述目的，本发明提供了一种IO电路，包括上拉支路、保护电路、开漏输出电路和外部上拉电路；上拉支路包括依次串联的第一PMOS管、第二PMOS管和第三PMOS管，第一PMOS管的源极和衬底用于连接第一供电电源，第三PMOS管的漏极连接所述开漏输出电路的输出端；外部上拉电路的供电端用于连接第二供电电源，外部上拉电路的输出端连接开漏输出电路的输出端；保护电路包括第一保护电路和第二保护电路，第一保护电路与第二PMOS管连接，用于确保第二PMOS管不存在超压风险和漏电风险，第二保护电路与第三PMOS管连接，用于确保第三PMOS管不存在超压风险和漏电风险；开漏输出电路的输入端用于接收IO电路的输入信号，开漏输出电路的输出端用于输出IO电路的输出信号。

在一些实施方式中，第一PMOS管的栅极用于接收第一控制信号，第一PMOS管的漏极连接第二PMOS管的源极，第二PMOS管的漏极连接第三PMOS管的源极。

在一些实施方式中，第一保护电路包括第一衬底保护电路和第一栅端保护电路；第一衬底保护电路的第一输出端连接第二PMOS管的衬底，第一栅端保护电路的输出端连接第二PMOS管的栅极；第二保护电路包括第二衬底保护电路和第二栅端保护电路；第二衬底保护电路的输出端连接第三PMOS管的衬底，第二栅端保护电路的输出端连接第三PMOS管的栅极。

在一些实施方式中，第一衬底保护电路的第一输入端用于连接第一供电电源，第一衬底保护电路的第二输入端连接开漏输出电路的输出端；第二衬底保护电路的第一输入端连接第一衬底保护电路的第一输出端，第二衬底保护电路的第二输入端连接开漏输出电路的输出端；第一栅端保护电路的第一输入端用于连接第一供电电源，第一栅端保护电路的第二输入端连接第一衬底保护电路的第二输出端，第一栅端保护电路的供电端用于连接第三供电电源，第一栅端保护电路的供电端连接第一衬底保护电路的第一输出端；第二栅端保护电路的第一输入端连接第二衬底保护电路的输出端，第二栅端保护电路的第二输入端连接开漏输出电路的输出端，第二栅端保护电路的第三输入端连接第一衬底保护电路的第一输出端，第二栅端保护电路的第四输入端用于接收第二控制信号。

在一些实施方式中，第一衬底保护电路包括分压支路和第一高压选择器；分压支路的输入端连接第一衬底保护电路的第二输入端，分压支路的第一输出端连接第一高压选择器的第二输入端，第一高压选择器的第一输入端连接第一衬底保护电路的第一输入端，第一高压选择器的输出端连接第一衬底保护电路的第一输出端，分压支路的第二输出端连接第一衬底保护电路的第二输出端；分压支路用于将第一衬底保护电路的第二输入端的电压等分后输出至第一高压选择器，第一高压选择器用于将等分后的电压和第一衬底保护电路的第一输入端的电压中的较大者输出到第一衬底保护电路的第一输出端。

在一些实施方式中，分压支路包括2N个串联的PMOS管，其中，N为自然数且N≥2，每个PMOS管的栅极和漏极连接其后一个PMOS管的源极和衬底，第1个PMOS管的源极和衬底连接分压支路的输入端，第2N个PMOS管的栅极和漏极接地；第N个PMOS管的栅极和漏极连接第（N+1）个PMOS管的源极和衬底以及分压支路的第一输出端。

在一些实施方式中，第一高压选择器包括PMOS管M7和PMOS管M8；PMOS管M7的栅极连接PMOS管M8的源极和第一高压选择器的第二输入端，PMOS管M8的栅极连接PMOS管M7的源极和第一高压选择器的第一输入端，PMOS管M7的漏极和衬底连接PMOS管M8的漏极和衬底以及第一高压选择器201的输出端。

在一些实施方式中，第二衬底保护电路包括第二高压选择器；第二高压选择器的第一输入端连接第二衬底保护电路的第一输入端，第二高压选择器的第二输入端连接第二衬底保护电路的第二输入端，第二高压选择器的输出端连接第二衬底保护电路的输出端；第二衬底保护电路用于将第二衬底保护电路的第一输入端的电压和第二衬底保护电路的第二输入端的电压中的较大者输出到第二衬底保护电路的输出端。

在一些实施方式中，第一栅端保护电路包括反相器和第三高压选择器；反相器的输入端连接第一栅端保护电路的第一输入端，反相器的供电端连接第一栅端保护电路的供电端，反相器的输出端连第三高压选择器的第二输入端，第三高压选择器的第一输入端接第一栅端保护电路的第二输入端，第三高压选择器的输出端连接第一栅端保护电路的输出端；第三高压选择器用于将反相器输出的电压和第一栅端保护电路的第二输入端的电压中的较大者输出到第一栅端保护电路的输出端。

在一些实施方式中，第二栅端保护电路包括PMOS管M13以及NMOS管M14和NMOS管M15；PMOS管M13的源极连接NMOS管M14的漏极和第二栅端保护电路的输出端，PMOS管M13的衬底连接第二栅端保护电路的第一输入端，PMOS管M13的漏极连接第二栅端保护电路第二输入端，PMOS管M13的栅极连接NMOS管M14的栅极和第二栅端保护电路的第三输入端；NMOS管M14的源极和衬底连接NMOS管M15的漏极，NMOS管M15的栅极连接第二栅端保护电路的第四输入端，NMOS管M15的源极和衬底接地。

在一些实施方式中，第一供电电源上电完成后，第一控制信号为高电平，将第一PMOS管关断，进而关断上拉支路。

在一些实施方式中，第一供电电源输出模式下，外部上拉电路关断，第一控制信号为低电平，将第一PMOS管导通，第二控制信号为高电平，将第三PMOS管导通，上拉支路导通。

在一些实施方式中，第二供电电源输出模式下，外部上拉电路导通，第一控制信号为高电平，将第一PMOS管关断；第二控制信号为低电平，将第三PMOS管关断。

总体而言，通过本发明所构思的以上技术方案与现有技术相比，具有以下有益效果：对3.3V上拉支路上的MOS管，利用衬底保护电路和栅端保护电路分别对MOS管的衬底和栅极电压进行控制，确保MOS管不存在超压风险和漏电风险。在5V工作模式下，3.3V上拉支路可以完全关断，漏电很小可以忽略不计；不论5V和3.3V电源上下电的顺序如何，都能避免超压风险，有效保护3.3V器件，增加了IO电路的可靠性。

附图说明

图1是本发明实施例的双模耐压输出IO电路的结构示意图；

图2是本发明实施例的第一衬底保护电路的结构示意图；

图3是本发明实施例的第二衬底保护电路的结构示意图；

图4是本发明实施例的第一栅端保护电路的结构示意图；

图5是本发明实施例的第二栅端保护电路的结构示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。正如本领域技术人员可以认识到的那样，在不脱离本申请的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。

如图1所示，本发明实施例的双模耐压输出IO电路包括第一PMOS管、第二PMOS管、第三PMOS管、第一衬底保护电路100、第二衬底保护电路101、第一栅端保护电路102、第二栅端保护电路103、开漏输出电路104和外部上拉电路105。第一PMOS管、第二PMOS管和第三PMOS管依次串联，构成3.3V上拉支路，第一衬底保护电路100和第一栅端保护电路102构成第一保护电路，第二衬底保护电路101和第二栅端保护电路103构成第二保护电路，开漏输出电路104的输入端用于接收IO电路的输入信号，开漏输出电路104的输出端用于输出IO电路的输出信号。

具体地，第一PMOS管的栅极用于接收第一控制信号，第一PMOS管的源极和衬底用于连接第一供电电源，第一PMOS管的漏极连接第二PMOS管的源极；第二PMOS管的栅极连接第一栅端保护电路102的输出端，第二PMOS管的衬底连接第一衬底保护电路100的第一输出端，第二PMOS管的漏极连接第三PMOS管的源极；第三PMOS管的栅极连接第二栅端保护电路103的输出端，第三PMOS管的衬底连接第二衬底保护电路101的输出端，第三PMOS管的漏极连接开漏输出电路104的输出端。

第一衬底保护电路100的第一输入端用于连接第一供电电源，第一衬底保护电路100的第二输入端连接开漏输出电路104的输出端；第二衬底保护电路101的第一输入端连接第一衬底保护电路100的第一输出端，第二衬底保护电路101的第二输入端连接开漏输出电路104的输出端；第一栅端保护电路102的第一输入端用于连接第一供电电源，第一栅端保护电路102的第二输入端连接第一衬底保护电路100的第二输出端，第一栅端保护电路102的供电端用于连接第三供电电源，第一栅端保护电路102的供电端连接第一衬底保护电路100的第一输出端；第二栅端保护电路103的第一输入端连接第二衬底保护电路101的输出端，第二栅端保护电路103的第二输入端连接开漏输出电路104的输出端，第二栅端保护电路103的第三输入端连接第一衬底保护电路100的第一输出端，第二栅端保护电路103的第四输入端用于接收第二控制信号；外部上拉电路105的供电端用于连接第二供电电源，外部上拉电路105的输出端连接开漏输出电路104的输出端。

具体地，开漏输出电路104用于防止多个IO电路连接在同一根总线上时发生短路；外部上拉电路105用于为开漏输出电路104提供输出高电平的能力，使得输出能够被上拉到第二供电电源，例如5V；第一栅端保护电路102和第一衬底保护电路100用于确保第二PMOS管在任何情况下都不存在超压风险以及在3.3V上拉支路关断时不存在漏电风险。第二栅端保护电路103和第二衬底保护电路101用于确保第三PMOS管在任何情况下都不存在超压风险以及在3.3V上拉支路关断时不存在漏电风险。其中，不存在漏电风险是指不存在漏电，或者即使存在漏电，漏电很小可以忽略不计。

在一些实施方式中，双模耐压输出IO电路的上拉支路还包括更多串联的PMOS管，例如，基于图1所示的上拉支路，在第一供电电源和第一PMOS管之间增加串联的PMOS管，以及/或者，在第一PMOS管和第二PMOS管之间增加串联的PMOS管，本发明对此不作限制。

如图2所示，本发明实施例的第一衬底保护电路100包括分压支路200和第一高压选择器201。分压支路200的输入端连接第一衬底保护电路100的第二输入端，分压支路200的第一输出端连接第一高压选择器201的第二输入端，第一高压选择器201的第一输入端连接第一衬底保护电路100的第一输入端，第一高压选择器201的输出端连接第一衬底保护电路100的第一输出端，分压支路200的第二输出端连接第一衬底保护电路100的第二输出端。

分压支路200包括6个串联的PMOS管M1、M2、M3、M4、M5和M6，其中，M1的源极和衬底连接分压支路200的输入端，M1的栅极和漏极连接M2的源极和衬底，M2的栅极和漏极连接M3的源极和衬底，M3的栅极和漏极连接M4的源极和衬底以及分压支路200的第一输出端，M4的栅极和漏极连接M5的源极和衬底以及分压支路200的第二输出端，M5的栅极和漏极连接M6的源极和衬底，M6的栅极和漏极接地。

第一高压选择器201包括两个PMOS管M7和M8，其中，M7的栅极连接M8的源极和第一高压选择器201的第二输入端，M8的栅极连接M7的源极和第一高压选择器201的第一输入端，M7的漏极和衬底连接M8的漏极和衬底以及第一高压选择器201的输出端。

分压支路200用于将第一衬底保护电路100的第二输入端的电压等分后输出至第一高压选择器201，第一高压选择器201用于将等分后的电压和第一衬底保护电路100的第一输入端的电压中的较大者输出到第一衬底保护电路100的第一输出端。分压支路200还用于将小于等分后的电压的另一电压从分压支路200的第二输出端输出。

图2给出了分压支路包括6个串联的PMOS管的情形。一般地，在一些实施方式中，分压支路200包括2N（N为自然数且N≥2）个串联的PMOS管，第N个PMOS管的栅极和漏极连接第（N+1）个PMOS管的源极和衬底以及分压支路200的第一输出端。在一些实施方式中，第（N+1）个PMOS管的栅极和漏极连接第（N+2）个PMOS管的源极和衬底以及分压支路200的第二输出端。在另一些实施方式中，第（N+2）个PMOS管到第（2N-1）个PMOS管中任意一个PMOS管的栅极和漏极连接分压支路200的第二输出端。

如图3所示，本发明实施例的第二衬底保护电路101包括第二高压选择器，第二高压选择器的第一输入端连接第二衬底保护电路101的第一输入端，第二高压选择器的第二输入端连接第二衬底保护电路101的第二输入端，第二高压选择器的输出端连接第二衬底保护电路101的输出端。第二高压选择器包括两个PMOS管M9和M10，其中，M9的栅极连接M10源极和第二高压选择器的第二输入端，M10的栅极连接M9的源极和第二高压选择器的第一输入端，M9的漏极和衬底连接M10的漏极和衬底以及第二高压选择器的输出端。

第二衬底保护电路101用于将第二衬底保护电路101的第一输入端的电压和第二衬底保护电路101的第二输入端的电压中的较大者输出到第二衬底保护电路101的输出端。

如图4所示，本发明实施例的第一栅端保护电路102包括反相器300和第三高压选择器301，反相器300的输入端连接第一栅端保护电路102的第一输入端，反相器300的供电端连接第一栅端保护电路102的供电端，反相器300的输出端连接第三高压选择器301的第二输入端，第三高压选择器301的第一输入端连接第一栅端保护电路102的第二输入端，第三高压选择器301的输出端连接第一栅端保护电路102的输出端。第三高压选择器301包括两个PMOS管M11和M12，其中，M11的栅极连接M12源极和第三高压选择器301的第二输入端，M12的栅极连接M11的源极和第三高压选择器301的第一输入端，M11的漏极和衬底连接M12的漏极和衬底以及第三高压选择器301的输出端。

第三高压选择器301用于将反相器输出的电压和第一栅端保护电路102的第二输入端的电压中的较大者输出到第一栅端保护电路102的输出端。

第一栅端保护电路102的供电电源（即第三供电电源）不是第一供电电源，因此，反相器300可以在第一供电电源还未上电（或者第一供电电源先下电）的时候，输出高电平到第三高压选择器301的第一输入端，从而可以在第一供电电源还未上电的时候也可对第二PMOS管进行控制。

如图5所示，本发明实施例的第二栅端保护电路103包括1个PMOS管M13和2个NMOS管M14和M15。其中，M13的源极连接M14的漏极和第二栅端保护电路103的输出端，M13的衬底连接第二栅端保护电路103的第一输入端，M13的漏极连接第二栅端保护电路103第二输入端，M13的栅极连接M14的栅极和第二栅端保护电路103的第三输入端；M14的源极和衬底连接M15的漏极，M15的栅极连接第二栅端保护电路103的第四输入端，M15的源极和衬底接地。

在第二栅端保护电路103的第二输入端存在5V电压时，会使M13导通，从而令第三PMOS管的栅漏电压保持在安全范围内，不存在超压风险。

下面对本发明实施例的双模耐压输出IO电路避免超压问题和漏电问题的过程进行说明（第一供电电源为3.3V电源，第二供电电源为5V电源）。

（1）第一供电电源未上电（或第一供电电源已经下电），当输出信号存在5V电压，第一衬底保护电路100的第一输出端为高电平，为第一栅端保护电路102供电，从而第一栅端保护电路102的输出端为高电平，将第二PMOS管关断；第二衬底保护电路101输出为第一衬底保护电路100的第一输出端的电压和IO电路的输出信号电压中的较大者，因此，第二衬底保护电路101的输出端的电压为5V，同时，第二栅端保护电路103的输出端的电压也为5V，因此，第三PMOS管的栅极、源极、漏极和衬底之间的电压保持在安全范围内。

（2）初始状态下，第一供电电源上电完成，第一控制信号为高电平，将第一PMOS管关断，进而关断3.3V上拉支路。

（3）3.3V输出模式下，外部上拉电路105关断，第一控制信号为低电平，将第一PMOS管导通，第二控制信号为高电平，将第三PMOS管导通，3.3V上拉支路导通，输出IO电路正常工作，不存在超压现象和漏电现象。

（4）5V输出模式下，外部上拉电路105导通，输出信号上存在5V电压。第一控制信号为高电平，将第一PMOS管关断。第二控制信号为低电平，将第二栅端保护电路103中的NMOS管M15关断，同时第二栅端保护电路103中的PMOS管M13导通，从而关断第三PMOS管，3.3V上拉支路两个PMOS均被关断，漏电较小，可以忽略不计。此时第三PMOS管栅极、漏极和衬底皆为5V，有效保护了第三PMOS管。

本发明利用衬底保护电路和栅端保护电路分别对IO电路的上拉支路中的MOS管的衬底和栅极电压进行控制，确保MOS管不存在超压风险和漏电风险。在5V工作模式下，3.3V上拉支路可以完全关断，漏电很小可以忽略不计；不论5V和3.3V电源上下电的顺序如何，都能避免超压风险，有效保护3.3V器件，增加了IO电路的可靠性。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包括于本申请的至少一个实施例或示例中。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或隐含地包括至少一个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或多个（两个或两个以上）用于实现特定逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部分。并且本申请的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能。

在流程图中表示或在此以其他方式描述的逻辑和/或步骤，例如，可以被认为是用于实现逻辑功能的可执行指令的定序列表，可以具体实现在任何计算机可读介质中，以供指令执行系统、装置或设备（例如基于计算机的系统、包括处理器的系统或其他可以从指令执行系统、装置或设备取指令并执行指令的系统）使用，或结合这些指令执行系统、装置或设备而使用。

应理解的是，本申请的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。上述实施例方法的全部或部分步骤是可以通过程序来指令相关的硬件完成，该程序可以存储于一种计算机可读存储介质中，该程序在执行时，包括方法实施例的步骤之一或其组合。

此外，在本申请各个实施例中的各功能单元可以集成在一个处理模块中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。上述集成的模块如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读存储介质中。该存储介质可以是只读存储器，磁盘或光盘等。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (13)

1.一种IO电路，其特征在于，包括上拉支路、保护电路、开漏输出电路和外部上拉电路；所述上拉支路包括依次串联的第一PMOS管、第二PMOS管和第三PMOS管，所述第一PMOS管的源极和衬底用于连接第一供电电源，所述第三PMOS管的漏极连接所述开漏输出电路的输出端；所述外部上拉电路的供电端用于连接第二供电电源，所述外部上拉电路的输出端连接所述开漏输出电路的输出端；所述保护电路包括第一保护电路和第二保护电路，所述第一保护电路与所述第二PMOS管连接，用于确保所述第二PMOS管不存在超压风险和漏电风险，所述第二保护电路与所述第三PMOS管连接，用于确保所述第三PMOS管不存在超压风险和漏电风险；所述开漏输出电路的输入端用于接收所述IO电路的输入信号，所述开漏输出电路的输出端用于输出所述IO电路的输出信号。

2.如权利要求1所述的IO电路，其特征在于，所述第一PMOS管的栅极用于接收第一控制信号，所述第一PMOS管的漏极连接所述第二PMOS管的源极，所述第二PMOS管的漏极连接所述第三PMOS管的源极。

3.如权利要求2所述的IO电路，其特征在于，所述第一保护电路包括第一衬底保护电路和第一栅端保护电路；所述第一衬底保护电路的第一输出端连接所述第二PMOS管的衬底，所述第一栅端保护电路的输出端连接所述第二PMOS管的栅极；所述第二保护电路包括第二衬底保护电路和第二栅端保护电路；所述第二衬底保护电路的输出端连接所述第三PMOS管的衬底，所述第二栅端保护电路的输出端连接所述第三PMOS管的栅极。

4.如权利要求3所述的IO电路，其特征在于，所述第一衬底保护电路的第一输入端用于连接第一供电电源，所述第一衬底保护电路的第二输入端连接所述开漏输出电路的输出端；所述第二衬底保护电路的第一输入端连接所述第一衬底保护电路的第一输出端，所述第二衬底保护电路的第二输入端连接所述开漏输出电路的输出端；所述第一栅端保护电路的第一输入端用于连接第一供电电源，所述第一栅端保护电路的第二输入端连接所述第一衬底保护电路的第二输出端，所述第一栅端保护电路的供电端用于连接第三供电电源，所述第一栅端保护电路的供电端连接所述第一衬底保护电路的第一输出端；所述第二栅端保护电路的第一输入端连接所述第二衬底保护电路的输出端，所述第二栅端保护电路的第二输入端连接所述开漏输出电路的输出端，所述第二栅端保护电路的第三输入端连接所述第一衬底保护电路的第一输出端，所述第二栅端保护电路的第四输入端用于接收第二控制信号。

5.如权利要求4所述的IO电路，其特征在于，所述第一衬底保护电路包括分压支路和第一高压选择器；所述分压支路的输入端连接所述第一衬底保护电路的第二输入端，所述分压支路的第一输出端连接所述第一高压选择器的第二输入端，所述第一高压选择器的第一输入端连接所述第一衬底保护电路的第一输入端，所述第一高压选择器的输出端连接第一衬底保护电路的第一输出端，所述分压支路的第二输出端连接所述第一衬底保护电路的第二输出端；所述分压支路用于将所述第一衬底保护电路的第二输入端的电压等分后输出至所述第一高压选择器，所述第一高压选择器用于将等分后的电压和所述第一衬底保护电路的第一输入端的电压中的较大者输出到所述第一衬底保护电路的第一输出端。

6.如权利要求5所述的IO电路，其特征在于，所述分压支路包括2N个串联的PMOS管，其中，N为自然数且N≥2，每个PMOS管的栅极和漏极连接其后一个PMOS管的源极和衬底，第1个PMOS管的源极和衬底连接所述分压支路的输入端，第2N个PMOS管的栅极和漏极接地；第N个PMOS管的栅极和漏极连接第（N+1）个PMOS管的源极和衬底以及所述分压支路的第一输出端。

7.如权利要求5所述的IO电路，其特征在于，所述第一高压选择器包括PMOS管M7和PMOS管M8；所述PMOS管M7的栅极连接所述PMOS管M8的源极和所述第一高压选择器的第二输入端，所述PMOS管M8的栅极连接所述PMOS管M7的源极和所述第一高压选择器的第一输入端，所述PMOS管M7的漏极和衬底连接所述PMOS管M8的漏极和衬底以及所述第一高压选择器201的输出端。

8.如权利要求4至7中任一项所述的IO电路，其特征在于，所述第二衬底保护电路包括第二高压选择器；所述第二高压选择器的第一输入端连接所述第二衬底保护电路的第一输入端，所述第二高压选择器的第二输入端连接所述第二衬底保护电路的第二输入端，所述第二高压选择器的输出端连接所述第二衬底保护电路的输出端；所述第二衬底保护电路用于将所述第二衬底保护电路的第一输入端的电压和所述第二衬底保护电路的第二输入端的电压中的较大者输出到所述第二衬底保护电路的输出端。

9.如权利要求4至7中任一项所述的IO电路，其特征在于，所述第一栅端保护电路包括反相器和第三高压选择器；所述反相器的输入端连接所述第一栅端保护电路的第一输入端，所述反相器的供电端连接所述第一栅端保护电路的供电端，所述反相器的输出端连接所述第三高压选择器的第二输入端，所述第三高压选择器的第一输入端接所述第一栅端保护电路的第二输入端，所述第三高压选择器的输出端连接所述第一栅端保护电路的输出端；所述第三高压选择器用于将反相器输出的电压和所述第一栅端保护电路的第二输入端的电压中的较大者输出到所述第一栅端保护电路的输出端。

10.如权利要求4至7中任一项所述的IO电路，其特征在于，所述第二栅端保护电路包括PMOS管M13以及NMOS管M14和NMOS管M15；所述PMOS管M13的源极连接所述NMOS管M14的漏极和所述第二栅端保护电路的输出端，所述PMOS管M13的衬底连接所述第二栅端保护电路的第一输入端，所述PMOS管M13的漏极连接所述第二栅端保护电路第二输入端，所述PMOS管M13的栅极连接所述NMOS管M14的栅极和所述第二栅端保护电路的第三输入端；所述NMOS管M14的源极和衬底连接所述NMOS管M15的漏极，所述NMOS管M15的栅极连接所述第二栅端保护电路的第四输入端，所述NMOS管M15的源极和衬底接地。

11.如权利要求4至7中任一项所述的IO电路，其特征在于，第一供电电源上电完成后，第一控制信号为高电平，将所述第一PMOS管关断，进而关断所述上拉支路。

12.如权利要求4至7中任一项所述的IO电路，其特征在于，第一供电电源输出模式下，所述外部上拉电路关断，第一控制信号为低电平，将所述第一PMOS管导通，第二控制信号为高电平，将所述第三PMOS管导通，所述上拉支路导通。

13.如权利要求4至7中任一项所述的IO电路，其特征在于，第二供电电源输出模式下，所述外部上拉电路导通，第一控制信号为高电平，将所述第一PMOS管关断；第二控制信号为低电平，将所述第三PMOS管关断。