KR100252136B1 - 디지털 신호 처리 칩에서의 반복 구문 실행 제어회로 - Google Patents

디지털 신호 처리 칩에서의 반복 구문 실행 제어회로 Download PDF

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Abstract

디지털 신호 처리 칩에서의 반복구문 제어 회로가 개시된다. 본 발명에 의한 디지털 신호 처리 칩에서의 반복구문 제어 회로는, 반복 횟수가 로딩되는 카운터 레지스터의 각 비트의 상태를 검출하여 최하위 비트 이외의 모든 비트가 0이 되는 경우 최하위 비트의 상태, 제 1 신호 및 제 2 신호의 각 상태에 따라 소정 레벨의 유효 신호를 출력하는 최하위 비트 상태 검출부와, 클록 신호, 상기 제 1 신호 및 상기 제 2 신호를 입력하여 상기 제 1 신호 또는 상기 제 2 신호가 유효한 경우에만 상기 클록 신호를 출력하는 조건부 클록 출력부 및 상기 조건부 클록 출력부에서 출력되는 신호가 유효한 경우에 상기 최하위 비트 상태 검출부의 출력 신호를 출력하는 종료 조건 신호 출력부를 포함하여, 반복 회수가 0인 경우의 에러를 방지하고 전체 알고리즘의 구현시 수행 시간을 단축시킬 수 있으며 프로그램 메모리의 낭비를 막을 수 있는 이점이 있다.

Description

디지털 신호 처리 칩에서의 반복구문 실행 제어 회로{Circuit for controlling execution of repetition structure in a DSP chip}
본 발명은 디지털 신호 처리 칩에 관한 것으로, 특히 반복 회수가 0인 경우의 에러를 방지하고 전체 알고리즘의 구현시 수행 시간을 단축시킬 수 있으며 프로그램 메모리의 낭비를 막을 수 있는 디지털 신호 처리 칩에서의 반복구문 실행 제어 회로에 관한 것이다.
디지털 신호 처리 칩은 많은 산술 계산에 필요한 분야, 즉, 음성 코덱, 에코 캔슬링 등에 많이 이용된다. 그리고 이 분야들의 알고리즘을 살펴보면, 반복 구문을 사용하는 부분이 많은 데, 이 때 고정된 수 만큼의 반복 구문을 사용하는 경우도 있지만, 가변의 수만큼 구문을 반복해야 하는 경우도 많다. 그리고 대개의 디지털 신호 처리 칩들은 콘트롤 레지스터에 반복할 만큼의 수를 입력시킨 후, 지정된 구간을 입력된 수 만큼 반복하도록 되어 있다. 또한, 가변의 수만큼 반복을 할 경우 종종 0번 반복하는 경우가 있는 데, 이 때 기존의 디지털 신호 처리 칩은 1번 수행후 콘트롤 레지스터의 값이 임의로 바뀌어 에러가 나게 되어 있다. 즉, 종래의 디지털 신호 처리 칩은 반복 횟수가 0일 때, 즉 반복 구문 수행을 위한 콘트롤 레지스터에 0이 입력될 때 오류를 일으키는 경향이 있다. 좀 더 자세히 살펴보면 반복 횟수가 0일 때 반복 구간을 한 번 실행 후 콘트롤 레지스터 값이 그 레지스터가 가질 수 있는 최대값을 가지게 되어 에러를 일으킨다. 이를 방지하기 위해서 종래의 디지털 신호 처리 칩은 가변 횟수 만큼 반복 구간을 수행할 때 반복 횟수가 0인지 아닌지를 점검하는 루틴을 항상 수행해야 하는 문제점이 있다.
본 발명이 이루고자하는 기술적 과제는, 반복 회수가 0인 경우의 에러를 방지하고 전체 알고리즘의 구현시 수행 시간을 단축시킬 수 있으며 프로그램 메모리의 낭비를 막을 수 있는 디지털 신호 처리 칩에서의 반복구문 실행 제어 회로를 제공하는 것이다.
도 1은 본 발명의 디지털 신호 처리 칩에서의 반복구문 실행 제어 회로가 적용되는 프로그램 수행 순서 제어 회로를 도시한 도면이다.
도 2는 반복구문이 수행되는 과정을 도시한 흐름도이다.
도 3은 본 발명에 의한 디지털 신호 처리 칩에서의 반복구문 실행 제어 회로를 도시한 도면이다.
<도면의 주요부분에 대한 부호의 설명>
60...앤드 게이트, 70...최하위 비트 상태 검출부,
72...조건부 클록 출력부.
상기 과제를 이루기 위하여 본 발명에 의한 디지털 신호 처리 칩에서의 반복구문 실행 제어 회로는, 반복 횟수가 로딩되는 카운터 레지스터의 각 비트의 상태를 검출하여 최하위 비트 이외의 모든 비트가 0이 되는 경우 최하위 비트의 상태, 제 1 신호 및 제 2 신호의 각 상태에 따라 소정 레벨의 유효 신호를 출력하는 최하위 비트 상태 검출부; 클록 신호, 상기 제 1 신호 및 상기 제 2 신호를 입력하여 상기 제 1 신호 또는 상기 제 2 신호가 유효한 경우에만 상기 클록 신호를 출력하는 조건부 클록 출력부; 및 상기 조건부 클록 출력부에서 출력되는 신호가 유효한 경우에 상기 최하위 비트 상태 검출부의 출력 신호를 출력하는 종료 조건 신호 출력부를 포함하는 것을 특징으로 한다.
상기 제 1 신호는 루프의 종료 조건이 만족되는 경우 유효한 신호가 되는 루프 종료 신호이고, 상기 제 2 신호는 루프 비교기에 루프의 최종 명령어 어드레스 및 다음 수행할 명령어 어드레스가 로딩 될 때 유효한 신호가 되는 비교기 로딩 신호인 것이 바람직하다.
또한, 상기 최하위 비트 상태 검출부는, 각 게이트가 상기 카운터 레지스터의 최하위 비트를 제외한 나머지 비트 출력단에 접속되고 각각 직렬로 접속된 복수의 PMOS 게이트; 상기 카운터 레지스터의 최하위 비트 출력단의 출력과 상기 비교기 로딩 신호를 논리곱하기 위한 제 1 앤드 게이트; 상기 카운터 레지스터의 최하위 비트 출력단의 출력과 상기 루프 종료 신호를 논리곱하기 위한 제 2 앤드 게이트; 상기 제 1 앤드 게이트 및 상기 제 2 앤드 게이트의 출력을 논리합하기 위한 오어 게이트; 및 상기 복수의 PMOS 게이트와 직렬로 접속되고 상기 오어 게이트의 출력을 게이트로 입력하여 상기 소정 레벨의 유효 신호를 출력하는 PMOS 게이트를 포함하는 것이 바람직하다.
또한, 상기 조건부 클록 출력부는, 상기 클록 신호와 상기 비교기 로딩 신호를 논리곱하기 위한 제 1 앤드 게이트; 상기 클록 신호와 상기 루프 종료 신호를 논리곱하기 위한 제 2 앤드 게이트; 및 상기 제 1 앤드 게이트 및 상기 제 2 앤드 게이트의 출력을 논리합하기 위한 오어 게이트를 포함하는 것이 바람직하다.
또한, 상기 종료 조건 신호 출력부는 상기 조건부 클록 출력부에서 출력되는 신호와 상기 최하위 비트 상태 검출부의 출력 신호를 논리곱하는 앤드 게이트 인 것이 바람직하다.
이하 첨부된 도면을 참조하여 본 발명에 의한 디지털 신호 처리 칩에서의 반복구문 실행 제어 회로의 바람직한 실시예를 설명하기로 한다.
도 1에 본 발명에 의한 디지털 신호 처리 칩에서의 반복구문 실행 제어 회로가 적용되는 프로그램 수행 순서 제어 회로를 도시한 도면이다. 도 1에 도시된 프로그램 수행 순서 제어 회로에 있어서, 데이터 메모리 데이터 버스는 각종 데이터들이 지나 다니는 통로이다. 카운터 레지스터부(10)는 반복횟수가 로딩되는 곳으로카운터 레지스터와 본 발명에 의한 반복구문 실행 제어 회로를 구비하며 종료 조건 신호(CE)를 출력한다. 카운터 스택(14)은 반복 구문 실행 제어 회로(10)내에 있는 카운터 레지스터의 값을 저장할 필요가 있을 때 값을 저장해두는 레지스터이고, 멀티플렉서(12)는 카운터 스택(14)의 출력과 데이터 메모리 데이터 버스의 데이터를 멀티플렉싱한다. 루프 스택(16)은 마지막 수행 명령어가 있는 어드레스 및 일시적으로 정지된 루프의 종료 조건을 저장하는 레지스터이다. 루프 비교기(19)는 매 클록 마다 루프의 최종 명령어가 있는 주소와 프로그램 시퀀서(미도시)에 의해 발생되는 다음 주소를 비교하는 곳이다. 컨디션 로직(18)은 카운터 레지스터부(10)에서 출력되는 종료 조건 신호(CE)와 연산상태를 고려해 주소 발생기에 영향을 미친다.
도 2는 상기 도 1의 프로그램 수행 순서 제어 회로에서 반복구문이 수행되는 흐름도이다. 도 2를 참조하여 반복구문이 수행되는 과정을 살펴보기로 하자.
본 과정의 시작전에 임의의 명령어가 수행되고 반복구문 실행 후에 다시 다음 명령어를 실행하기 위해 필요한 모든 값들이 스택에 저장된 것으로 가정한다.
단계 20에서는 실제 반복구문을 실행하기 전에 원하는 반복 횟수 N이 반복구문 실행 제어회로(10)내의 카운터 레지스터에 로딩된다. 여기서, N은 실제 반복 횟수가 된다. 단계 22에서는 루프 스택(16)에 저장된 최종 명령어가 있는 어드레스와 다음 수행할 명령어 어드레스가 루프 비교기(19)에 로딩된다. 이 단계에서 카운터 레지스터의 값이 0인지 아닌지를 자동으로 검사하는 본 발명에 의한 반복구문 실행 제어 회로가 도 3에 도시되어 있다. 단계 24에서는 지정된 주소의 명령이 수행되고 단계 26에서는 루프의 최종 명령어가 수행되었는지가 검사된다. 만약 단계 26에서 최종 명령어가 수행되지 않은 경우 단계 24로 진행하여 명령어 수행을 계속한다. 단계 26에서 최종 명령어가 수행된 것으로 판별되면, 단계 28에서는 카운터 레지스터의 값을 1씩 감소시킨다. 단계 29에서는 카운터 레지스터의 값이 0인지를 검사하여 0일 때 반복 구문을 종료하고 0이 아닌 경우 단계 24로 진행하여 반복 구문의 첫 명령어를 수행한다.
도 3에 도시된 본 발명에 의한 디지털 신호 처리 칩에서의 반복구문 실행 제어 회로는, 데이터 메모리 데이터 버스로부터 래치(30)를 경유하여 반복 횟수가 로딩되는 카운터 레지스터(32)의 각 비트의 상태를 검출하여 최하위 비트 이외의 모든 비트가 0이 되는 경우 최하위 비트의 상태, 루프 종료 신호(LAST_LOOP SIGNAL) 및 비교기 로딩 신호(LOAD_TO_COMPARATOR SIGNAL)의 상태에 따라 소정 레벨의 유효 신호를 출력하는 최하위 비트 상태 검출부(70)와, 클록 신호, 루프 종료 신호(LAST_LOOP SIGNAL) 및 비교기 로딩 신호(LOAD_TO_COMPARATOR SIGNAL)를 입력하여 루프 종료 신호(LAST_LOOP SIGNAL) 또는 비교기 로딩 신호(LOAD_TO_COMPARATOR SIGNAL)가 유효한 경우에만 상기 클록 신호를 출력하는 조건부 클록 출력부(72) 및 조건부 클록 출력부(72)에서 신호가 유효한 경우에 최하위 비트 상태 검출부(70)의 출력 신호를 출력하는 앤드게이트로 된 종료 조건 신호 출력부(60)를 구비하고 있다.
상기에서 루프 종료 신호(LAST_LOOP SIGNAL)는 도 2의 단계 29에서 루프의 종료 조건이 만족되는 경우에만 1이 되는 신호이고, 비교기 로딩 신호(LOAD_TO_COMPARATOR SIGNAL)는 도 2의 단계 22에서 루프 비교기에 루프의 최종 명령어 어드레스 및 다음 수행할 명령어 어드레스가 로딩 될 때에만 1이 되는 신호이다.
최하위 비트 상태 검출부(70)는, 각 게이트가 카운터 레지스터(32)의 최하위 비트를 제외한 나머지 비트 출력단에 접속되고 각각 직렬로 접속된 복수의 PMOS 게이트(42, 44, 46, 48), 카운터 레지스터(32)의 최하위 비트 출력단의 출력과 비교기 로딩 신호(LOAD_TO_COMPARATOR SIGNAL)를 논리곱하기 위한 제 1 앤드 게이트(38), 카운터 레지스터(32)의 최하위 비트 출력단의 출력과 루프 종료 신호(LAST_LOOP SIGNAL)를 논리곱하기 위한 제 2 앤드 게이트(36), 제 1 앤드 게이트(38) 및 제 2 앤드 게이트(36)의 출력을 논리합하기 위한 제 1 오어 게이트(40) 및 PMOS 게이트(48)와 직렬로 접속되고 제 1 오어 게이트(40)의 출력을 게이트로 입력하여 소정 레벨의 유효 신호를 출력하는 PMOS 게이트(50)를 구비하고 있으며, PMOS 게이트(50)와 접지 사이에는 게이트와 소스가 연결된 NMOS 게이트(52)가 접속되어 있다. 여기서 NMOS 게이트(52)는 항상 오프 상태로 있지만 드레인에 과전압이 걸릴 경우 이를 접지로 흐르게 하는 역할을 한다.
또한, 조건부 클록 출력부(72)는, 클록 신호와 비교기 로딩 신호(LOAD_TO_COMPARATOR SIGNAL)를 논리곱하기 위한 제 3 앤드 게이트(56), 클록 신호와 루프 종료 신호(LAST_LOOP SIGNAL)를 논리곱하기 위한 제 4 앤드 게이트(54) 및 제 3 앤드 게이트(56) 및 제 4 앤드 게이트(54)의 출력을 논리합하기 위한 제 2 오어 게이트(58)를 구비하고 있다.
상기와 같이 구성된 본 발명에 의한 디지털 신호 처리 칩에서의 반복구문 실행 제어 회로는, 카운터 레지스터(32)의 값이 0일 때 반복구문을 수행하지 않고 에러를 발생시키지 않으며 정상적으로 다음 명령어를 수행하게 하고, 카운터 레지스터(32)의 값이 N 일 때(N은 1이상인 정수) 반복구문을 N번 수행하도록 도와주는 종료 조건 신호(CONDITION_END: CE)를 발생시키는 회로이다.
도 3에 도시된 회로의 동작을 설명하기 위하여 모든 상태는 도 2의 단계 20에 있다고 가정한다. 클록이 발생하면 반복횟수에 해당하는 값이 데이터 메모리 데이터 버스로부터 래치(30)를 경유하여 카운터 레지스터(32)에 로딩된다. 본 실시예에서는 카운터 레지스터(32)의 비트수가 5라고 가정한다. 먼저 카운터 레지스터(32)에 입력된 값이 0이 아닌 양의 수, 즉 N이라고 가정한다. 카운터 레지스터(32)의 최하위 비트를 제외한 다른 4비트가 어느 하나라도 1이라면 PMOS 트랜지스터들(42, 44, 46, 48)중의 어느 하나가 오프 상태가 되어 라인 1은 0이 되고 따라서 종료 조건 신호(CONDITION_END)는 다른 신호에 상관없이 0이 된다. 따라서, 카운터 레지스터(32)의 값이 0 또는 1이 아닌 경우에는 종료 조건 신호(CONDITION_END)가 0이 된다.
또한, 도 2의 카운터 레지스터(32)의 값이 1인 경우에는 단계 24에서 명령어가 수행된 후, 단계 28에서 카운터 레지스터(32)의 값이 1에서 0으로 되고 단계 29에서 루프 종료 신호(LAST_LOOP SIGNAL)가 1이 되므로, 제 2 앤드 게이트(36)의 출력은 0이 된다. 또한, 비교기 로딩 신호(LOAD_TO_COMPARATOR SIGNAL)가 0이므로 제 1 오어 게이트(40)의 출력은 0이 되고 PMOS 트랜지스터(50)가 온 상태가 되어 라인 1은 1이 된다. 제 4 앤드 게이트(54)에서도 클록이 1인 경우 1이 출력되어 제 2 오어 게이트(58)에서 1이 출력되므로 최종적으로 종료 조건 신호(CONDITION_END: CE)가 1이 된다. 따라서, 이러한 종료 조건 신호(CONDITION_END: CE)가 반복구문을 종료하라는 신호로서 도 1의 컨디션 로직(18)에 입력되어 다음 명령어가 수행되게 된다.
한편, 단계 20에서 카운터 레지스터(32)에 0이 입력되면, 단계 22에서 비교기 로딩 신호(LOAD_TO_COMPARATOR SIGNAL)가 1이 되고, 제 1 앤드 게이트(38)에서는 0이 출력되고 제 1 오어 게이트(40)에서 0이 출력되므로 PMOS 트랜지스터(50)가 온 상태가 되어 라인 1은 1이 된다. 또한, 제 3 앤드 게이트(56)에서도 클록이 1인 경우 1이 출력되고 제 2 오어 게이트(58)에서 1이 출력되므로 최종적으로 종료 조건 신호(CONDITION_END: CE)가 1이 된다. 따라서, 이러한 종료 조건 신호(CONDITION_END: CE)가 반복구문을 종료하라는 신호로서 도 1의 컨디션 로직(18)에 입력되어 반복구문이 수행되지 않고 다음 명령어가 수행된다.
상술한 바와 같이 본 발명에 의한 디지털 신호 처리 칩에서의 반복구문 실행 제어 회로는, 반복 회수가 0인 경우의 에러를 방지하고 전체 알고리즘의 구현시 수행 시간을 단축시킬 수 있으며 프로그램 메모리의 낭비를 막을 수 있는 이점이 있다.

Claims (5)

  1. 반복 횟수가 로딩되는 카운터 레지스터의 각 비트의 상태를 검출하여 최하위 비트 이외의 모든 비트가 0이 되는 경우 최하위 비트의 상태, 제 1 신호 및 제 2 신호의 각 상태에 따라 소정 레벨의 유효 신호를 출력하는 최하위 비트 상태 검출부;
    클록 신호, 상기 제 1 신호 및 상기 제 2 신호를 입력하여 상기 제 1 신호 또는 상기 제 2 신호가 유효한 경우에만 상기 클록 신호를 출력하는 조건부 클록 출력부; 및
    상기 조건부 클록 출력부에서 출력되는 신호가 유효한 경우에 상기 최하위 비트 상태 검출부의 출력 신호를 출력하는 종료 조건 신호 출력부를 포함하는 것을 특징으로 하는 디지털 신호 처리 칩에서의 반복구문 실행 제어 회로.
  2. 제1항에 있어서, 상기 제 1 신호는 루프의 종료 조건이 만족되는 경우 유효한 신호가 되는 루프 종료 신호이고, 상기 제 2 신호는 루프 비교기에 루프의 최종 명령어 어드레스 및 다음 수행할 명령어 어드레스가 로딩 될 때 유효한 신호가 되는 비교기 로딩 신호인 것을 특징으로 하는 디지털 신호 처리 칩에서의 반복구문 실행 제어 회로.
  3. 제2항에 있어서, 상기 최하위 비트 상태 검출부는,
    각 게이트가 상기 카운터 레지스터의 최하위 비트를 제외한 나머지 비트 출력단에 접속되고 각각 직렬로 접속된 복수의 PMOS 게이트;
    상기 카운터 레지스터의 최하위 비트 출력단의 출력과 상기 비교기 로딩 신호를 논리곱하기 위한 제 1 앤드 게이트;
    상기 카운터 레지스터의 최하위 비트 출력단의 출력과 상기 루프 종료 신호를 논리곱하기 위한 제 2 앤드 게이트;
    상기 제 1 앤드 게이트 및 상기 제 2 앤드 게이트의 출력을 논리합하기 위한 오어 게이트; 및
    상기 복수의 PMOS 게이트와 직렬로 접속되고 상기 오어 게이트의 출력을 게이트로 입력하여 상기 소정 레벨의 유효 신호를 출력하는 PMOS 게이트를 포함하는 것을 특징으로 하는 디지털 신호 처리 칩에서의 반복구문 실행 제어 회로.
  4. 제2항에 있어서, 상기 조건부 클록 출력부는,
    상기 클록 신호와 상기 비교기 로딩 신호를 논리곱하기 위한 제 1 앤드 게이트;
    상기 클록 신호와 상기 루프 종료 신호를 논리곱하기 위한 제 2 앤드 게이트; 및
    상기 제 1 앤드 게이트 및 상기 제 2 앤드 게이트의 출력을 논리합하기 위한 오어 게이트를 포함하는 것을 특징으로 하는 디지털 신호 처리 칩에서의 반복구문 실행 제어 회로.
  5. 제2항에 있어서,
    상기 종료 조건 신호 출력부는 상기 조건부 클록 출력부에서 출력되는 신호와 상기 최하위 비트 상태 검출부의 출력 신호를 논리곱하는 앤드 게이트 인 것을 특징으로 하는 디지털 신호 처리 칩에서의 반복구문 실행 제어 회로.
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