JP6455168B2 - メモリ装置システム - Google Patents

Description

本発明は、第１、第２メモリを有するメモリ装置システムに関するものである。

従来より、同じデータが格納されるようにした第１、第２メモリ（二重化メモリ）を有し、第１、第２メモリに格納されたデータを比較器にて比較して当該データが正常であるか異常であるかを判定するメモリ装置システムが提案されている（例えば、特許文献１）。具体的には、このようなメモリ装置システムでは、第１、第２メモリに格納されているデータが一旦第１、第２レジスタに格納され、比較器は、第１、第２メモリに格納されたデータを読み込んで比較を行う。なお、このようなメモリ装置システムでは、第１、第２メモリに格納されたデータは、全てのデータが第１、第２レジスタに一度に格納されるようになっている。

特開２０１１−１５４５９３号公報

しかしながら、上記メモリ装置システムでは、第１、第２メモリに格納されたデータは第１、第２レジスタに一度に格納されるため、第１、第２レジスタの必要容量が大きくなり、大型化し易いという問題がある。また、比較器は、第１、第２メモリのデータを一度に比較するため、第１、第２メモリの容量に応じた処理容量が必要となり、大型化し易いという問題がある。

本発明は上記点に鑑みて、第１、第２レジスタおよび比較器の小型化を図ることのできるメモリ装置システムを提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明ではｍ行（ｍは２以上の整数）のアドレスを有し、ｍ行のアドレスにそれぞれ異なるデータが格納されていると共に、データのエラーを検出するためのパリティビットが格納されている第１メモリ（１）と、ｍ行（ｍは２以上の整数）のアドレスを有し、初期状態において、第１メモリに格納されているデータと同じデータが格納されている第２メモリ（２）と、第１メモリと接続され、第１メモリに格納されているデータのｍ分割された１つのデータのみがアドレスの順に格納される第１レジスタ（３）と、第２メモリと接続され、第２メモリに格納されているデータのｍ分割された１つのデータであって、第１レジスタに格納される第１メモリのデータと同じアドレスであるデータが格納される第２レジスタ（４）と、第１、第２メモリに格納されたデータを比較する比較器（５）と、比較器にて比較された第１メモリのデータが格納される転送レジスタ（６）と、比較器にて第１、第２レジスタのデータが一致しないと判定された場合、第２レジスタのデータが格納される誤データレジスタ（７）と、比較器にて第１、第２レジスタのデータが一致しないと判定された場合、第２レジスタに格納されたデータにおける第２メモリのアドレスが格納される誤アドレスレジスタ（８）と、転送レジスタに格納された全てのデータのパリティを演算すると共に、当該パリティがパリティビットと一致しているか否かを判定するパリティ演算手段（９）と、パリティ演算手段の演算結果に基づいて所定の制御を行う制御手段（１０）と、を備え、以下の点を特徴としている。

すなわち、制御手段は、転送レジスタに第１メモリに格納されている全てのデータが格納された後、パリティ演算手段に転送レジスタに格納された全てのデータのパリティとパリティビットとが一致しているか否かを判定させ、パリティ演算手段が一致していると判定した際には転送レジスタに当該転送レジスタに格納されている全てのデータを外部回路（１２）に送信させ、パリティ演算手段が一致していないと判定した際には、転送レジスタに格納されているデータのうちの誤アドレスレジスタに格納されているアドレスのデータを誤データレジスタに格納されているデータに差し替えた後、再びパリティ演算手段に転送レジスタに格納された全てのデータのパリティとパリティビットとが一致しているか否かを判定させ、パリティ演算手段が一致していると判定した際も転送レジスタに当該転送レジスタに格納されている全てのデータを外部回路に送信させることを特徴としている。

これによれば、第１、第２レジスタには、第１、第２メモリに格納されているデータのうちのｍ分割された１つのデータ、つまり１つのアドレスのデータのみが格納される。また、比較器は、第１、第２レジスタに格納された１つのアドレスのデータを比較する。このため、第１、第２レジスタおよび比較器は、１つのアドレスのデータに対応するものであればよく、小型化を図ることができる。

また、第１メモリに格納されているデータが全て転送レジスタに格納された後、第１メモリに予め格納されているパリティビットと、全てのデータに対するパリティとが一致しているか否かを判定する。そして、転送レジスタに格納されているデータが異常である場合（パリティが一致しない場合）には、転送レジスタに格納されているデータのうちの誤アドレスレジスタに格納されているアドレスのデータを誤データレジスタに格納されているデータと差し替えている。その後、差し替えた後のデータが正常である場合（パリティが一致する場合）、外部回路に当該データを送信するようにしている。このため、第１、第２メモリの１つのアドレスのデータに異常（故障）が発生したとしても、通常の作動を行うことができ、メモリ装置システム全体としての故障率の低減を図ることもできる。

なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の第１実施形態におけるメモリ装置システムの全体構成を示す模式図である。 図１に示す制御部が行うフローチャートである。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
本発明の第１実施形態について図面を参照しつつ説明する。図１に示されるように、本実施形態のメモリ装置システムは、第１、第２メモリ１、２、第１、第２レジスタ３、４、比較器５、転送レジスタ６、誤データレジスタ７、誤アドレスレジスタ８、パリティ演算部９、制御部１０を有している。なお、本実施形態では、パリティ演算部９が本発明のパリティ演算手段に相当し、制御部１０が本発明の制御手段に相当している。

第１、第２メモリ１、２は、ｍ（ｍは２以上の整数であり、ｍ＝２、３、４…と表すことができる）行のアドレスを有すると共にアドレス長がｎ（ｎは１以上の整数であり、ｎ＝１、２、３…と表すことができる）ビットとされている不揮発性メモリが用いられ、初期状態において、同じデータが格納されている。つまり、第１、第２メモリ１、２には、初期状態において、冗長的にデータが格納されている。なお、ｍ、ｎは、本実施形態では、ｍ＋ｎが全体のビット数に対して最小の整数となるように選択されており、例えば、全体のビット数が５１２ビットの場合には、ｍ＋ｎ＝９となるように構成されている。

また、第１、第２メモリ１、２には、アドレス毎に異なるデータが格納されている。本実施形態では、各アドレスに、加速度センサ、角速度センサ、圧力センサ等の物理量に応じたセンサ信号を出力する物理量センサを制御するための制御回路の調整機構に使用される電源電圧、周波数、基準電流等のデータや、各物理量センサのオフセット調整や感度調整等の特性調整を行う際に使用されるオフセット値、感度調整値、温度調整値等のデータが格納されている。

さらに、第１、第２メモリ１、２には、少なくとも１つのアドレスに、エラー検出機能としてのパリティビットが予め格納されている。言い換えると、第１、第２メモリ１、２には、全体として少なくとも１つのパリティビットが予め格納されている。本実施形態では、パリティビットは当該パリティビットと他のビットのデータにおける「１」の数が常に偶数となるように設定されており、いわゆる偶数パリティとされている。なお、パリティビットは、当該パリティビットと他のビットにおける「１」の数が常に奇数となるように設定されたいわゆる奇数パリティとされていてもよい。

そして、第１、第２メモリ１、２は、ｍ分割された１つのデータを順に第１、第２レジスタ３、４に格納する。つまり、第１、第２メモリ１、２は、１つのアドレス毎のデータを順に第１、第２レジスタ３、４に格納する。第１、第２レジスタ３、４は、それぞれ第１、第２メモリ１、２の１つのアドレス分のデータのみを格納できるように構成されており、第１、第２メモリ１、２の１つのアドレスのデータのみを一時的に格納する。

比較器５は、第１、第２レジスタ３、４に格納されているデータを順に比較する。つまり、第１、第２レジスタ３、４には、第１、第２メモリ１、２から順に１つのアドレスのデータが格納されるため、格納されたデータを順に比較する。そして、第１、第２レジスタ３、４に格納されているデータが同じであると判定した場合、第１レジスタ３のデータを転送レジスタ６に格納し、比較器５と接続されているカウンタ１１を更新する。一方、第１、第２レジスタ３、４に格納されているデータが異なると判定した場合、第１レジスタ３のデータを転送レジスタ６に格納すると共に第２レジスタ４のデータを誤データレジスタ７に格納する。そして、そのときのカウンタ１１の値を誤アドレスレジスタ８に格納した後、カウンタ１１を更新する。

また、比較器５は、第１、第２レジスタ３、４に格納されているデータを順に比較するが、比較を開始してから第１、第２レジスタ３、４に格納されているデータが異なると２回判定した場合には、制御信号Ｓを制御部１０に送信して比較を終了する。つまり、転送レジスタ６には、第１、第２レジスタ３、４の各アドレスに格納されているデータが全て一致している場合、または、第１、第２レジスタ３、４の各アドレスに格納されているデータが１つのみ異なる場合に、最初に第１メモリ１のデータが全て格納されるようになっている。

転送レジスタ６、誤データレジスタ７、誤アドレスレジスタ８は、上記のように、比較器５での比較結果に基づいて各種のデータが格納される。そして、転送レジスタ６は、後述するパリティ演算部９での演算結果に基づき、転送レジスタ６に格納されているデータの全部、または一部を外部回路１２に送信する。なお、外部回路１２とは、第１、第２メモリ１、２に格納されているデータを用いて制御を行う制御回路等である。

パリティ演算部９は、転送レジスタ６に最初にデータ（第１メモリ１のアドレス０のデータ）が入力されると、入力されたデータのパリティ（各アドレスのビットのデータにおける「１」の数が奇数であるか偶数であるか）を演算する。また、転送レジスタ６にその後のデータが入力されると、入力された各データのパリティを演算すると共に、既に演算したパリティとの和を演算する。つまり、入力された全てのデータに対するパリティを演算する。

そして、転送レジスタ６に全てのデータが入力されると、第１メモリ１に予め格納されているパリティビットと、全てのデータに対するパリティとが一致しているか否かを判定する。つまり、転送レジスタ６に入力されたデータが正常であるか異常であるかを判定する。

制御部１０は、ＣＰＵ、記憶手段を構成する各種メモリ、周辺機器等を用いて構成されており、第１、第２メモリ１、２、比較器５、転送レジスタ６、誤データレジスタ７、誤アドレスレジスタ８、パリティ演算部９、カウンタ１１、図示しない報知手段等と接続されている。

そして、カウンタ１１の値に基づいて第１、第２メモリ１、２に制御信号Ｐ１を送信し、第１、第２メモリ１、２に、当該第１、第２メモリ１、２に格納されているデータのうちのカウンタ１１の値のアドレスのデータを第１、第２レジスタ３、４に格納させる。また、制御信号Ｐ２を送信し、比較器５に第１、第２レジスタ３、４に格納されているデータを読み込ませてデータを比較させる。そして、制御信号Ｐ３を送信し、パリティ演算部９に転送レジスタ６に格納されているデータのパリティを演算させる。

さらに、カウンタ１１の値がｍである場合、つまり、第１、第２メモリ１、２に格納さされているデータを全て比較した場合、制御信号Ｐ４を送信し、パリティ演算部９に第１メモリ１に予め格納されているパリティビットと、全てのデータに対するパリティとが一致しているか否かを判定させる。

そして、パリティ演算部９での判定結果を読み込み、パリティ演算部９が転送レジスタ６に格納されているデータが正常であると判定した場合、制御信号Ｐ５を送信して転送レジスタ６から外部回路１２に当該転送レジスタ６に格納されているデータを送信させる。一方、パリティ演算部９が転送レジスタ６に格納されているデータが異常であると判定した場合、転送レジスタ６に格納されているデータのうち、誤アドレスレジスタ８に格納されているアドレスのデータを誤データレジスタ７に格納されているデータに差し替える。つまり、比較器５で第１、第２レジスタ３、４のデータが異なると判定されたデータのうちの他方のデータ（第２メモリ２のデータ）に差し替える。その後、再びパリティ演算部９に制御信号Ｐ４を送信し、パリティ演算部９に第１メモリ１に予め格納されているパリティビットと、全てのデータに対するパリティとが一致しているか否かを判定させる。

そして、パリティ演算部９が転送レジスタ６に格納されているデータが正常であると判定した場合、制御信号Ｐ５を送信し、転送レジスタ６から外部回路１２に当該転送レジスタ６に格納されているデータを送信させる。一方、パリティ演算部９が転送レジスタ６に格納されているデータが異常であると判定した場合、制御信号Ｐ６を送信し、転送レジスタ６から外部回路１２に、転送レジスタ６に格納されているデータのうちの差し替えたデータを除くデータを送信させる。そして、報知手段としての音声手段や映像手段等を介し、当該アドレスに格納されているデータ（制御機器）が有効でないことを報知する。

以上が本実施形態におけるメモリ装置システムの構成である。次に、上記メモリ装置システムにおける制御部１０の作動について図２を参照しつつ具体的に説明する。なお、本実施形態のメモリ装置システムは、例えば、車両に搭載され、イグニッションスイッチがオンされると下記作動を開始する。

まず、制御信号Ｐ１〜Ｐ３を送信する（Ｓ１０１）。これにより、最初はカウンタ１１の値が０に設定されているため、第１、第２メモリ１、２から当該第１、第２メモリ１、２に格納されているデータのうちのアドレス０のデータが第１、第２レジスタ３、４に格納される（制御信号Ｐ１）。そして、比較器５にて第１、第２レジスタ３、４に格納されているデータが読み込まれ、第１、第２レジスタ３、４に格納されているデータが同じである場合、第１レジスタ３のデータが転送レジスタ６に格納されてカウンタ１１の値が更新される。一方、第１、第２レジスタ３、４に格納されているデータが異なる場合、第１レジスタ３のデータが転送レジスタ６に格納されると共に第２レジスタ４のデータが誤データレジスタ７に格納され、そのときのカウンタ１１の値が誤アドレスレジスタ８に格納された後、カウンタ１１が更新される（制御信号Ｐ２）。また、比較器５から転送レジスタ６にデータが格納されるため、パリティ演算部９にて転送レジスタ６に格納されたデータのパリティが演算される（制御信号Ｐ３）。

次に、比較器５からの制御信号Ｓを受信したか否かを判定する（Ｓ１０２）。比較器５からの制御信号Ｓを受信した場合（Ｓ１０２：ＹＥＳ）には、第１、第２メモリ１、２に格納されているデータのうちの２つのアドレスのデータが異なっているため、処理を終了する。なお、本実施形態では、処理を終了する際には、報知手段を介して第１、第２メモリ１、２に格納されているデータが有効でないことを報知するようになっている。

比較器５からの制御信号Ｓを受信していない場合（Ｓ１０２：ＮＯ）には、カウンタ１１の値がｍであるか否かを判定する（Ｓ１０３）。そして、カウンタ１１の値がｍでない場合（Ｓ１０３：ＮＯ）には、ステップＳ１０１、Ｓ１０２の作動を繰り返し行う。つまり、第１、第２メモリ１、２に格納されているデータの全てのアドレスのデータを比較させる。カウンタ１１の値がｍである場合（Ｓ１０３：ＹＥＳ）には、第１、第２メモリ１、２の各アドレスに格納されているデータの比較が終了しているため、制御信号Ｐ４を送信し、パリティ演算部９に第１メモリ１に予め格納されているパリティビットと、全てのデータに対するパリティとが一致しているか否かを判定させる。つまり、転送レジスタ６に入力されたデータが正常であるか異常であるかを判定させる（Ｓ１０４）。

そして、パリティ演算部９の演算結果を読み込み、パリティ演算部９が転送レジスタ６に格納されているデータが正常であると判定した場合（Ｓ１０５：ＹＥＳ）、制御信号Ｐ５を送信して転送レジスタ６のデータを外部回路１２に出力させて処理を終了する。（Ｓ１０６）。一方、パリティ演算部９が転送レジスタ６に格納されているデータが異常であると判定した場合（Ｓ１０５：ＮＯ）、誤アドレスレジスタ８に格納されているデータ（誤データレジスタ７に格納されているデータのアドレス）および誤データレジスタ７に格納されているデータを読み込む。そして、転送レジスタ６に格納されているデータのうちの誤アドレスレジスタ８に格納されているアドレスのデータを誤データレジスタ７に格納されているデータに差し替える（Ｓ１０７）。

その後、再び制御信号Ｐ４を送信し、パリティ演算部９に第１メモリ１に予め格納されているパリティビットと、全てのデータに対するパリティとが一致しているか否かを判定させる（Ｓ１０８）。

そして、パリティ演算部９の演算結果を読み込み、パリティ演算部９が転送レジスタ６に格納されているデータが正常であると判定した場合（Ｓ１０９：ＹＥＳ）、上記ステップＳ１０６の制御を行って転送レジスタ６のデータを外部回路１２に出力させる。一方、パリティ演算部９が転送レジスタ６に格納されているデータが異常であると判定した場合（Ｓ１０９：ＮＯ）、制御信号Ｐ６を転送レジスタ６に送信し、転送レジスタ６から外部回路１２に、転送レジスタ６に格納されているデータのうちの差し替えられたデータを除く他のデータを出力させて処理を終了する。なお、本実施形態では、制御信号Ｐ６を送信して処理を終了する場合には、報知手段としての音声手段や映像手段等を介し、当該アドレスに格納されているデータ（制御機器）が有効でないことを報知するようにしている。

以上説明したように、本実施形態では、第１、第２メモリ１、２には、初期状態において同じデータが格納され、格納されたデータは１つのアドレス毎に第１、第２レジスタ３、４に格納されるようになっている。また、比較器５は、第１、第２レジスタ３、４に格納された１つのアドレスのデータを順に比較するようになっている。このため、第１、第２レジスタ３、４および比較器５は、１つのアドレスのデータに対応するものであればよく、小型化を図ることができる。

また、第１メモリ１に格納されているデータが全て転送レジスタ６に格納された後、第１メモリ１に予め格納されているパリティビットと、全てのデータに対するパリティとが一致しているか否かを判定している。そして、転送レジスタ６に格納されているデータが異常である場合には、転送レジスタ６に格納されているデータのうちの誤アドレスレジスタ８に格納されているアドレスのデータを誤データレジスタ７に格納されているデータと差し替えている。そして、差し替えた後のデータが正常である場合、外部回路１２に転送レジスタ６に格納されたデータを送信するようにしている。このため、第１、第２メモリ１、２の１つのアドレスのデータに異常が発生したとしても、通常の作動を行うことができ、メモリ装置システム全体としての故障率の低減を図ることができる。

さらに、差し替えられた後のデータが異常である場合、転送レジスタ６から外部回路１２に、転送レジスタ６に格納されているデータのうちの差し替えられたデータを除く他のデータを出力するようにしている。このため、第１、第２メモリ１、２の１つのアドレスのデータ（差し替えたアドレスのデータ）に異常が発生しているとしても、他のアドレスのデータをそのまま使用することができる。

また、本実施形態では、ｍ＋ｎは全体のビット数に対して最小の整数となるように選択されているため、更なる小型化を図ることができる。

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

例えば、上記第１実施形態では、パリティ演算部９と制御部１０とを別の構成としているが、制御部１０の中にパリティ演算部９が組み込まれていてもよい。また、上記第１実施形態では、制御信号Ｐ２を送信して比較器５に第１、第２レジスタ３、４に格納されているデータを読み込ませるようにしているが、第１、第２レジスタ３、４に制御信号を送信して当該第１、第２レジスタ３、４に格納されているデータを比較器５に送信させるようにしてもよい。

さらに、上記第１実施形態において、ｍ＋ｎは全体のビット数に対して最小の整数となるように選択されていなくてもよい。

１ 第１メモリ
２ 第２メモリ
３ 第１レジスタ
４ 第２レジスタ
５ 比較器
６ 転送レジスタ
７ 誤データレジスタ
８ 誤アドレスレジスタ
９ パリティ演算部
１０ 制御部

Claims (6)

1. ｍ行（ｍは２以上の整数）のアドレスを有し、前記ｍ行のアドレスにそれぞれ異なるデータが格納されていると共に、前記データのエラーを検出するためのパリティビットが格納されている第１メモリ（１）と、
   ｍ行（ｍは２以上の整数）のアドレスを有し、初期状態において、前記第１メモリに格納されているデータと同じデータが格納されている第２メモリ（２）と、
   前記第１メモリと接続され、前記第１メモリに格納されているデータのｍ分割された１つのデータのみが前記アドレスの順に格納される第１レジスタ（３）と、
   前記第２メモリと接続され、前記第２メモリに格納されているデータのｍ分割された１つのデータであって、前記第１レジスタに格納される前記第１メモリのデータと同じアドレスであるデータが格納される第２レジスタ（４）と、
   前記第１、第２メモリに格納されたデータを比較する比較器（５）と、
   前記比較器にて比較された第１メモリのデータが格納される転送レジスタ（６）と、
   前記比較器にて前記第１、第２レジスタのデータが一致しないと判定された場合、前記第２レジスタのデータが格納される誤データレジスタ（７）と、
   前記比較器にて前記第１、第２レジスタのデータが一致しないと判定された場合、前記第２レジスタに格納されたデータにおける前記第２メモリのアドレスが格納される誤アドレスレジスタ（８）と、
   前記転送レジスタに格納された全てのデータのパリティを演算すると共に、当該パリティが前記パリティビットと一致しているか否かを判定するパリティ演算手段（９）と、
   前記パリティ演算手段の演算結果に基づいて所定の制御を行う制御手段（１０）と、を備え、
   前記制御手段は、
   前記転送レジスタに前記第１メモリに格納されている全てのデータが格納された後、前記パリティ演算手段に前記転送レジスタに格納された全てのデータのパリティと前記パリティビットとが一致しているか否かを判定させ、前記パリティ演算手段が一致していると判定した際には前記転送レジスタに当該転送レジスタに格納されている全てのデータを外部回路（１２）に送信させ、前記パリティ演算手段が一致していないと判定した際には、前記転送レジスタに格納されているデータのうちの前記誤アドレスレジスタに格納されているアドレスのデータを前記誤データレジスタに格納されているデータに差し替えた後、再び前記パリティ演算手段に前記転送レジスタに格納された全てのデータのパリティと前記パリティビットとが一致しているか否かを判定させ、前記パリティ演算手段が一致していると判定した際も前記転送レジスタに当該転送レジスタに格納されている全てのデータを前記外部回路に送信させることを特徴とするメモリ装置システム。
2. 前記制御手段は、再び前記パリティ演算手段に前記転送レジスタに格納された全てのデータのパリティと前記パリティビットとが一致しているか否かを判定させた際、前記パリティ演算手段が一致していないと判定した場合には、前記転送レジスタに当該転送レジスタに格納されているデータのうちの前記誤アドレスレジスタに格納されているアドレスのデータを除く他のデータを前記外部回路に送信させることを特徴とする請求項１に記載のメモリ装置システム。
3. 前記第１、第２メモリには、物理量に応じたセンサ信号を出力する物理量センサを制御する制御回路に使用されるデータがそれぞれの前記アドレスに格納されていることを特徴とする請求項１または２に記載のメモリ装置システム。
4. 前記第１、第２メモリには、物理量に応じたセンサ信号を出力する物理量センサの特性を調整するためのデータがそれぞれの前記アドレスに格納されていることを特徴とする請求項１ないし３のいずれか１つに記載のメモリ装置システム。
5. 前記第１、第２メモリは、不揮発性メモリであることを特徴とする請求項１ないし４のいずれか１つに記載のメモリ装置システム。
6. 前記第１、第２メモリは、アドレス長がｎ（ｎは１以上の整数）ビットとされ、前記ｍおよび前記ｎは、ｍ＋ｎが全体のビット数に対して最小の整数となるように選択されていることを特徴とする請求項１ないし５のいずれか１つに記載のメモリ装置システム。
   
   

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