JP2016133910A - メモリ装置システム - Google Patents
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Abstract
【解決手段】m行(mは2以上の整数)のアドレスを有する第1、第2レジスタ3、4に、第1、第2メモリ1、2に格納されているデータのうちの1つのアドレスのデータのみが格納されるようにする。そして、比較器5に、第1、第2レジスタ3、4に格納されているデータの比較を行わせる。これによれば、第1、第2レジスタ3、4には、第1、第2メモリ1、2に格納されているデータのうちのm分割された1つのデータのみが格納され、比較器5は、第1、第2レジスタ3、4に格納された1つのアドレスのデータのみを比較するため、小型化を図ることができる。
【選択図】図1
Description
本発明の第1実施形態について図面を参照しつつ説明する。図1に示されるように、本実施形態のメモリ装置システムは、第1、第2メモリ1、2、第1、第2レジスタ3、4、比較器5、転送レジスタ6、誤データレジスタ7、誤アドレスレジスタ8、パリティ演算部9、制御部10を有している。なお、本実施形態では、パリティ演算部9が本発明のパリティ演算手段に相当し、制御部10が本発明の制御手段に相当している。
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
2 第2メモリ
3 第1レジスタ
4 第2レジスタ
5 比較器
6 転送レジスタ
7 誤データレジスタ
8 誤アドレスレジスタ
9 パリティ演算部
10 制御部
Claims (6)
- m行(mは2以上の整数)のアドレスを有し、前記m行のアドレスにそれぞれ異なるデータが格納されていると共に、前記データのエラーを検出するためのパリティビットが格納されている第1メモリ(1)と、
m行(mは2以上の整数)のアドレスを有し、初期状態において、前記第1メモリに格納されているデータと同じデータが格納されている第2メモリ(2)と、
前記第1メモリと接続され、前記第1メモリに格納されているデータのm分割された1つのデータのみが前記アドレスの順に格納される第1レジスタ(3)と、
前記第2メモリと接続され、前記第2メモリに格納されているデータのm分割された1つのデータであって、前記第1レジスタに格納される前記第1メモリのデータと同じアドレスであるデータが格納される第2レジスタ(4)と、
前記第1、第2メモリに格納されたデータを比較する比較器(5)と、
前記比較器にて比較された第1メモリのデータが格納される転送レジスタ(6)と、
前記比較器にて前記第1、第2レジスタのデータが一致しないと判定された場合、前記第2レジスタのデータが格納される誤データレジスタ(7)と、
前記比較器にて前記第1、第2レジスタのデータが一致しないと判定された場合、前記第2レジスタに格納されたデータにおける前記第2メモリのアドレスが格納される誤アドレスレジスタ(8)と、
前記転送レジスタに格納された全てのデータのパリティを演算すると共に、当該パリティが前記パリティビットと一致しているか否かを判定するパリティ演算手段(9)と、
前記パリティ演算手段の演算結果に基づいて所定の制御を行う制御手段(10)と、を備え、
前記制御手段は、
前記転送レジスタに前記第1メモリに格納されている全てのデータが格納された後、前記パリティ演算手段に前記転送レジスタに格納された全てのデータのパリティと前記パリティビットとが一致しているか否かを判定させ、前記パリティ演算手段が一致していると判定した際には前記転送レジスタに当該転送レジスタに格納されている全てのデータを外部回路(12)に送信させ、前記パリティ演算手段が一致していないと判定した際には、前記転送レジスタに格納されているデータのうちの前記誤アドレスレジスタに格納されているアドレスのデータを前記誤データレジスタに格納されているデータに差し替えた後、再び前記パリティ演算手段に前記転送レジスタに格納された全てのデータのパリティと前記パリティビットとが一致しているか否かを判定させ、前記パリティ演算手段が一致していると判定した際も前記転送レジスタに当該転送レジスタに格納されている全てのデータを前記外部回路に送信させることを特徴とするメモリ装置システム。 - 前記制御手段は、再び前記パリティ演算手段に前記転送レジスタに格納された全てのデータのパリティと前記パリティビットとが一致しているか否かを判定させた際、前記パリティ演算手段が一致していないと判定した場合には、前記転送レジスタに当該転送レジスタに格納されているデータのうちの前記誤アドレスレジスタに格納されているアドレスのデータを除く他のデータを前記外部回路に送信させることを特徴とする請求項1に記載のメモリ装置システム。
- 前記第1、第2メモリには、物理量に応じたセンサ信号を出力する物理量センサを制御する制御回路に使用されるデータがそれぞれの前記アドレスに格納されていることを特徴とする請求項1または2に記載のメモリ装置システム。
- 前記第1、第2メモリには、物理量に応じたセンサ信号を出力する物理量センサの特性を調整するためのデータがそれぞれの前記アドレスに格納されていることを特徴とする請求項1ないし3のいずれか1つに記載のメモリ装置システム。
- 前記第1、第2メモリは、不揮発性メモリであることを特徴とする請求項1ないし4のいずれか1つに記載のメモリ装置システム。
- 前記第1、第2メモリは、アドレス長がn(nは1以上の整数)ビットとされ、前記mおよび前記nは、m+nが全体のビット数に対して最小の整数となるように選択されていることを特徴とする請求項1ないし5のいずれか1つに記載のメモリ装置システム。
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