DE112015005965B4

DE112015005965B4 - Speichervorrichtungssystem

Info

Publication number: DE112015005965B4
Application number: DE112015005965.2T
Authority: DE
Inventors: Naoki Yoshida; Kiminori Nakajima
Original assignee: Seiko Epson Corp; Denso Corp
Current assignee: Seiko Epson Corp; Denso Corp
Priority date: 2015-01-16
Filing date: 2015-12-24
Publication date: 2024-02-29
Anticipated expiration: 2035-12-25
Also published as: DE112015005965T5; JP2016133910A; CN107111563A; JP6455168B2; WO2016113826A1; US10289498B2; US20180004608A1; CN107111563B

Abstract

Speichervorrichtungssystem, aufweisend:einen ersten Speicher (1), der m Zeilen (m ist eine Ganzzahl nicht kleiner als 2) von Adressen aufweist und in dem verschiedene Datenstücke jeweils an den m Zeilen von Adressen gespeichert sind und ein Paritätsbit, das einen Datenfehler erfasst, gespeichert ist;einen zweiten Speicher (2), der m Zeilen (m ist eine Ganzzahl nicht kleiner als 2) von Adressen aufweist und in dem dieselben Datenstücke wie die in dem ersten Speicher gespeicherten Datenstücke in einem Anfangszustand gespeichert sind;ein erstes Register (3), das mit dem ersten Speicher verbunden ist und nur ein Stück von Daten, die in m Stücke unterteilt und in dem ersten Speicher gespeichert sind, in einer Reihenfolge der Adressen in dem ersten Speicher speichert;ein zweites Register (4), das mit dem zweiten Speicher verbunden ist und ein Stück von Daten speichert, die in m Stücke unterteilt und in dem zweiten Speicher gespeichert sind, wobei das eine Datenstück eine Adresse aufweist, die gleich der Adresse der Daten des ersten Speichers ist, die im ersten Register gespeichert sind;einen Komparator (5), der das in dem ersten Speicher gespeicherte Datenstück mit dem in dem zweiten Speicher gespeicherten Datenstück vergleicht;ein Transferregister (6), das das Datenstück des ersten Speichers, das durch den Komparator verglichen ist, speichert;ein Fehlerdatenregister (7), das das Datenstück des zweiten Registers speichert, wenn der Komparator bestimmt, dass es keine Übereinstimmung zwischen dem Datenstück des ersten Registers und dem Datenstück des zweiten Registers gibt;ein Fehleradressenregister (8), das eine Adresse des zweiten Speichers für das in dem zweiten Register gespeicherte Datenstück speichert, wenn der Komparator bestimmt, dass es keine Übereinstimmung zwischen dem Datenstück des ersten Registers und dem Datenstück des zweiten Registers gibt;einen Paritätsberechnungsabschnitt (9), der die Parität aller in dem Transferregister gespeicherten Datenstücke berechnet und bestimmt, ob zwischen der Parität und dem Paritätsbit eine Übereinstimmung besteht; undeine Steuereinrichtung (10), die eine vorbestimmte Steuerung basierend auf einem Berechnungsergebnis durch den Paritätsberechnungsabschnitt ausführt,wobei:nachdem alle in dem ersten Speicher gespeicherten Datenstücke in das Transferregister gespeichert sind, die Steuereinrichtung bewirkt, dass der Paritätsberechnungsabschnitt bestimmt, ob zwischen der Parität aller in dem Transferregister gespeicherten Datenstücke und dem Paritätsbit Übereinstimmung besteht;wenn der Paritätsberechnungsabschnitt bestimmt, dass es eine Paritätsübereinstimmung gibt,die Steuereinrichtung bewirkt, dass das Transferregister alle in dem Transferregister gespeicherten Datenstücke an eine externe Schaltung (12) überträgt;wenn der Paritätsberechnungsabschnitt bestimmt, dass es keine Paritätsübereinstimmung gibt,die Steuereinrichtung das Datenstück an der im Fehleradressenregister gespeicherten Adresse von den im Transferregister gespeicherten Datenstücken mit dem im Fehlerdatenregister gespeicherten Datenstück ersetzt und dann bewirkt, dass der Paritätsberechnungsabschnitt erneut bestimmt, ob Übereinstimmung zwischen der Parität aller im Transferregister gespeicherten Datenstücke und dem Paritätsbit vorliegt, und wenn der Paritätsberechnungsabschnitt bestimmt, dass Paritätsübereinstimmung vorliegt, der Paritätsberechnungsabschnitt bewirkt, dass das Transferregister alle im Transferregister gespeicherten Datenstücke an die externe Schaltung überträgt.

Description

QUERVERWEIS AUF ZUGEHÖRIGE ANMELDUNGEN
TECHNISCHES GEBIET
Die vorliegende Offenbarung betrifft ein Speichervorrichtungssystem mit einem ersten Speicher und einem zweiten Speicher.
HINTERGRUND DER ERFINDUNG
Es wurde ein Speichervorrichtungssystem vorgeschlagen, das einen ersten Speicher und einen zweiten Speicher (einen duplizierten Speicher), der so ausgebildet ist, dass er dieselben Daten speichert, und einen Komparator beinhaltet, der die in dem ersten Speicher gespeicherten Daten mit den in dem zweiten Speicher gespeicherten Daten vergleicht, um zu bestimmen, ob die Daten normal oder abnormal sind (z. B. in der JP 2011 - 154 593 A ). Insbesondere werden in so einem Speichervorrichtungssystem die in jedem des ersten Speichers und des zweiten Speichers gespeicherten Daten einmal in jedes eines ersten Registers und eines zweiten Registers gespeichert und der Komparator liest die in dem ersten Speicher gespeicherten Daten und die in dem zweiten Speicher gespeicherten Daten zum Vergleich aus. Im Übrigen werden in so einem Speichervorrichtungssystem alle Stücke der in jedem des ersten Speichers und des zweiten Speichers gespeicherten Daten jeweils in das erste Register und das zweite Register gleichzeitig gespeichert.
Es wird ferner auf die US 2012 / 0 084 628 A1 und die JP H07- 160 587 A verwiesen, die als Stand der Technik ermittelt wurden.
ÜBERBLICK ÜBER DIE ERFINDUNG
Jedoch sind in dem obigen Speichervorrichtungssystem, da die in jedem des ersten Speichers und des zweiten Speichers gespeicherten Daten in jedes des ersten Registers und des zweiten Registers gleichzeitig gespeichert werden, die erforderlichen Kapazitäten für das erste Register und das zweite Register groß, und die Größen derselben neigen dazu, zuzunehmen. Ferner, da der Komparator die Daten des ersten Speichers mit den Daten des zweiten Speichers zu einem Zeitpunkt vergleicht, muss er eine Verarbeitungskapazität in Übereinstimmung mit den Kapazitäten des ersten Speichers und des zweiten Speichers aufweisen und die Größe des Komparators neigt demnach dazu, zuzunehmen.
Es ist eine Aufgabe der vorliegenden Offenbarung, ein Speichervorrichtungssystem bereitzustellen, das in der Lage ist, Größen eines ersten Registers, eines zweiten Registers und eines Komparators zu reduzieren.
Gemäß einem Aspekt der vorliegenden Offenbarung beinhaltet ein Speichervorrichtungssystem: einen ersten Speicher, der m Zeilen (m ist eine Ganzzahl nicht kleiner als 2) von Adressen aufweist und in dem verschiedene Datenstücke jeweils an den m Zeilen von Adressen gespeichert sind und ein Paritätsbit, das einen Datenfehler erfasst, gespeichert ist; einen zweiten Speicher, der m Zeilen (m ist eine Ganzzahl nicht kleiner als 2) von Adressen aufweist und in dem dieselben Datenstücke wie die in dem ersten Speicher gespeicherten Datenstücke in einem Anfangszustand gespeichert sind; ein erstes Register, das mit dem ersten Speicher verbunden ist und nur ein Stück von Daten, die in m Stücke unterteilt und in dem ersten Speicher gespeichert sind, in einer Reihenfolge der Adressen in dem ersten Speicher speichert; ein zweites Register, das mit dem zweiten Speicher verbunden ist und ein Stück von Daten speichert, die in m Stücke unterteilt und in dem zweiten Speicher gespeichert sind, wobei das eine Datenstück eine Adresse aufweist, die gleich der Adresse der Daten des ersten Speichers ist, die im ersten Register gespeichert sind; einen Komparator, der das in dem ersten Speicher gespeicherte Datenstück mit dem in dem zweiten Speicher gespeicherten Datenstück vergleicht; ein Transferregister, das das Datenstück des ersten Speichers, das durch den Komparator verglichen ist, speichert; ein Fehlerdatenregister, das das Datenstück des zweiten Registers speichert, wenn der Komparator bestimmt, dass es keine Übereinstimmung zwischen dem Datenstück des ersten Registers und dem Datenstück des zweiten Registers gibt; ein Fehleradressenregister, das eine Adresse des zweiten Speichers für das in dem zweiten Register gespeicherte Datenstück speichert, wenn der Komparator bestimmt, dass es keine Übereinstimmung zwischen dem Datenstück des ersten Registers und dem Datenstück des zweiten Registers gibt; einen Paritätsberechnungsabschnitt, der die Parität aller in dem Transferregister gespeicherten Datenstücke berechnet und bestimmt, ob zwischen der Parität und dem Paritätsbit eine Übereinstimmung besteht; und eine Steuereinrichtung, die eine vorbestimmte Steuerung basierend auf einem Berechnungsergebnis durch den Paritätsberechnungsabschnitt ausführt. Nachdem alle in dem ersten Speicher gespeicherten Datenstücke in das Transferregister gespeichert sind, bewirkt die Steuereinrichtung, dass der Paritätsberechnungsabschnitt bestimmt, ob zwischen der Parität aller in dem Transferregister gespeicherten Datenstücke und dem Paritätsbit Übereinstimmung besteht. Wenn der Paritätsberechnungsabschnitt bestimmt, dass es eine Paritätsübereinstimmung gibt, bewirkt die Steuereinrichtung, dass das Transferregister alle in dem Transferregister gespeicherten Datenstücke an eine externe Schaltung überträgt. Wenn der Paritätsberechnungsabschnitt bestimmt, dass es keine Paritätsübereinstimmung gibt, ersetzt die Steuereinrichtung das Datenstück an der im Fehleradressenregister gespeicherten Adresse von den im Transferregister gespeicherten Datenstücken mit dem im Fehlerdatenregister gespeicherten Datenstück und bewirkt dann, dass der Paritätsberechnungsabschnitt erneut bestimmt, ob Übereinstimmung zwischen der Parität aller im Transferregister gespeicherten Datenstücke und dem Paritätsbit vorliegt, und wenn der Paritätsberechnungsabschnitt bestimmt, dass Paritätsübereinstimmung vorliegt, bewirkt der Paritätsberechnungsabschnitt, dass das Transferregister alle im Transferregister gespeicherten Datenstücke an die externe Schaltung überträgt.
Gemäß der Konfiguration werden nur die in m Stücke aufgeteilten und in jedem des ersten Speichers und des zweiten Speichers gespeicherten Daten, nämlich nur ein Datenstück an einer Adresse, in jedes des ersten Registers und des zweiten Registers gespeichert. Ferner vergleicht der Komparator das Datenstück an einer in dem ersten Register gespeicherten Adresse mit dem Datenstück an einer in dem zweiten Register gespeicherten Adresse. Daher müssen das erste Register, das zweite Register und der Komparator nur ein Datenstück an einer Adresse verarbeiten, was zu einer Verringerung der Größe führt.
Nachdem alle in dem ersten Speicher gespeicherten Datenstücke in dem Transferregister gespeichert worden sind, wird bestimmt, ob zwischen dem zuvor im ersten Speicher gespeicherten Paritätsbit und der Parität in Bezug auf alle Datenstücke Übereinstimmung besteht. Wenn die in dem Transferregister gespeicherten Daten abnormal sind (wenn keine Paritätsübereinstimmung vorliegt), wird das Datenstück an der Adresse, die in dem Fehleradressenregister gespeichert ist, von den in dem Transferregister gespeicherten Datenstücken durch das Datenstück ersetzt, das im Fehlerdatenregister gespeichert ist. Danach werden, wenn die Daten nach dem Ersetzen normal sind (bei Paritätsübereinstimmung), die Daten an die externe Schaltung übertragen. Dementsprechend kann auch dann, wenn eine Abnormalität (ein Fehler bzw. Ausfall) in einem Datenstück bei einer Adresse von jedem des ersten Speichers und des zweiten Speichers auftritt, ein normaler Betrieb durchgeführt werden, um eine Verringerung der Ausfallrate des Speichervorrichtungssystems als Ganzes zu ermöglichen.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die obigen und andere Aspekte, Merkmale und Vorteile der vorliegenden Offenbarung werden aus der nachfolgenden detaillierten Beschreibung in Zusammenschau mit den Zeichnungen ersichtlicher.
In den Zeichnungen:

1 ist ein Diagramm, das schematisch eine Gesamtkonfiguration eines Speichervorrichtungssystems gemäß einer ersten Ausführungsform der vorliegenden Offenbarung darstellt; und
2 ist ein Ablaufdiagramm, das von einer in 1 dargestellten Steuereinrichtung ausgeführt wird.

BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
Nachfolgend werden Ausführungsformen der vorliegenden Offenbarung gemäß den Zeichnungen beschrieben. Im Übrigen sind die gleichen oder ähnliche Abschnitte in den nachstehenden Ausführungsformen mit den gleichen Bezugszeichen versehen und beschrieben.
(Erste Ausführungsform)
Eine erste Ausführungsform der vorliegenden Offenbarung wird unter Bezugnahme auf die Zeichnungen beschrieben. Wie in 1 dargestellt ist, beinhaltet das Speichervorrichtungssystem der vorliegenden Ausführungsform einen ersten Speicher 1, einen zweiten Speicher 2, ein erstes Register 3, ein zweites Register 4, einen Komparator 5, ein Transferregister 6, ein Fehlerdatenregister 7, ein Fehleradressenregister 8, einen Paritätsberechnungsabschnitt 9 und eine Steuereinrichtung 10. In der vorliegenden Ausführungsform entspricht der Paritätsberechnungsabschnitt 9 dem Paritätsberechnungsabschnitt der vorliegenden Offenbarung und die Steuereinrichtung 10 entspricht der Steuereinrichtung der vorliegenden Offenbarung.
Jeder des ersten Speichers 1 und des zweiten Speichers 2 ist ein nichtflüchtiger Speicher mit m (m ist eine Ganzzahl kleiner als 2 und kann als m = 2, 3, 4... repräsentiert sein) Zeilen mit einer Adresslänge von n (n ist eine Ganzzahl kleiner als 1 und kann als n = 1, 2, 3... repräsentiert sein) Bits. In einem Anfangszustand werden dieselben Daten in jedem des ersten Speichers 1 und des zweiten Speichers 2 gespeichert. Das heißt, Daten werden in jedem des ersten Speichers 1 und des zweiten Speichers 2 im Anfangszustand redundant gespeichert. In der vorliegenden Ausführungsform sind m und n so gewählt, dass m + n die minimale Ganzzahl in Bezug auf eine Gesamtzahl von Bits ist. Wenn beispielsweise die Gesamtzahl der Bits 512 beträgt, wird m + n auf 9 festgelegt.
Ferner wird in jedem des ersten Speichers 1 und des zweiten Speichers 2 ein unterschiedliches Datenstück bei jeder Adresse gespeichert. In der vorliegenden Ausführungsform speichern die jeweiligen Adressen: Datenstücke wie etwa eine Versorgungsspannung, eine Frequenz und einen Referenzstrom, die in einem Einstellmechanismus einer Steuerschaltung zum Steuern eines Sensors für eine physikalische Größe verwendet werden, der ein Sensorsignal gemäß einer physikalischen Größe ausgibt, wie ein Beschleunigungssensor, ein Winkelgeschwindigkeitssensor oder ein Drucksensor; und Datenstücke, wie beispielsweise einen Versatzwert, einen Empfindlichkeitseinstellwert und einen Temperatureinstellwert, die zum Zeitpunkt der Durchführung einer charakteristischen Einstellung, wie etwa einer Versatzeinstellung und einer Empfindlichkeitseinstellung an jedem Sensor für eine physikalische Größe verwendet werden.
Ferner wird vorab ein Paritätsbit als eine Fehlererfassungsfunktion an mindestens einer Adresse in dem ersten Speicher 1 und dem zweiten Speicher 2 gespeichert. Mit anderen Worten wird mindestens ein Paritätsbit in dem ersten Speicher 1 und dem zweiten Speicher 2 als ein Ganzes vorab gespeichert. In der vorliegenden Ausführungsform wird das Paritätsbit so festgelegt, dass die Zahl „1“ in einem Datenstück des Paritätsbits und Bits, die sich von dem Paritätsbit unterscheiden, konstant auf eine gerade Zahl festgelegt sind, was sogenannter geradzahliger Parität entspricht. Das Paritätsbit kann eine sogenannte ungerade Parität sein, die so festgelegt ist, das die Zahl „1“ in Datenstücken des Paritätsbits und Bits, die sich von dem Paritätsbit unterscheiden, konstant eine ungerade Zahl sind.
Jeder des ersten Speichers 1 und des zweiten Speichers 2 speichert sequentiell ein Datenstück, das in m Stücke unterteilt ist, in jedes des ersten Registers 3 und des zweiten Registers 4. Das heißt, der erste Speicher 1 und der zweite Speicher 2 speichern sequentiell jeweils ein Datenstück an einer Adresse in das erste Register 3 und das zweite Register 4. Das erste Register 3 und das zweite Register 4 sind so konfiguriert, dass sie nur ein Datenstück an einer Adresse jedes des ersten Speichers 1 und des zweiten Speichers 2 speichern können und vorübergehend nur ein Datenstück an einer Adresse des ersten Speichers 1 und des zweiten Speichers 2 speichern.
Der Komparator 5 vergleicht sequentiell die in dem ersten Register 3 und dem zweiten Register 4 gespeicherten Datenstücke. Das heißt, da ein Datenstück an einer Adresse in jedes des ersten Registers 3 und des zweiten Registers 4 sequentiell von jedem des ersten Speichers 1 und des zweiten Speicher 2 gespeichert wird, vergleicht der Komparator 5 sequentiell die gespeicherten Datenstücke. Wenn bestimmt wird, dass die in dem ersten Register 3 und dem zweiten Register 4 gespeicherten Datenstücke gleich sind, speichert der Komparator 5 das Datenstück des ersten Registers 3 in das Transferregister 6, um einen mit dem Komparator 5 verbundenen Zähler 11 zu aktualisieren. Andererseits speichert der Komparator 5, wenn er bestimmt, dass die in dem ersten Register 3 und dem zweiten Register 4 gespeicherten Datenstücke sich unterscheiden, das Datenstück des ersten Registers 3 in das Transferregister 6 und speichert ebenso das Datenstück des zweiten Registers 4 in das Fehlerdatenregister 7. Nach dem Speichern eines Werts des Zählers 11 zu diesem Zeitpunkt in das Fehleradressenregister 8 aktualisiert der Komparator 5 den Zähler 11.
Wenn der Komparator 5 sequentiell die in dem ersten Register 3 und dem zweiten Register 4 gespeicherten Datenstücke vergleicht und bestimmt, dass die in dem ersten Register 3 und dem zweiten Register 4 gespeicherten Datenstücke zweimal ausgehend vom Beginn des Vergleichs verschieden sind, sendet der Komparator 5 ein Steuersignal S an die Steuereinrichtung und schließt den Vergleich ab. Das heißt, wenn alle Datenstücke, die an den jeweiligen Adressen des ersten Registers 3 und des zweiten Registers 4 gespeichert sind, übereinstimmen oder wenn nur ein Datenstück, das bei jeder Adresse des ersten Registers 3 und des zweiten Registers 4 gespeichert ist, unterschiedlich ist, werden alle Datenstücke des ersten Speichers 1 in das Transferregister 6 gespeichert.
Wie oben beschrieben ist, werden in das Transferregister 6, das Fehlerdatenregister 7 und das Fehleradressenregister 8 auf der Basis der Ergebnisse des Vergleichs durch den Komparator 5 verschiedene Datenstücke gespeichert. Dann überträgt das Transferregister 6 alle oder einige Datenstücke, die darin gespeichert sind, zu einer externen Schaltung 12 auf der Basis eines Berechnungsergebnisses in dem später beschriebenen Paritätsberechnungsabschnitt 9. Im Übrigen ist die externe Schaltung 12 eine Steuerschaltung oder dergleichen, die eine Steuerung unter Verwendung der in jedem des ersten Speichers 1 und des zweiten Speichers 2 gespeicherten Daten durchführt.
Wenn ein Datenstück (ein Datenstück an einer Adresse 0 des ersten Speichers 1) zuerst in das Transferregister 6 eingegeben wird, berechnet der Paritätsberechnungsabschnitt 9 die Parität des eingegebenen Datenstücks (ob die Zahl „1“ In den Bit-Daten bei jeder Adresse eine ungerade Zahl oder eine gerade Zahl ist). Wenn ferner nachfolgende Datenstücke in das Transferregister 6 eingegeben werden, berechnet der Paritätsberechnungsabschnitt 9 die Parität jedes Stücks der eingegebenen Daten und berechnet eine Summe dieser Parität und der bereits berechneten Parität. Das heißt, der Paritätsberechnungsabschnitt 9 berechnet die Parität in Bezug auf alle Stücke von eingegebenen Daten.
Wenn alle in dem ersten Speicher gespeicherten Datenstücke in dem Transferregister 6 gespeichert sind, bestimmt der Paritätsberechnungsabschnitt 9, ob zwischen dem zuvor in dem ersten Speicher 1 gespeicherten Paritätsbit und der Parität in Bezug auf alle Datenstücke Übereinstimmung besteht. Das heißt, der Paritätsberechnungsabschnitt 9 bestimmt, ob die in das Transferregister 6 eingegebenen Daten normal oder abnormal sind.
Die Steuereinrichtung ist durch eine CPU, eine Vielzahl von Speichern, die einen Speicherabschnitt konfigurieren, ein Peripheriegerät oder dergleichen konfiguriert und mit dem ersten Speicher 1, dem zweiten Speicher 2, dem Komparator 5, dem Transferregister 6, dem Fehlerdatenregister 7, dem Fehleradressenregister 8, den Paritätsberechnungsabschnitt 9, dem Zähler 11, einem Benachrichtigungsabschnitt (nicht gezeigt) oder dergleichen verbunden.
Dann überträgt die Steuereinrichtung basierend auf dem Wert des Zählers 11 ein Steuersignal P1 an jeden des ersten Speichers 1 und des zweiten Speichers 2 und bewirkt, dass jeder des ersten Speichers 1 und des zweiten Speichers 2 in jedes des ersten Registers 3 und des zweiten Registers 4 ein Datenstück an einer Adresse mit dem Wert des Zählers 11 von den in jedem des ersten Speichers 1 und des zweiten Speicher 2 gespeicherten Datenstücken speichert. Weiterhin überträgt die Steuereinrichtung ein Steuersignal P2 und veranlasst den Komparator 5, das in jedem des ersten Registers 3 und des zweiten Registers 4 gespeicherte Datenstück zum Vergleich zu lesen. Die Steuereinrichtung überträgt dann ein Steuersignal P3 und veranlasst den Paritätsberechnungsabschnitt 9, die Parität des in dem Transferregister 6 gespeicherten Datenstücks zu berechnen.
Wenn der Wert des Zählers 11 m ist, nämlich wenn alle in dem ersten Speicher 1 und dem zweiten Speicher 2 gespeicherten Datenstücke verglichen sind, überträgt die Steuereinrichtung ein Steuersignal P4 und bewirkt, dass der Paritätsberechnungsabschnitt 9 bestimmt, ob es ist Übereinstimmung zwischen dem zuvor in dem ersten Speicher 1 gespeicherten Paritätsbit und der Parität in Bezug auf alle Datenstücke gibt.
Die Steuereinrichtung liest dann ein Ergebnis der Bestimmung in dem Paritätsberechnungsabschnitt 9. Wenn der Paritätsberechnungsabschnitt 9 bestimmt, dass die in dem Transferregister 6 gespeicherten Daten normal sind, überträgt die Steuereinrichtung ein Steuersignal P5 und veranlasst das Transferregister 6, die in dem Transferregister 6 gespeicherten Daten an die externe Schaltung 12 zu übertragen. Wenn andererseits der Paritätsberechnungsabschnitt 9 bestimmt, dass die in dem Transferregister 6 gespeicherten Daten abnormal sind, ersetzt die Steuereinrichtung das Datenstück an der Adresse, die in dem Fehleradressenregister 8 gespeichert ist, von den in dem Transferregister 6 gespeicherten Datenstücken mit dem in dem Fehlerdatenregister 7 gespeicherten Datenstück. Das heißt, die Steuereinrichtung ersetzt das Datenstück durch das andere Datenstück (das Datenstück des zweiten Speichers 2) von den Datenstücken, die in dem ersten Register 3 und dem zweiten Register 4 gespeichert sind und die im Komparator als unterschiedlich bestimmt worden sind. Danach überträgt die Steuereinrichtung das Steuersignal P4 wieder zu dem Paritätsberechnungsabschnitt 9 und bewirkt, dass der Paritätsberechnungsabschnitt 9 bestimmt, ob zwischen dem zuvor in dem ersten Speicher 1 gespeicherten Paritätsbit und der Parität in Bezug auf alle Datenstücke Übereinstimmung besteht.
Wenn der Paritätsberechnungsabschnitt 9 bestimmt, dass die in dem Transferregister 6 gespeicherten Daten normal sind, überträgt die Steuereinrichtung ein Steuersignal P5 und veranlasst das Transferregister 6, die in dem Transferregister 6 gespeicherten Daten an die externe Schaltung 12 zu übertragen. Wenn andererseits der Paritätsberechnungsabschnitt 9 bestimmt, dass die in dem Transferregister 6 gespeicherten Daten abnormal sind, überträgt die Steuereinrichtung ein Steuersignal P6 und veranlasst das Transferregister 6, die Datenstücke mit Ausnahme des ersetzten Datenstücks von den in dem Transferregister 6 gespeicherten Datenstücken zu der externen Schaltung 12 zu übertragen. Dann teilt die Steuereinrichtung, dass das Datenstück (eine Steuereinrichtung), das an der obigen Adresse gespeichert ist, nicht gültig ist, durch einen Sprachabschnitt, einen Videoabschnitt oder dergleichen mit, die den Benachrichtigungsabschnitt darstellen.
Das obige ist die Konfiguration des Speichervorrichtungssystems in der vorliegenden Ausführungsform. Als nächstes wird der Betrieb der Steuereinrichtung in dem Speichervorrichtungssystem unter Bezugnahme auf 2 spezifisch beschrieben. Das Speichervorrichtungssystem der vorliegenden Ausführungsform ist beispielsweise an einem Fahrzeug angebracht und startet die folgende Operation, wenn ein Zündschalter eingeschaltet wird.
Zuerst werden die Steuersignale P1 bis P3 übertragen (S101). Durch diese Übertragung wird, da der Wert des Zählers 11 anfänglich auf 0 gesetzt ist, ein Datenstück an einer Adresse 0 von den in jedem des ersten Speichers 1 und des zweiten Speichers 2 gespeicherten Datenstücken von jedem des ersten Speichers 1 und des zweiten Speichers 2 in jedes des ersten Registers 3 und des zweiten Registers 4 gespeichert (das Steuersignal P1). Die in dem ersten Register 3 und dem zweiten Register 4 gespeicherten Datenstücke werden in dem Komparator 5 gelesen, und wenn die in dem ersten Register 3 und dem zweiten Register 4 gespeicherten Datenstücke gleich sind, wird das Datenstück des ersten Registers 3 in das Transferregister 6 gespeichert und der Wert des Zählers 11 wird aktualisiert. Wenn andererseits die in dem ersten Register 3 und dem zweiten Register 4 gespeicherten Datenstücke unterschiedlich zueinander sind, wird das Datenstück des ersten Registers 3 in das Transferregister 6 gespeichert und das Datenstück des zweiten Registers 4 in das Fehlerdatenregister 7 gespeichert. Der Wert des Zählers 11 zu diesem Zeitpunkt wird in das Fehleradressenregister 8 gespeichert und danach wird der Zähler 11 aktualisiert (das Steuersignal P2). Da ferner das Datenstück von dem Komparator 5 in das Transferregister 6 gespeichert wird, wird die Parität des in das Transferregister 6 gespeicherten Datenstücks in dem Paritätsberechnungsabschnitt 9 berechnet (Steuersignal P3).
Anschließend wird bestimmt, ob das Steuersignal S vom Komparator 5 empfangen wurde (S102). Wenn das Steuersignal S von dem Komparator 5 empfangen wurde (S102: JA), sind die Datenstücke an zwei Adressen von den Datenstücken, die in jedem des ersten Speichers 1 und des zweiten Speichers 2 gespeichert sind, unterschiedlich und daher ist die Verarbeitung abgeschlossen. In der vorliegenden Ausführungsform wird zum Zeitpunkt des Abschlusses der Verarbeitung durch den Benachrichtigungsabschnitt mitgeteilt, dass die in jedem des ersten Speichers 1 und des zweiten Speichers 2 gespeicherten Daten nicht gültig sind.
Wenn das Steuersignal S nicht vom Komparator 5 empfangen wurde (S102: NEIN), wird bestimmt, ob der Wert des Zählers 11 m ist (S103). Wenn der Wert des Zählers 11 nicht m ist (S103: NEIN), werden die Operationen von S101 und S102 wiederholt durchgeführt. Das heißt, die Datenstücke an allen Adressen, die in dem ersten Speicher 1 und dem zweiten Speicher 2 gespeichert sind, werden verglichen. Wenn der Wert des Zählers 11 m ist (S103: JA), da der Vergleich der an den jeweiligen Adressen gespeicherten Datenstücke in dem ersten Speicher 1 und dem zweiten Speicher 2 abgeschlossen ist, wird das Steuersignal P4 übertragen, um zu bewirken, dass der Paritätsberechnungsabschnitt 9 bestimmt, ob es eine Übereinstimmung zwischen dem zuvor in dem ersten Speicher 1 gespeicherten Paritätsbit und der Parität in Bezug auf alle Datenstücke gibt. Das heißt, es wird bestimmt, ob die in das Transferregister 6 eingegebenen Daten normal oder abnormal sind (S104).
Ein Ergebnis der Berechnung durch den Paritätsberechnungsabschnitt 9 wird dann gelesen und wenn der Paritätsberechnungsabschnitt 9 bestimmt, dass die in dem Transferregister 6 gespeicherten Daten normal sind (S105: JA), wird das Steuersignal P5 übertragen, um die Daten des Transferregisters 6 an die externe Schaltung 12 auszugeben, und die Verarbeitung ist abgeschlossen (S106). Wenn andererseits der Paritätsberechnungsabschnitt 9 bestimmt, dass die in dem Transferregister 6 gespeicherten Daten abnormal sind (S105: NEIN), wird das in dem Fehleradressenregister 8 gespeicherte Datenstück (die Adresse des in Fehlerdatenregister 7 gespeicherten Datenstücks) und das in dem Fehlerdatenregister 7 gespeicherte Datenstück gelesen. Dann wird aus den in dem Transferregister 6 gespeicherten Datenstücken das Datenstück an der in dem Fehleradressenregister 8 gespeicherten Adresse durch das in dem Fehlerdatenregister 7 gespeicherte Datenstück ersetzt (S107).
Danach wird das Steuersignal P4 erneut übertragen, um zu bewirken, dass der Paritätsberechnungsabschnitt 9 bestimmt, ob zwischen dem zuvor in dem ersten Speicher 1 gespeicherten Paritätsbit und der Parität in Bezug auf alle Datenstücke Übereinstimmung besteht (S108).
Ein Ergebnis der Berechnung durch den Paritätsberechnungsabschnitt 9 wird dann gelesen und wenn der Paritätsberechnungsabschnitt 9 bestimmt, dass die in dem Transferregister 6 gespeicherten Daten normal sind (S109: JA), wird die oben beschriebene Steuerung von S 106 durchgeführt, um die Daten des Transferregisters 6 an die externe Schaltung 12 auszugeben. Wenn andererseits der Paritätsberechnungsabschnitt 9 bestimmt, dass die in dem Transferregister 6 gespeicherten Daten abnormal sind (S109: NEIN), wird das Steuersignal P6 an das Transferregister 6 übertragen, um die anderen Datenstücke mit Ausnahme des ausgetauschten Datenstücks von den in dem Transferregister 6 gespeicherten Datenstücken ausgehend vom Transferregister 6 an die externe Schaltung 12 auszugeben. Bei der vorliegenden Ausführungsform, wenn das Steuersignal P6 übertragen wird, um die Verarbeitung abzuschließen, wird, dass das Datenstück (die Steuereinrichtung), das bei der obigen Adresse gespeichert ist, nicht gültig ist, durch den Sprachabschnitt, den Videoabschnitt oder dergleichen, die den Benachrichtigungsabschnitt darstellen, mitgeteilt.
Wie oben beschrieben, werden in der vorliegenden Ausführungsform dieselben Daten in dem ersten Speicher 1 und dem zweiten Speicher 2 in dem Anfangszustand gespeichert, und ein Stück der gespeicherten Daten bei jeder einen Adresse wird in jedem des ersten Registers 3 und des zweiten Registers 4 gespeichert. Ferner vergleicht der Komparator 5 sequentiell ein Datenstück an einer in dem ersten Register 3 gespeicherten Adresse mit einem Datenstück an einer in dem zweiten Register 4 gespeicherten Adresse. Daher müssen das erste Register 3, das zweite Register 4 und der Komparator 5 nur ein Datenstück an einer Adresse handhaben, was zu einer Verringerung der Größe führt.
Nachdem alle in dem ersten Speicher 1 gespeicherten Datenstücke in dem Transferregister 6 gespeichert worden sind, wird bestimmt, ob zwischen dem zuvor in dem ersten Speicher 1 gespeicherten Paritätsbit und der Parität in Bezug auf alle Datenstücke Übereinstimmung vorliegt. Wenn die in dem Transferregister 6 gespeicherten Daten abnormal sind, wird das Datenstück an der in dem Fehleradressenregister 8 gespeicherten Adresse von den im Transferregister 6 gespeicherten Daten durch das in dem Fehlerdatenregister 7 gespeicherte Datenstück ersetzt. Wenn die Daten nach dem Austausch normal sind, werden die in dem Transferregister 6 gespeicherten Daten an die externe Schaltung 12 übertragen. Dementsprechend kann auch dann, wenn die Abnormalität in einem Datenstück bei einer Adresse jedes des ersten Speichers 1 und des zweiten Speichers 2 auftritt, ein normaler Betrieb durchgeführt werden, um eine Verringerung der Ausfallrate des Speichervorrichtungssystems als Ganzes zu ermöglichen.
Wenn die Daten nach dem Ersetzen bzw. dem Austausch abnormal sind, werden die anderen Datenstücke mit Ausnahme des ersetzten Datenstücks von den in dem Transferregister 6 gespeicherten Datenstücken ausgehend von dem Transferregister 6 an die externe Schaltung 12 ausgegeben. Selbst wenn eine Abnormalität in einem Datenstück an einer Adresse von jedem des ersten Speichers 1 und des zweiten Speichers 2 (das Datenstück an der ersetzten Adresse) aufgetreten ist, können die Datenstücke an den anderen Adressen verwendet werden, wie sie sind.
Darüber hinaus wird in der vorliegenden Ausführungsform m + n so gewählt, dass sie die minimale Ganzzahl in Bezug auf eine Gesamtzahl von Bits ist, wodurch eine weitere Größenverringerung ermöglicht wird.
(Andere Ausführungsformen)
Die vorliegende Offenbarung ist nicht auf die obige Ausführungsform beschränkt, sondern kann innerhalb des in der vorliegenden Offenbarung beschriebenen Umfangs geeignet modifiziert werden.
Beispielsweise, obwohl der Paritätsberechnungsabschnitt 9 und die Steuereinrichtung 10 in der ersten Ausführungsform separat konfiguriert sind, kann der Paritätsberechnungsabschnitt 9 in die Steuereinrichtung 10 integriert sein. Obwohl das Steuersignal P2 übertragen wird, um zu bewirken, dass der Komparator 5 ein Datenstück liest, das in dem ersten Register 3 und dem zweiten Register 4 in der ersten Ausführungsform gespeichert ist, kann ein Steuersignal an jedes des ersten Registers 3 und des zweiten Registers 4 übertragen werden, um zu bewirken, dass jedes der ersten Register 3 und des zweiten Registers 4 ein Datenstück, das das erste Register 3 und das zweite Register 4 gespeichert haben, an den Komparator 5 überträgt.
Darüber hinaus muss in der ersten Ausführungsform m + n nicht als die minimale Ganzzahl in Bezug auf eine Gesamtzahl von Bits ausgewählt werden.

Claims

Speichervorrichtungssystem, aufweisend: einen ersten Speicher (1), der m Zeilen (m ist eine Ganzzahl nicht kleiner als 2) von Adressen aufweist und in dem verschiedene Datenstücke jeweils an den m Zeilen von Adressen gespeichert sind und ein Paritätsbit, das einen Datenfehler erfasst, gespeichert ist; einen zweiten Speicher (2), der m Zeilen (m ist eine Ganzzahl nicht kleiner als 2) von Adressen aufweist und in dem dieselben Datenstücke wie die in dem ersten Speicher gespeicherten Datenstücke in einem Anfangszustand gespeichert sind; ein erstes Register (3), das mit dem ersten Speicher verbunden ist und nur ein Stück von Daten, die in m Stücke unterteilt und in dem ersten Speicher gespeichert sind, in einer Reihenfolge der Adressen in dem ersten Speicher speichert; ein zweites Register (4), das mit dem zweiten Speicher verbunden ist und ein Stück von Daten speichert, die in m Stücke unterteilt und in dem zweiten Speicher gespeichert sind, wobei das eine Datenstück eine Adresse aufweist, die gleich der Adresse der Daten des ersten Speichers ist, die im ersten Register gespeichert sind; einen Komparator (5), der das in dem ersten Speicher gespeicherte Datenstück mit dem in dem zweiten Speicher gespeicherten Datenstück vergleicht; ein Transferregister (6), das das Datenstück des ersten Speichers, das durch den Komparator verglichen ist, speichert; ein Fehlerdatenregister (7), das das Datenstück des zweiten Registers speichert, wenn der Komparator bestimmt, dass es keine Übereinstimmung zwischen dem Datenstück des ersten Registers und dem Datenstück des zweiten Registers gibt; ein Fehleradressenregister (8), das eine Adresse des zweiten Speichers für das in dem zweiten Register gespeicherte Datenstück speichert, wenn der Komparator bestimmt, dass es keine Übereinstimmung zwischen dem Datenstück des ersten Registers und dem Datenstück des zweiten Registers gibt; einen Paritätsberechnungsabschnitt (9), der die Parität aller in dem Transferregister gespeicherten Datenstücke berechnet und bestimmt, ob zwischen der Parität und dem Paritätsbit eine Übereinstimmung besteht; und eine Steuereinrichtung (10), die eine vorbestimmte Steuerung basierend auf einem Berechnungsergebnis durch den Paritätsberechnungsabschnitt ausführt, wobei: nachdem alle in dem ersten Speicher gespeicherten Datenstücke in das Transferregister gespeichert sind, die Steuereinrichtung bewirkt, dass der Paritätsberechnungsabschnitt bestimmt, ob zwischen der Parität aller in dem Transferregister gespeicherten Datenstücke und dem Paritätsbit Übereinstimmung besteht; wenn der Paritätsberechnungsabschnitt bestimmt, dass es eine Paritätsübereinstimmung gibt, die Steuereinrichtung bewirkt, dass das Transferregister alle in dem Transferregister gespeicherten Datenstücke an eine externe Schaltung (12) überträgt; wenn der Paritätsberechnungsabschnitt bestimmt, dass es keine Paritätsübereinstimmung gibt, die Steuereinrichtung das Datenstück an der im Fehleradressenregister gespeicherten Adresse von den im Transferregister gespeicherten Datenstücken mit dem im Fehlerdatenregister gespeicherten Datenstück ersetzt und dann bewirkt, dass der Paritätsberechnungsabschnitt erneut bestimmt, ob Übereinstimmung zwischen der Parität aller im Transferregister gespeicherten Datenstücke und dem Paritätsbit vorliegt, und wenn der Paritätsberechnungsabschnitt bestimmt, dass Paritätsübereinstimmung vorliegt, der Paritätsberechnungsabschnitt bewirkt, dass das Transferregister alle im Transferregister gespeicherten Datenstücke an die externe Schaltung überträgt.
Speichervorrichtungssystem nach Anspruch 1, wobei, wenn die Steuereinrichtung bewirkt, dass der Paritätsberechnungsabschnitt erneut bestimmt, ob zwischen der Parität aller in dem Transferregister gespeicherten Datenstücke und dem Paritätsbit Übereinstimmung vorliegt, und wenn der Paritätsberechnungsabschnitt bestimmt, dass keine Paritätsübereinstimmung vorliegt, die Steuereinrichtung an die externe Schaltung andere Datenstücke mit Ausnahme der Daten an der im Fehleradressenregister gespeicherten Adresse von den im Transferregister gespeicherten Datenstücken überträgt.
Speichervorrichtungssystem nach Anspruch 1 oder 2, wobei die Datenstücke in jedem des ersten Speichers und des zweiten Speichers gespeichert sind, wobei die Datenstücke an den jeweiligen Adressen gespeichert werden und von einer Steuerschaltung verwendet werden, die einen Sensor für eine physikalische Größe steuert, der ein Sensorsignal entsprechend einer physikalischen Größe ausgibt.
Speichervorrichtungssystem nach einem der Ansprüche 1 bis 3, wobei die Datenstücke in jedem des ersten Speichers und des zweiten Speichers gespeichert sind, wobei die Datenstücke an den jeweiligen Adressen gespeichert werden und bei der Einstellung einer Charakteristik eines Sensors für eine physikalische Größe verwendet werden, der ein Sensorsignal gemäß einer physikalischen Größe ausgibt.
Speichervorrichtungssystem nach einem der Ansprüche 1 bis 4, wobei der erste Speicher und der zweite Speicher nichtflüchtige Speicher sind.
Speichervorrichtungssystem nach einem der Ansprüche 1 bis 5, wobei jeder des ersten Speichers und des zweiten Speichers eine Adressenlänge von n (n ist eine Ganzzahl nicht kleiner als 1) Bits aufweist; und m und n so gewählt sind, dass m + n eine minimale Ganzzahl in Bezug auf eine Gesamtzahl von Bits ist.