JPH1021155A

JPH1021155A - メモリデータ比較方式

Info

Publication number: JPH1021155A
Application number: JP8176770A
Authority: JP
Inventors: Yasushi Miyagawa; 泰宮川; Ichiro Ayukawa; 一朗鮎川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-07-05
Filing date: 1996-07-05
Publication date: 1998-01-23
Anticipated expiration: 2016-07-05
Also published as: JP3630350B2

Abstract

(57)【要約】（修正有）【課題】ＣＰＵに処理負担を掛けずに、短時間で、効
率よくデータの比較を行えるメモリデータ比較方式の提
供。【解決手段】ＣＰＵとメモリとがシステムバスを介し
て接続するデータ処理システムのメモリデータ比較方式
において、異なるチップ選択信号で付勢される第１，第
２のメモリと、ＣＰＵへのバス要求により、該ＣＰＵよ
りシステムバスのアクセスを許された期間に、該システ
ムバスを介して第１，第２のメモリのデータ比較制御を
行う比較制御部と、第１，第２のメモリ間のデータバス
に介在して該データバスの開放／閉成を行うバススイッ
チ部と、第２のメモリのチップ選択を付勢するメモリ付
勢手段と、バススイッチ部により画成される第１，第２
のデータバスに接続して両データバスのデータを比較す
るデータ比較部とを備え、比較制御部は、バススイッチ
部を介してデータバスを開放し、かつメモリ付勢手段を
付勢して第１，第２のメモリから第１，第２のデータを
同時に読み出すと共に、データ比較部により第１，第２
のデータを比較する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリデータ比較方
式に関し、更に詳しくは、ＣＰＵとメモリとがシステム
バスを介して接続するデータ処理システムのメモリデー
タ比較方式に関する。今日、あらゆる装置はＣＰＵとメ
モリとがシステムバスを介して接続するデータ処理シス
テムにより制御されていると言っても過言ではない。こ
のような装置を効率良く、かつ低コストで実現するため
には、処理手順を記述するプログラム部分と、処理にパ
ラメータを与えるデータ部分とを分けてソフトウエアを
構成する手法が採られる。

【０００２】例えば、交換機等の複雑な通信装置では、
導入される局により、設備の規模、電話番号の使用方
法、回線の設定方法等が異なる。そこで、このデータ部
分を、システム構成により定まるシステムデータ、局に
より異なる局データ、加入者により異なる加入者データ
等に分割し、適用条件の相違を局データと加入者データ
とで吸収する構成（所謂ジェネリック構成）を採ってい
る。

【０００３】従って、このデータ部分は装置に不可欠の
固有情報であり、装置（システム）の安全な運用のため
には、常にこのデータ部分の妥当性、正当性を効率よく
チェックしておく必要がある。

【０００４】

【従来の技術】図７，図８は従来技術を説明する図
（１），（２）である。図７は伝送装置の典型的な一部
構成を示す図で、架構成のスロットに挿入されるＣＰＵ
ボード１００と、そのパラメータ情報（運用情報）をバ
ックアップ保持するメモリボード２００とが示されてい
る。

【０００５】ＣＰＵボード１００において、１は装置の
主制御を行うＣＰＵ、２はＣＰＵ１が実行するＯＳ等の
制御プログラムを記憶しているＲＯＭ、３は必要なアプ
リケーションプログラムを記憶するＲＡＭａ、４は必要
な動作パラメータやＣＰＵ１のワークエリアを備えるＲ
ＡＭｂ、５はアドレス空間の上位ビットをデコードして
各メモリのチップ選択信号ＣＳ０〜ＣＳ３を生成するア
ドレスデコーダ（ＡＤＥＣ）、ＡＢはアドレス情報を載
せるアドレスバス、ＤＢはデータ情報を載せるデータバ
ス、ＣＢは各種制御信号を載せるコントロールバスであ
る。ＡＢ〜ＣＢをまとめてシステムバスと言う。メモリ
ボード２００において、６は不揮発性のメモリ（ＥＥＰ
ＲＯＭ）である。

【０００６】ところで、一般に伝送装置は、一旦システ
ムを立ち上げると、以後は２４時間連続で何年も稼働す
ることが要求される。このため、伝送装置は２重化冗長
構成を備えると共に、運用途中でＣＰＵボード１００に
障害が発生すると、該ＣＰＵボード１００を活線状態で
他のものと交換し、その後ＥＥＰＲＯＭ６の運用情報を
ＲＡＭｂにロード、展開する。また、運用途中でメモリ
ボード２００に障害が発生すると、該メモリボード２０
０を活線状態で他のものと交換し、その後ＲＡＭｂの運
用情報をＥＥＰＲＯＭ６にダンプする。こうして、運用
情報をバックアップ保持する方式により、システム運用
の安全を図っている。

【０００７】かかるシステムでは、運用情報の妥当性、
正当性の維持が重要であり、定期的に両データの比較を
行うことにより、運用情報の妥当性，正当性を保証する
必要がある。従来は、以下に述べるＣＰＵ１のプログラ
ム実行により両データの比較を行っていた。図８は従来
のメモリデータ比較処理を示すフローチャートである。

【０００８】ステップＳ５１では比較データ数のカウン
タＩをリセットする。ステップＳ５２ではカウンタＩの
内容に基づき両比較データの格納されているアドレスを
生成する。ステップＳ５３では生成アドレスに従いＲＡ
ＭｂのデータＡをＣＰＵ１のレジスタＡに読み出す。ス
テップＳ５４では生成アドレスに従いＥＥＰＲＯＭのデ
ータＢをＣＰＵ１のレジスタＢに読み出す。ステップＳ
５５ではレジスタＡ，Ｂの内容を比較し、Ａ＝Ｂの場合
は、ステップＳ５６に進み、比較データ数のカウンタＩ
をインクリメントする。ステップＳ５７ではＩ＝Ｋ（Ｋ
は全パラメータ数）か否か判別し、Ｉ≠Ｋの場合はステ
ップＳ５２に戻り、次のデータを比較する。また、Ｉ＝
Ｋの場合は比較処理を抜ける。また、上記ステップＳ５
５の判別でＡ≠Ｂの場合は所定のエラ−処理に移行す
る。

【０００９】

【発明が解決しようとする課題】上記の如く、従来はＣ
ＰＵ１のプログラム実行により両データの比較を行って
いた。しかし、これでは１データ比較の度に複数のメモ
リサイクルが必要となり、メモリやシステムバス、更に
はＣＰＵ１の貴重な処理時間がデータ比較のために多く
費やされてしまう問題があった。

【００１０】また、ＣＰＵ１が直接にデータ比較処理を
行う行うために、他のアプリケーション処理等の実行に
支障を来す場合もあった。本発明の目的は、ＣＰＵに処
理負担を掛けずに、実質短時間で、効率よくデータ比較
を行えるメモリデータ比較方式を提供することにある。

【００１１】

【課題を解決するための手段】上記の課題は例えば図１
の構成により解決される。即ち、本発明（１）のメモリ
データ比較方式は、ＣＰＵとメモリとがシステムバスを
介して接続するデータ処理システムのメモリデータ比較
方式において、異なるチップ選択信号ＣＳ０，ＣＳ１で
付勢される第１，第２のメモリと、ＣＰＵへのバス要求
ＢＲＱにより、該ＣＰＵよりシステムバスのアクセスＢ
ＡＫを許された期間に、該システムバスを介して第１，
第２のメモリのデータ比較制御を行う比較制御部と、第
１，第２のメモリ間のデータバスに介在して該データバ
スの開放／閉成を行うバススイッチ部と、第２のメモリ
のチップ選択を付勢するメモリ付勢手段と、バススイッ
チ部により画成される第１，第２のデータバスに接続し
て両データバスのデータを比較するデータ比較部とを備
え、比較制御部は、バススイッチ部を介してデータバス
を開放し、かつメモリ付勢手段を付勢して第１，第２の
メモリから第１，第２のデータを同時に読み出すと共
に、データ比較部により第１，第２のデータを比較する
ものである。

【００１２】本発明（１）によれば、ＣＰＵはメモリデ
ータの比較に直接関与しないので、ＣＰＵの処理負担が
大幅に軽減される。また、１メモリサイクルで第１，第
２のメモリのデータを第１，第２のデータバスに同時に
読み出し、データ比較を行うので、データ比較のために
バスやメモリが占有される時間も大幅に短縮される。従
って、比較データ（例えば運用情報）の量が多くてもこ
れらを実質短時間で、効率よくデータ比較を行える。

【００１３】なお、比較対象となるデータはパラメータ
データ（運用情報）に限らず、任意の入力データ、演算
結果のデータでも良い。好ましくは、本発明（２）にお
いては、比較制御部は、自己のメモリアクセスのタイミ
ングにだけデータバスの開放を行う。従って、データ比
較に必要なメモリアクセスのタイミング以外はデータバ
スは閉成しており、この区間にＣＰＵは何の制限もなく
システムの全構成要素を通常にアクセスできる。

【００１４】また好ましくは、本発明（３）において
は、比較制御部は、自己のメモリアクセスのタイミング
にだけ付勢手段を付勢する。従って、データ比較に必要
なメモリアクセスのタイミング以外は付勢手段（即ち、
第２のメモリ）は付勢されず、この区間にＣＰＵは何の
制限もなくシステムの全メモリを通常にアクセスでき
る。

【００１５】また好ましくは、本発明（４）において
は、データ比較部による比較結果が不一致の場合は、Ｃ
ＰＵに割り込みを掛ける。従って、重要なパラメータデ
ータを比較しているような場合には、ＣＰＵの処理（稼
働）に影響を与えるような比較不一致の状況を一早くＣ
ＰＵに知らせることができる。また、比較不一致が起こ
らない限りは、ＣＰＵに処理負担を掛けずに効率よくデ
ータ比較を行う。

【００１６】また好ましくは、本発明（５）において
は、アドレスバス又はデータバスに接続するレジスタ部
（不図示）を備え、データ比較部による比較結果が不一
致の場合のアドレス情報又はデータ情報をレジスタ部に
記憶する。従って、例えば上記ＣＰＵの割込処理におい
ては、該ＣＰＵは有用なエラーアドレス情報及び又はエ
ラーデータ情報を直ちに得ることが可能となり、ＣＰＵ
はエラー解析を効率よく行える。

【００１７】また好ましくは、本発明（６）において
は、データ比較部による比較結果が不一致の場合の数を
計数する計数手段を備える。この場合のＣＰＵは、エラ
ー発生の度に一々割込要求を受けなくても良く、一連の
データ比較処理の終了時、又は所定の時間間隔でエラー
発生状況を能率良く把握でき、これをシステムの管理処
理に反映できる。

【００１８】また好ましくは、本発明（７）において
は、第１，第２のデータは夫々第１，第２のメモリの同
じアドレス空間に記憶されている。従って、第１，第２
のメモリに同一のアドレス情報（下位ビット）を提供す
るような簡単な制御，構成により両メモリのデータ比較
（特に、ブロックデータの比較）を能率良く行える。

【００１９】また好ましくは、本発明（８）において
は、データ処理システムに接続する汎用のＤＭＡ制御部
と、該ＤＭＡ制御部に接続してメモリのデータ読出を要
求する疑似Ｉ／０部とを備え、比較制御部の機能は、Ｄ
ＭＡ制御部と疑似Ｉ／０部との連携により実現される。
一般に、この種のデータ処理システムでは汎用のＤＭＡ
制御部を備える場合も少なくない。この汎用のＤＭＡ制
御部は、ＣＰＵへのバス権要求ＢＲＱにより、該ＣＰＵ
よりシステムバスのアクセス権ＢＡＫを許されると共
に、その期間に、複数のメモリの間、又はメモリとＤＭ
Ａ制御部に接続した各種Ｉ／０部との間でデータのブロ
ック転送又は逐次転送を行う。

【００２０】かかる場合の比較制御部は、自らＣＰＵに
バス権要求ＢＲＱを発するまでもなく、他のＩ／Ｏ部と
同様にして汎用のＤＭＡ制御部に接続し、このＤＭＡ制
御部の制御下で、第１，第２のメモリからデータ転送
（データ読出）を受けるような所謂疑似Ｉ／Ｏ部の機能
を備えていれば良い。従って、本発明（８）によれば、
簡単な疑似Ｉ／Ｏ部の付加により、汎用のＤＭＡ制御部
と共動してメモリデータの比較機能を効率良く実現でき
る。

【００２１】

【発明の実施の形態】以下、添付図面に従って本発明に
好適なる実施の形態を詳細に説明する。なお、全図を通
して同一符号は同一又は相当部分を示すものとする。図
２は実施の形態によるメモリデータ比較方式の構成を示
す図で、図７と同様に伝送装置の典型的な一部構成を示
しており、架構成のスロットに挿入されるＣＰＵボード
１００と、そのパラメータ情報（運用情報）をバックア
ップ保持するメモリボード２００とが示されている。

【００２２】ＣＰＵボード１００において、１は装置の
主制御を行うＣＰＵ、２はＣＰＵ１が実行するＯＳ等の
制御プログラムを記憶しているＲＯＭ、３は必要なアプ
リケーションプログラムを記憶するＲＡＭａ、４は必要
な動作パラメータやＣＰＵ１のワークエリアを備えるＲ
ＡＭｂ、５はアドレス空間の上位ビットをデコードして
各メモリのチップ選択信号ＣＳ０〜ＣＳ３を生成するア
ドレスデコーダ（ＡＤＥＣ）、ＡＢはアドレスバス、Ｄ
Ｂはデータバス、ＣＢはコントロールバスである。ＡＢ
〜ＣＢをまとめてシステムバスと言う。

【００２３】更に、７は汎用のＤＭＡ制御部（ＤＭＡ
Ｃ）、８は疑似Ｉ／Ｏ部、９はバススイッチ部、１０は
データ比較部（ＣＭＰ）、１１はＯＲゲート回路（Ｏ）
である。なお、本実施の形態では汎用のＤＭＡ制御部７
と疑似Ｉ／Ｏ部８との連携により本発明（１）における
比較制御部が実現される。メモリボード２００におい
て、６は不揮発性のメモリ（例えばＥＥＰＲＯＭ）であ
る。なお、メモリの周辺回路がバックアップバッテリー
等により不揮発性に構成されていればメモリ６はＲＡＭ
で構成しても良い。

【００２４】バススイッチ部９は、双方向に接続された
３ステートのバッファ回路ＢＦから成っており、出力レ
ベル＝ＨＩＧＨ／ＬＯＷとハイインピーンスの３ステー
トを有する。疑似Ｉ／Ｏ部８のアクセスＡＣＫ信号ＡＡ
Ｋ＝１（真）の時はハイインピーンス（バス遮断状態）
であり、またＡＡＫ＝０（偽）の時はその時のデータバ
スの入力信号のＨＩＧＨ／ＬＯＷレベルに従ってＨＩＧ
Ｈ／ＬＯＷレベルを出力する。

【００２５】データ比較部１０は、バススイッチ部９に
より遮断された両データバス上の両入力データＡ，Ｂを
比較すると共に、Ａ＝Ｂの場合は論理０レベル、Ａ≠Ｂ
の場合は論理１レベルを出力する。図３は実施の形態に
よるＤＭＡ制御部の構成を示す図である。上記の如く、
このＤＭＡ制御部は基本的には市販のもので良いが、一
例の構成を示すことで、実施の形態によるメモリデータ
の比較動作を具体的に説明する。

【００２６】図において、５１，５２はＪ−Ｋタイプの
フリップフロップ（ＦＦ）、５３はＩ／Ｏコマンドのコ
マンドデコーダ（ＣＤＥＣ）、５４はデコーダ（ＤＥ
Ｃ）、５５はアドレスカウンタ（ＡＣＴＲ）、５６はレ
ングスカウンタ（ＬＣＴＲ）、５７は３ステートのバス
ドライバ（ＢＤ）、５８〜６１はＡＮＤゲート回路
（Ａ）、６２，６３はＯＲゲート回路（Ｏ）である。

【００２７】各部はシテムリセット信号ＳＲにより初期
化される。ＣＤＥＣ５３はアドレスバスＡＢ上のＩ／Ｏ
コマンドをデコードしてＤＭＡＣ７の各種制御信号を出
力する。まず、ＣＰＵ１がＤＭＡ開始アドレスセットの
Ｉ／Ｏコマンドを出力すると、ＣＤＥＣ５３からアドレ
スロード信号ＡＬＤが出力される。該信号ＡＬＤはＡＣ
ＴＲ５５のロードイネーブル端子ＬＥに入力すると共
に、ＡＮＤゲート回路６０にも提供され、コントロール
バスＣＢからのＩ／Ｏ書込信号ＩＯＷを通過させる。こ
れにより、ＡＣＴＲ５５のクロック入力端子ＣＫに書込
パルスＩＯＷが供給され、その時のデータバスＤＢ上の
ＤＭＡ開始アドレスのデータがＡＣＴＲ５５にロードさ
れる。

【００２８】同様にして、ＣＰＵ１がＤＭＡデータ数セ
ットのＩ／Ｏコマンドを出力すると、ＣＤＥＣ５３から
レングスロード信号ＬＬＤが出力され、その時のデータ
バスＤＢ上のＤＭＡデータ数のデータがＬＣＴＲ５６に
ロードされる。次に、ＣＰＵ１がＤＭＡイネーブルのＩ
／Ｏコマンドを出力すると、ＣＤＥＣ５３からＤＭＡイ
ネーブル信号ＤＥＮが出力され、これによりＦＦ５１が
セットされる。この状態で、疑似Ｉ／Ｏ部８からのデー
タ要求信号ＤＲＱが入力すると、ＦＦ５２がセットさ
れ、ＣＰＵ１にバス要求信号ＢＲＱを出力する。

【００２９】ＣＰＵ１はＤＭＡＣ７からのバス要求信号
ＢＲＱを受け付けると、自己のバスアクセスを停止し、
ＤＭＡＣ７にバス許可信号ＢＡＫを返送する。ＤＭＡＣ
７では、ＣＰＵ１からのバス許可信号ＢＡＫを受ける
と、ＡＮＤゲート回路５８を満足し、データＡＣＫ信号
ＤＡＫを出力する。該信号ＤＡＫは後述の疑似Ｉ／Ｏ部
８に送られると共に、内部ではバスドライバ５７，ＡＣ
ＴＲ５５，ＬＣＴＲ５６等に提供される。

【００３０】バスドライバ５７はＤＡＫ＝１の区間にＡ
ＣＴＲ５５のアドレス情報をアドレスバスＡＢ上に出力
する。また、図示しないが、この区間にメモリデータを
読み出すための各種制御信号（リードライト制御信号Ｒ
／Ｗ，リードイネーブル信号ＲＥ，リードパルス信号Ｒ
Ｐ等）が生成され、これらがコントロールバスＣＢに出
力される。ＡＣＴＲ５５は信号ＤＡＫの立ち下がり（後
端エッジ）でインクリメントする。また、ＬＣＴＲ５６
は信号ＤＡＫの立ち下がりでディクリメントする。更
に、デコーダ５４はＬＣＴＲ５６の出力のカウント値Ｑ
をデコードしており、カウント値Ｑ＝１の場合はそのメ
モリサイクルでＤＭＡ処理を終了するためにＤＭＡ終了
信号ＤＭＥＮＤ＝１を出力する。

【００３１】上記ＦＦ５１は、ＤＭＡイネーブルの状態
を保持しており、ＤＭＡの開始後、ＤＭＥＮＤ＝１の状
態でそのＤＭＡメモリサイクルが終了すると、信号ＤＡ
Ｋの立ち下がりにより自動的にリセットされる。また、
上記ＦＦ５２は、バス要求ＢＲＱの状態を保持してお
り、この例ではＦＦ５２の入力端子ＫがＨＩＧＨレベル
Ｈであるために、該ＦＦ５２は信号ＤＡＫの立ち下がり
で毎回リセットされる。従って、ＣＰＵ１へのバス要求
ＢＲＱも疑似Ｉ／Ｏ部８からのデータ要求ＤＲＱに同期
した間欠的なものとなる。

【００３２】なお、図示しないが、市販のＤＭＡＣ７の
中には、ＣＰＵ１から一旦バス許可信号ＢＡＫを受ける
と、ＤＭＥＮＤ＝１になるまでデータの連続したブロッ
ク転送を行うものがある。更には、ＡＣＴＲ５５を複数
備え、例えばあるメモリサイクルでＲＡＭａから読み出
したデータを次のメモリサイクルでＲＡＭｂに書き込む
ような、所謂メモリ間のブロック転送を行うものもあ
る。本実施の形態による疑似Ｉ／Ｏ部８はこのような市
販の様々なＤＭＡＣ７に接続可能である。

【００３３】図４は実施の形態による疑似Ｉ／Ｏ部の構
成を示す図で、図において、３１〜３３はＪ−Ｋタイプ
のフリップフロップ（ＦＦ）、３４はデータ要求ＤＲＱ
の発生周期を決めるためのタイミングカウンタ（ＴＣＴ
Ｒ）、３５はデータ比較のエラー数をカウントするため
のエラーカウンタ（ＥＣＴＲ）、３７はコマンドデコー
ダ（ＣＤＥＣ）、３８は比較エラー時のアドレス情報を
ラッチするレジスタ（ＲＥＧ）、３９は比較エラー時の
データ情報をラッチするレジスタ（ＲＥＧ）、４１〜４
３は３ステートのバスドライバ（ＢＤ）、４４はＯＲゲ
ート回路（Ｏ）、４５はＮＯＲゲート回路（ＮＯ）、４
６，４７はＡＮＤゲート回路（Ａ）である。

【００３４】ＣＰＵ１が疑似Ｉ／Ｏ部接続（疑似Ｉ／Ｏ
部スタート）のＩ／Ｏコマンドを出力すると、ＣＤＥＣ
３７から開始信号ＢＥＧが出力され、これによりＦＦ３
１がセットされる。また、これによりＥＣＴＲ３５がリ
セットされる。ＦＦ３１がセットされると、ＴＣＴＲ３
４が付勢され、クロック信号ＣＫによりカウントアップ
する。そして、所定数までカウントアップすると、キャ
リー信号Ｃが出力され、ＦＦ３２をセットする。これに
よりＤＭＡＣ７にデータ要求信号ＤＲＱを出力する。

【００３５】ＤＭＡＣ７は疑似Ｉ／Ｏ部８からのデータ
要求信号ＤＲＱを受け付けると、上記により、ＣＰＵ１
からのバス許可信号ＢＡＫのタイミングに、データ許可
信号ＤＡＫを返送する。更に、この時点におけるＤＭＡ
Ｃ７からは、例えばＲＡＭｂのアドレス情報がアドレス
バスＡＢに出力され、このアドレス情報の上位ビットは
図２のＡＤＥＣ５でデコードされ、チップ選択信号ＣＳ
２が付勢される。またこのアドレス情報の下位ビットは
ＲＡＭｂ及び他の全てのメモリにも共通に提供される。
同時に、ＤＭＡＣ７からはリードイネーブル信号ＲＥが
コントロールバスＣＢ上に出力され、これによりＲＡＭ
ｂの対応アドレスから比較対象のデータＡが読み出され
る。

【００３６】一方、疑似Ｉ／Ｏ部８では、ＤＭＡＣ７か
らデータ許可信号ＤＡＫを受けると、ＡＮＤゲート回路
４７を満足し、アクセスＡＣＫ信号ＡＡＫを出力する。
該信号ＡＡＫは外部のバススイッチ部９及びＯＲゲート
回路（図１のメモリ付勢手段に相当）１１に送られると
共に、内部ではＡＮＤゲート回路４６に提供される。こ
れにより、外部では、データバスＤＢがバススイッチ部
９により分離される。また、ＯＲゲート回路１１を介し
てＥＥＰＲＯＭ６が付勢され、これによりＥＥＰＲＯＭ
の対応アドレスからもＲＡＭｂと同時にデータＢが読み
出される。

【００３７】データ比較部（コンパレータ）１０は両デ
ータバスのデータＡ，Ｂを比較し、Ａ＝Ｂなら論理０レ
ベル、Ａ≠Ｂなら論理１レベルの比較結果信号を出力す
る。この比較結果の信号Ａ≠Ｂは疑似Ｉ／Ｏ部８のＡＮ
Ｄゲート回路４６に入力しており、上記ＡＡＫの区間
に、比較不一致Ａ≠Ｂであると、そのリードパルス信号
ＲＰのタイミングにＡＮＤゲート回路４６を満足する。
これによりＦＦ３３がセットされ、チェックエラー信号
ＣＥＲ＝１となる。また、これによりＥＣＴＲ３５がイ
ンクリメントされる。また、これによりレジスタ３８に
はその時のアドレス情報がセットされ、かつレジスタ３
９にはその時のデータ情報Ａ（データ情報Ｂでも良い）
がセットされる。

【００３８】その後、データＡＣＫ信号ＤＡＫの立ち下
がりにより、ＦＦ３２はリセットされ、かつＴＣＴＲ３
４は次の所定周期のカウントを再開する。この場合に、
上記のチェックエラー信号ＣＥＲはＣＰＵ１の割込入力
端子ＩＮＴ２に入力しており、これを受け付けたＣＰＵ
１はエラー割込処理を行う。このエラー割込処理の中
で、ＣＰＵ１が割込受付のＩ／Ｏコマンドを出力する
と、ＣＤＥＣ３７から割込受付信号ＩＡＫ２が出力さ
れ、これにより割込要求ＦＦ３３はリセットされる。

【００３９】また、ＣＰＵ１がエラーアドレスのＩ／Ｏ
リードコマンドを出力すると、ＣＤＥＣ３７からリード
信号Ｒ１が出力され、これによりレジスタ３８のエラー
アドレスがデータバスＤＢに読み出される。このデータ
はＣＰＵ１内の汎用レジスタに取り込まれる。また、Ｃ
ＰＵ１がエラーデータのＩ／Ｏリードコマンドを出力す
ると、ＣＤＥＣ３７からリード信号Ｒ２が出力され、こ
れによりレジスタ３９のエラーデータＡがデータバスＤ
Ｂに読み出される。このデータはＣＰＵ１内の汎用レジ
スタに取り込まれる。

【００４０】なお、この場合のＣＰＵ１は上記取り込ん
だエラーアドレスを基に、ＥＥＰＲＯＭ６から直接にエ
ラーデータＢを読み込んでも良い。こうすれば、両デー
タＡ，Ｂの相違部分を容易に把握できる。また、ＣＰＵ
１がエラーカウントのＩ／Ｏリードコマンドを出力する
と、ＣＤＥＣ３７からリード信号Ｒ３が出力され、これ
によりＥＣＴＲ３５のエラーカウント数がデータバスＤ
Ｂに読み出される。このデータはＣＰＵ１内の汎用レジ
スタに取り込まれる。

【００４１】こうして、比較対象の一連のブロックデー
タについて比較チェックが自動的に行われ、エラー発生
時のエラー情報がＣＰＵ１に能率よく取り込まれる。や
がて、１ブロック分のデータチェックが終了すると、Ｄ
ＭＡＣ７でＤＭＡ終了（ＤＭＥＮＤ＝１）となり、ＣＰ
Ｕ１に割込要求する。これを受け付けたＣＰＵ１はＤＭ
Ａ終了の割込処理を行う。

【００４２】この割込処理において、ＣＰＵ１が疑似Ｉ
／Ｏ部切断（疑似Ｉ／Ｏ部ストップ）のＩ／Ｏコマンド
を出力すると、ＣＤＥＣ３７から終了信号ＥＮＤが出力
され、これによりＦＦ３１がリセットされる。なお、こ
の例では疑似Ｉ／Ｏ部８のＦＦ３２は、その入力端子Ｋ
をＨＩＧＨレベルＨとしたことにより、データＡＣＫ信
号ＤＡＫによりＦＦ３２は毎回リセットされる。緊急を
要しないデータ比較の場合は、データ要求信号ＤＲＱを
間欠的に発生することで、ＣＰＵ１の処理の邪魔になら
ない。

【００４３】しかし、もし上記ＨＩＧＨレベルＨの代わ
りに、ＦＦ３２の入力端子ＫにＤＭＡ終了信号ＤＭＥＮ
Ｄを接続すると、データ比較はブロック転送モードで連
続的かつ高速に行われる。これは、一連のデータ比較を
高速に行いたい場合に有用である。図５は実施の形態に
よるメモリデータ比較処理のフローチャートである。

【００４４】図５（Ａ）はデータ比較の起動処理を示し
ており、データ比較を行いたい場合はこの処理に入力す
る。ステップＳ１ではＤＭＡＣ７のＡＣＴＲ５５にＤＭ
Ａの開始アドレスをセットする。ステップＳ２では同じ
くＬＣＴＲ５６にＤＭＡのデータ長をセットする。ステ
ップＳ３ではＤＭＡＣ７の動作をイネーブルする。ステ
ップＳ４では疑似Ｉ／Ｏ部８をＤＭＡＣ７に接続する。
これにより、ＣＰＵ１は通常はメモリデータの比較に関
与せず、メモリデータの比較はＤＭＡＣ７と疑似Ｉ／Ｏ
部８との共同作業により効率よく行われる。

【００４５】図５（Ｂ）は比較エラーが生じた時の割込
処理ＩＮＴ２を示しており、途中で比較エラーが生じた
時はこの処理に割込入力する。ステップＳ１１では疑似
Ｉ／Ｏ部８に割込受付のＩ／ＯコマンドＩＡＫ２を送出
する。ステップＳ１２では疑似Ｉ／Ｏ部８にラッチされ
たエラーアドレスの情報を取り込み、これを例えばＲＡ
Ｍａの所定エリアにプールする。ステップＳ１３では同
じく疑似Ｉ／Ｏ部８にラッチされたエラーデータの情報
を取り込み、これを例えばＲＡＭａの所定エリアにプー
ルする。

【００４６】この場合に、比較対象のデータがシステム
の動作パラメータの如くシステム運用に重大な影響を与
えるようなデータの場合は、ＣＰＵ１は直ちにＤＭＡＣ
７，疑似Ｉ／Ｏ部８を停止し、ＣＰＵ１独自の解析処理
に移行しても良い。また、比較対象のデータが加入者デ
ータの如くシステム運用に直接は影響を与えないような
データの場合は、各エラーデータをプールしておき、別
途に解析すれば良い。そして、必要ならエラー修正を行
う。

【００４７】図５（Ｃ）はＤＭＡ終了となった時の割込
処理ＩＮＴ１を示しており、ＤＭＡ終了となった時はこ
の処理に割込入力する。ステップＳ２１ではＤＭＡＣ７
に割込要求受付のＩ／ＯコマンドＩＡＫ１を送出する。
ステップＳ２２ではＤＭＡＣ７から疑似Ｉ／Ｏ部８を切
断する。これにより、以後は他のＩ／Ｏ部（不図示）を
ＤＭＡＣ７に接続できる。

【００４８】この例では、ＣＰＵ１が間欠的に図５
（Ａ）の処理を起動することで、データ比較の要求と、
他のＩ／ＯによるＤＭＡ処理要求とを公平に満足させて
いる。図６は他の実施の形態によるメモリデータ比較処
理のフローチャートである。この例は、他のＩ／Ｏによ
るＤＭＡ処理要求が無い場合に、疑似Ｉ／Ｏ部８を継続
的に動作させる場合の処理を示している。

【００４９】また、比較対象のデータの相違も緊急性を
有しないので、エラーの内容を把握するよりも、むしろ
エラーカウント数に興味がある場合を示している。図６
（Ａ）はデータ比較の起動処理を示しており、データ比
較を行いたい場合はこの処理に入力する。ステップＳ３
１ではデータ比較エラーが生じた時の割込処理ＩＮＴ２
をマスクしておく。ステップＳ３２ではＤＭＡＣ７のＡ
ＣＴＲ５５に開始アドレスをセットする。ステップＳ３
３では同じくＬＣＴＲ５６にデータ長をセットする。ス
テップＳ３４ではＤＭＡＣ７の動作をイネーブルする。
ステップＳ３５では疑似Ｉ／Ｏ部８をＤＭＡＣ７に接続
する。従って、この例ではデータ比較エラーによる割込
処理ＩＮＴ２は生じない。

【００５０】図６（Ｂ）はＤＭＡ終了となった時の割込
処理ＩＮＴ１を示しており、ＤＭＡ終了となった時はこ
の処理に割込入力する。ステップＳ４１ではＤＭＡＣ７
に割込要求受付のＩ／ＯコマンドＩＡＫ１を送出する。
ステップＳ４２では疑似Ｉ／Ｏ部８からＥＣＴＲ３５の
エラーカウント数を読み込み、これを例えばＲＡＭａの
所定エリアに記憶する。好ましくは、その時点の実時間
情報と共に記憶し、エラー状況の時系列な管理を可能と
する。ステップＳ４３ではＤＭＡＣ７のＡＣＴＲ５５に
開始アドレスをセットし、続くステップＳ４４では同じ
くＬＣＴＲ５６にデータ長をセットする。ステップＳ４
５ではＤＭＡＣ７の動作を再度イネーブルする。

【００５１】この例では、疑似Ｉ／Ｏ部８が再起動され
ないので、ＥＣＴＲ３５のエラーカウント数もリセット
されない。従って、ＣＰＵ１の簡単な制御により、メモ
リデータの比較を長時間にわたって効率よく行える。な
お、上記実施の形態では伝送装置への適用例を述べたが
これに限らない。例えば、携帯無線端末のような小型機
でも少なからず重要なパラメータ情報を備えている。ま
た本発明は、上記のような通信装置に限らず、プログラ
ム実行により機能実現されるあらゆる種類の装置に適用
可能である。

【００５２】また、上記実施の形態ではバックアップパ
ラメータ情報の比較をする場合を述べたが、比較の対象
となるデータは、任意の入力データ、演算結果のデータ
等、どのようなカテゴリのデータでも良い。従って、本
発明の用途は広い。また、上記実施の形態では汎用のＤ
ＭＡ制御部に疑似Ｉ／Ｏ部を接続する場合を述べたが、
疑似Ｉ／Ｏ部にＤＭＡ制御部の機能を組み込んで単独の
比較制御部としても良い。

【００５３】また、上記本発明に好適なる実施の形態を
述べたが、本発明思想を逸脱しない範囲内で、各部の構
成、制御、及びこれらの組合せの様々な変更が行えるこ
とは言うまでも無い。

【００５４】

【発明の効果】以上述べた如く本発明によれば、ＣＰＵ
に処理負担を掛けずに、実質短時間で、効率よくデータ
の比較を行え、プログラム実行により機能実現される装
置の機能改善、信頼性向上に寄与する所が大きい。

【図面の簡単な説明】

【図１】図１は本発明の原理を説明する図である。

【図２】図２は実施の形態によるメモリデータ比較方式
の構成を示す図である。

【図３】図３は実施の形態によるＤＭＡ制御部の構成を
示す図である。

【図４】図４は実施の形態による疑似Ｉ／Ｏ部の構成を
示す図である。

【図５】図５は実施の形態によるメモリデータ比較処理
のフローチャートである。

【図６】図６は他の実施の形態によるメモリデータ比較
処理のフローチャートである。

【図７】図７は従来技術を説明する図（１）である。

【図８】図８は従来技術を説明する図（２）である。

【符号の説明】

１ＣＰＵ２ＲＯＭ３，４ＲＡＭ５アドレスデコーダ６不揮発性のメモリ７ＤＭＡ制御部８疑似Ｉ／Ｏ部９バススイッチ部１０データ比較部１１ＯＲゲート回路１００ＣＰＵボード２００メモリボードＡＢアドレスバスＤＢデータバスＣＢコントロールバス

Claims

【特許請求の範囲】

【請求項１】ＣＰＵとメモリとがシステムバスを介し
て接続するデータ処理システムのメモリデータ比較方式
において、異なるチップ選択信号で付勢される第１，第２のメモリ
と、ＣＰＵへのバス要求により、該ＣＰＵよりシステムバス
のアクセスを許された期間に、該システムバスを介して
第１，第２のメモリのデータ比較制御を行う比較制御部
と、第１，第２のメモリ間のデータバスに介在して該データ
バスの開放／閉成を行うバススイッチ部と、第２のメモリのチップ選択を付勢するメモリ付勢手段
と、バススイッチ部により画成される第１，第２のデータバ
スに接続して両データバスのデータを比較するデータ比
較部とを備え、比較制御部は、バススイッチ部を介してデータバスを開
放し、かつメモリ付勢手段を付勢して第１，第２のメモ
リから第１，第２のデータを同時に読み出すと共に、デ
ータ比較部により第１，第２のデータを比較することを
特徴とするメモリデータ比較方式。
【請求項２】比較制御部は、自己のメモリアクセスの
タイミングにだけデータバスの開放を行うことを特徴と
する請求項１のメモリデータ比較方式。
【請求項３】比較制御部は、自己のメモリアクセスの
タイミングにだけ付勢手段を付勢することを特徴とする
請求項１のメモリデータ比較方式。
【請求項４】データ比較部による比較結果が不一致の
場合は、ＣＰＵに割り込みを掛けることを特徴とする請
求項１のメモリデータ比較方式。
【請求項５】アドレスバス又はデータバスに接続する
レジスタ部を備え、データ比較部による比較結果が不一
致の場合のアドレス情報又はデータ情報をレジスタ部に
記憶することを特徴とする請求項１のメモリデータ比較
方式。
【請求項６】データ比較部による比較結果が不一致の
場合の数を計数する計数手段を備えることを特徴とする
請求項１のメモリデータ比較方式。
【請求項７】第１，第２のデータは夫々第１，第２の
メモリの同じアドレス空間に記憶されていることを特徴
とする請求項１のメモリデータ比較方式。
【請求項８】データ処理システムに接続する汎用のＤ
ＭＡ制御部と、該ＤＭＡ制御部に接続してメモリのデー
タ読出を要求する疑似Ｉ／０部とを備え、比較制御部の
機能は、ＤＭＡ制御部と疑似Ｉ／０部との連携により実
現されることを特徴とする請求項１のメモリデータ比較
方式。